WO2013177908A1 - 阵列基板的制造方法、阵列基板及显示装置 - Google Patents
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
Definitions
- Embodiments of the present invention relate to a method of fabricating an array substrate, an array substrate, and a display device. Background technique
- Thin film transistor liquid crystal displays have the characteristics of small size, low power consumption, and no radiation, and they are dominant in the current flat panel display market.
- the Advanced Super Dimension Switch forms an electric field generated by the edge of the slit electrode in the same plane and an electric field generated between the slit electrode layer and the plate electrode layer to form a multi-dimensional electric field in the liquid crystal cell. All the aligned liquid crystal molecules between the slit electrodes and directly above the electrodes can be rotated, thereby improving the liquid crystal working efficiency and increasing the light transmission efficiency.
- Advanced super-dimensional field switching technology can improve the picture quality of TFT-LCD products, with high resolution, high transmittance, low power consumption, wide viewing angle, high aperture ratio, low chromatic aberration, push mura, etc. advantage.
- the ADS type array substrate is generally fabricated by using six patterning processes, including: forming a gate electrode and a gate line by a first patterning process, forming a pixel electrode by a second patterning process, and forming an active layer by a third patterning process, The source electrode, the drain electrode, and the data line are formed by the fourth patterning process, the via holes in the passivation layer are formed by the fifth patterning process, and the common electrode is formed by the sixth patterning process.
- the array substrate includes: a substrate 1; a gate electrode and a gate line (not shown) on the substrate 1; and a gate insulation on the substrate 1 on which the gate electrode and the gate line are formed Layer 3; pixel electrode 6 on the gate insulating layer 3; active layer 4 on the substrate 1 on which the pixel electrode 6 is formed; source electrode on the active layer 4 (not shown) a drain electrode 5 and a data line (not shown); a passivation layer 7 on the substrate 1 on which the source electrode, the drain electrode 5 and the data line are formed; a common electrode on the passivation layer 7 81.
- ADS type array substrate can also be reduced to five times of composition
- the process is completed, including: forming a gate electrode and a gate line by a first patterning process, forming an active layer, a source electrode, a drain electrode, and a data line by a second patterning process, and forming a pixel electrode by a third patterning process,
- the four patterning process forms via holes in the passivation layer, and a common electrode is formed by the fifth patterning process.
- the array substrate includes: a substrate 1; a gate electrode and a gate line (not shown) on the substrate 1; and a gate insulation on the substrate 1 on which the gate electrode and the gate line are formed Layer 3; an active layer 4 on the gate insulating layer 3; a source electrode (not shown) on the active layer 4, a drain electrode 5, and a data line (not shown); a pixel electrode 6 on the substrate 1 on which the source electrode, the drain electrode 5 and the data line are formed; a passivation layer 7 on the substrate on which the pixel electrode 6 is formed; a common layer on the passivation layer 7 Electrode 81.
- the pixel electrode 6 in the pixel region has a step portion 10. Since the step is too large and the profile angle is too steep, there is a serious pixel electrode fault (disconnect) A bad phenomenon, and the fault of the pixel electrode 6 causes an abnormal display. Summary of the invention
- a technical problem to be solved by embodiments of the present invention is to provide a method of fabricating an array substrate, an array substrate, and a display device to avoid cutting of a pixel electrode layer signal due to a fault of a pixel electrode.
- an array substrate includes: a pixel electrode having a step portion, wherein a portion of the pixel electrode located on both sides of the step portion is communicated by a conductive layer through a via, the conductive layer and the pixel electrode Located on different floors.
- the above array substrate may further include: a common electrode and a connection portion formed of a transparent conductive layer, the connection portion being disconnected from the common electrode; being formed between a layer where the pixel electrode is located and a layer where the common electrode is located A passivation layer is formed in the passivation layer, and a portion of the pixel electrode located on both sides of the step portion is communicated by the connection portion through a via hole in the passivation layer.
- the above array substrate may include: a substrate; a gate electrode and a gate line formed of a gate metal layer on the substrate; a gate insulating layer on the substrate on which the gate electrode and the gate line are formed; An active layer on the insulating layer; a source electrode, a drain electrode, and a data line on the active layer; a pixel electrode having a stepped portion on a substrate on which the source electrode, the drain electrode, and the data line are formed, the pixel electrode being connected to the drain electrode; and a passivation layer on the substrate on which the pixel electrode is formed a via hole is formed in the passivation layer; a common electrode and a connection portion formed by the transparent conductive layer on the passivation layer, the connection portion is disconnected from the common electrode, and the pixel electrode is located at a step Portions on both sides of the portion are communicated by the connection portion through a via hole in the passivation layer.
- the via hole in the passivation layer includes a first via hole and a second via hole, and the first via hole is located at one side of the step portion, and the second via hole Located on the other side of the step portion.
- a via hole in the passivation layer spans the step portion.
- the array substrate may further include: a common electrode formed of a transparent conductive layer and a first connection portion, the first connection portion being disconnected from the common electrode; being formed at a layer where the pixel electrode is located and a common electrode a passivation layer between the layers, a via hole formed in the passivation layer; a gate electrode formed by the gate metal layer, a gate line and a second connection portion, the second connection portion being disconnected from the gate electrode and the gate line Forming a gate insulating layer between the gate metal layer and the layer where the pixel electrode is located, wherein the gate insulating layer is formed with a via hole; wherein the portion of the pixel electrode located at both sides of the step portion is formed by the first connecting portion and The second connection portion communicates through the passivation layer and the via hole in the gate insulating layer.
- the above array substrate may include: a substrate; a gate electrode formed on the substrate by a gate metal layer, a gate line and a second connection portion, the second connection portion being disconnected from the gate electrode and the gate line; a gate insulating layer on the substrate having the gate electrode, the gate line and the second connection portion, a via hole formed in the gate insulating layer; an active layer on the gate insulating layer; located in the active layer a source electrode, a drain electrode, and a data line; a pixel electrode having a step portion on a substrate on which the source electrode, the drain electrode, and the data line are formed, the pixel electrode being connected to the drain electrode; a passivation layer on the substrate of the pixel electrode, a via hole formed in the passivation layer; a common electrode formed by the transparent conductive layer on the passivation layer and a first connection portion, the first connection The portion is disconnected from the common electrode, and a portion of the pixel electrode located on both sides of the step portion is communicated by the first connection portion and
- a method of fabricating an array substrate may include: forming a gate electrode and a gate line on a substrate;
- the forming the active layer, the source electrode, the drain electrode, and the data line on the substrate on which the gate insulating layer is formed may include: sequentially forming a semiconductor material layer on the substrate on which the gate insulating layer is formed And a source/drain metal layer; forming a photoresist layer on the source/drain metal layer; ⁇ exposing and developing the photoresist layer with a halftone or gray tone mask to form a photoresist completely reserved region, and the photoresist portion is retained a region and a photoresist-unretained region; etching away the source-drain metal layer and the semiconductor material layer in the unreserved region of the photoresist; removing the photoresist in the remaining portion of the photoresist by an ashing process; etching away the photoresist The source and drain metal layers of the partially reserved region; the remaining photoresist is stripped.
- the forming a via hole on the passivation layer includes forming a first via hole and a second via hole in the passivation layer, One via is located on one side of the step, and the second via is located on the other side of the step.
- the via hole in the passivation layer spans the step portion.
- a method of fabricating an array substrate may include: forming a gate electrode, a gate line, and a second connection portion on the substrate, the second connection portion being disconnected from the gate electrode and the gate line; Forming a gate insulating layer on the substrate on which the gate electrode, the gate line and the second connection portion are formed, and forming a via hole in the gate insulating layer; forming an active layer, a source electrode, and a drain electrode on the substrate on which the gate insulating layer is formed And a data line; forming a pixel electrode on the substrate on which the active layer, the source electrode, the drain electrode and the data line are formed, the pixel electrode having a step portion; forming a passivation layer on the substrate on which the pixel electrode is formed, and Forming a via hole in the passivation layer; forming a common electrode and a first connection portion on the substrate on which the passivation layer is formed, the first connection portion and the common electrode being disconnected, the pixel electrode
- the forming the active layer, the source electrode, the drain electrode, and the data line on the substrate on which the gate insulating layer is formed may include: sequentially forming a semiconductor material layer on the substrate on which the gate insulating layer is formed and a source/drain metal layer; a photoresist layer formed on the source/drain metal layer; ⁇ exposing and developing the photoresist layer with a halftone or gray tone mask to form a photoresist completely reserved region, a photoresist portion reserved region And the unretained area of the photoresist; etching away the source and drain metal layers of the unretained area of the photoresist And a semiconductor material layer; removing the photoresist in the remaining portion of the photoresist by an ashing process; etching away the source/drain metal layer of the remaining portion of the photoresist; and stripping the remaining photoresist.
- a display device may include the above array substrate.
- the pixel electrode of the fault layer is reconnected through the via hole by using another conductive layer, thereby avoiding the signal of the pixel electrode layer caused by the fault of the pixel electrode.
- the cutting is performed to solve the problem of abnormal display due to the easy breakage of the pixel electrode.
- FIG. 1 is a cross-sectional view of a pixel region of an array substrate formed in accordance with a six-time patterning process of the prior art
- FIG. 2 is a cross-sectional view of a pixel region of an array substrate formed in accordance with a five-time patterning process of the prior art
- FIG. 3 is a cross-sectional view showing a pixel region of an array substrate according to Embodiment 1 of the present invention.
- FIG. 4 is a cross-sectional view showing a pixel region of an array substrate according to Embodiment 2 of the present invention.
- Figure 5 is a cross-sectional view showing a pixel region of an array substrate according to Embodiment 3 of the present invention. detailed description
- the pixel electrode in the pixel region has a step portion. Due to the excessive step and the steep slope angle, there is a serious pixel electrode fault phenomenon, and the pixel electrode is broken. This causes the signal of the pixel electrode layer to be cut, thereby causing an abnormal display.
- embodiments of the present invention utilize other conductive layers in the tomographic region (and The pixel electrodes are located at different layers. The pixel electrodes of the tomographic layers are reconnected through the via holes, thereby solving the problem of abnormal display of the pixel regions due to the easy breakage of the pixel electrodes.
- an embodiment of the present invention provides an array substrate including a pixel electrode having a step portion, wherein a portion of the pixel electrode located on both sides of the step portion is communicated by a conductive layer through a via, and the conductive layer is located at the pixel electrode.
- Different layers are used.
- the array substrate may further include:
- connection portion formed of a transparent conductive layer, the connection portion being disconnected from the common electrode; a via hole formed in the layer, wherein a portion of the pixel electrode located at both sides of the step portion is passed by the connection portion
- the vias in the passivation layer are connected.
- two via holes may be formed in the passivation layer: a first via hole and a second via hole, the first via hole being located at one side of the step portion, and the second via hole Located on the other side of the step portion. It is also possible to form only one via hole in the passivation layer, the via hole spanning the step portion.
- the array substrate may further include:
- a common electrode formed of a transparent conductive layer and a first connecting portion, the first connecting portion being disconnected from the common electrode; a via hole formed in the layer;
- a gate electrode formed by the gate metal layer, a gate line, and a second connection portion, the second connection portion being disconnected from the gate electrode and the gate line;
- the portion of the pixel electrode located on both sides of the step portion is communicated by the first connection portion and the second connection portion through a passivation layer and a via hole in the gate insulating layer.
- the specific structure of the array substrate may be set according to the actual situation.
- the thin film transistor may be a top gate structure or a bottom gate structure, which is not limited herein.
- the technical scheme of the embodiment of the present invention will be described in detail below based on three specific configurations of the array substrate which are exemplarily shown.
- the array substrate of the embodiment of the present invention may include:
- a gate electrode and a gate line (not shown) formed on the substrate 1 by a gate metal layer; a gate insulating layer 3 on the substrate 1 on which the gate electrode and the gate line are formed;
- a pixel electrode 6 having a step portion 10 on a substrate 1 on which the source electrode, the drain electrode 5 and the data line are formed, and the pixel electrode 6 is connected to the drain electrode 5;
- each step portion 10 corresponds to a first through hole 11 and a second through hole 12.
- the first via hole 11 is formed on the left side of the step portion 10
- the second via hole 12 is formed on the right side of the step portion 10, so that even if the pixel electrode 6 at the step portion 10 is broken, the step The pixel electrodes 6 on both sides of the portion 10 can still be communicated by the connecting portion 82 through the first via 11 and the second via 12 on the passivation layer 7.
- the manufacturing process of the array substrate is similar to the five-time patterning process according to the prior art, with the difference that: in the fourth patterning process, the first via hole 11 for connecting the pixel electrode 6 is also formed on the passivation layer 7 and The second via hole 12; in the fifth patterning process, the transparent conductive layer forms a connection portion 82 in addition to the common electrode, and the connection portion 82 is disconnected from the common electrode.
- the specific manufacturing method of the array substrate is given below, and may include the following steps:
- Step S11 forming a gate electrode and a gate line on the substrate
- Step S12 forming a gate insulating layer on the substrate on which the gate electrode and the gate line are formed;
- Step S13 forming an active layer, a source electrode, a drain electrode, and a data line on the substrate on which the gate insulating layer is formed;
- step S 13 may specifically include:
- the remaining photoresist is stripped.
- Step S14 forming a pixel electrode on the substrate on which the active layer, the source electrode, the drain electrode and the data line are formed, the pixel electrode having a step portion;
- Step S15 forming a passivation layer on the substrate on which the pixel electrode is formed, and forming a first via hole and a second via hole in the passivation layer;
- Step S16 forming a common electrode and a connection portion on the substrate on which the passivation layer is formed, the connection portion and the common electrode are disconnected, and the connection portion communicates with the pixel electrode through the first via hole and the second via hole The part on both sides of the step.
- the array substrate of the embodiment of the present invention may include:
- a gate electrode and a gate line (not shown) formed on the substrate 1 by a gate metal layer; a gate insulating layer 3 on the substrate 1 on which the gate electrode and the gate line are formed;
- a pixel electrode 6 having a step portion 10 on a substrate 1 on which the source electrode, the drain electrode 5 and the data line are formed, and the pixel electrode 6 is connected to the drain electrode 5;
- each step portion 10 corresponds to a third through hole 13 which is sized to ensure that the step portion 10 can be spanned to realize the step portion 10
- the pixel electrodes 6 on both sides may be connected by the connection portion 82 therethrough.
- a third via 13 spanning the step portion 10 is formed on the passivation layer 7, and even if the pixel electrode 6 of the step portion 10 is broken, the pixel electrode 6 on both sides of the step portion 10 remains
- the third via 13 in the passivation layer 7 may be connected by the connection portion 82.
- the fabrication process of the array substrate was similar to that of Example 1, except that the number and location of vias formed in the passivation layer were different. Therefore, the specific manufacturing process will not be described in detail, and the embodiment 1 can be referred to.
- the array substrate of the embodiment of the present invention may include:
- a gate electrode (not shown) formed on the substrate 1 by a gate metal layer, a gate line (not shown), and a second connection portion 2, the second connection portion 2 and the gate electrode and the gate Line disconnected;
- a pixel electrode 6 having a step portion 10 on a substrate 1 on which the source electrode, the drain electrode 5 and the data line are formed, and the pixel electrode 6 is connected to the drain electrode 5;
- a common electrode (not shown) formed of a transparent conductive layer on the passivation layer 7 and a first connecting portion 82, the first connecting portion 82 being disconnected from the common electrode, the step portion
- the pixel electrodes 6 on both sides of the 10 pass the first connection portion 82 and the second connection portion 2 through the passivation layer 7 and the fourth via hole 14, the fifth via hole 15, and the sixth via hole 16 in the gate insulating layer 3. Connected.
- the fourth via hole 14 is formed on the left side of the step portion 10
- the sixth via hole 16 is formed on the right side of the step portion 10
- the fifth via hole 15 is formed in the array substrate without the pixel electrode 6 covered.
- the pixel electrode 6 on both sides of the step portion 10 can still be connected by the fourth via hole 14 - the second connection
- the path formed by the connecting portion 2 - the fifth through hole 15 - the first connecting portion 82 - the sixth through hole is in communication.
- the manufacturing process of the array substrate is different from that of Embodiment 1 in that it is necessary to add a patterning process to form via holes in the gate insulating layer; the number and position of via holes in the passivation layer are different.
- the specific manufacturing method of the array substrate is given below, and may include the following steps:
- Step S21 forming a gate electrode, a gate line and a second connection portion on the substrate, wherein the second connection portion is disconnected from the gate electrode and the gate line;
- Step S22 forming a gate insulating layer on the substrate on which the gate electrode, the gate line and the second connecting portion are formed, and forming via holes (including the fourth via hole 14 and the fifth via hole 15) in the gate insulating layer;
- Step S23 forming an active layer, a source electrode, a drain electrode, and a data line on the substrate on which the gate insulating layer is formed;
- step S23 may specifically include:
- the remaining photoresist is stripped.
- Step S24 forming a pixel electrode on the substrate on which the active layer, the source electrode, the drain electrode and the data line are formed, the pixel electrode having a step portion;
- Step S25 forming a passivation layer on the substrate on which the pixel electrode is formed, and forming via holes (the fifth via hole 15 and the sixth via hole 16) in the passivation layer;
- Step S26 forming a common electrode and a first connecting portion on the substrate on which the passivation layer is formed, the first connecting portion and the common electrode are disconnected, and the portion of the pixel electrode located on both sides of the step portion is A connection portion and a second connection portion communicate through a via hole on the passivation layer and the gate insulating layer.
- the embodiment of the invention further provides a display device, wherein the display device comprises any one of the array substrates described above.
- the display device may be: a liquid crystal panel, an electronic paper, a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigator, etc., or any display product or Parts.
- the pixel electrode of the fault layer is reconnected through the via hole by using another conductive layer, so that the signal of the pixel electrode layer caused by the fault of the pixel electrode can be avoided.
- the problem of abnormal display caused by the pixel electrode being easily broken in the pixel region is solved.
- the influence on the aperture ratio can also be adjusted by changing the size and pitch of the via holes.
Abstract
提供一种阵列基板的制造方法、阵列基板及显示装置。所述阵列基板包括台阶部（10）的像素电极（6），所述像素电极（6）位于台阶部（10）两侧的部分由导电层（82）通过过孔（11，12）连通，所述导电层（82）与所述像素电极（6）位于不同的层。该阵列基板能够避免由于像素电极的断层引起的像素电极层信号的割断。
Description
阵列基板的制造方法、 阵列基板及显示装置 技术领域
本发明的实施例涉及阵列基板的制造方法、 阵列基板及显示装置。 背景技术
薄膜晶体管液晶显示器（TFT-LCD )具有体积小、 功耗低、 无辐射等特 点， 在当前的平板显示器市场中占据主导地位。 其中， 高级超维场转换技术 ( Advanced Super Dimension Switch, 简称 ADS )通过同一平面内狭缝电极 边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场 使液晶盒内狭缝电极间、 电极正上方所有取向液晶分子都能够产生旋转， 从 而提高液晶工作效率并增大透光效率。 高级超维场开关技术可以提高 TFT-LCD产品的画面品质， 具有高分辨率、 高透过率、 低功耗、 宽视角、 高 开口率、 低色差、 无挤压水波紋（push Mura )等优点。
ADS型阵列基板一般釆用六次构图工艺制作完成， 包括： 通过第一次构 图工艺形成栅电极和栅线， 通过第二次构图工艺形成像素电极， 通过第三次 构图工艺形成有源层， 通过第四次构图工艺形成源电极、 漏电极和数据线， 通过第五次构图工艺形成钝化层中的过孔， 通过第六次构图工艺形成公共电 极。
图 1为根据现有技术的六次构图工艺形成的阵列基板的像素区域的截面 图。 参照图 1 , 所述阵列基板包括： 基板 1 ; 位于所述基板 1上的栅电极和栅 线（图中未示出）； 位于形成有所述栅电极和栅线的基板 1上的栅绝缘层 3; 位于所述栅绝缘层 3上的像素电极 6; 位于形成有像素电极 6的基板 1上的 有源层 4; 位于所述有源层 4上的源电极（图中未示出 ) 、 漏电极 5和数据 线（图中未示出） ； 位于形成有所述源电极、 漏电极 5和数据线的基板 1上 的钝化层 7; 位于所述钝化层 7上的公共电极 81。
从图 1中可以看出， 在此种结构的阵列基板中， 由于像素电极 6与漏电 极 5直接相连， 从而不存在断层等不良现象。
为了节省成本， 还可以将 ADS 型阵列基板的制作缩减到通过五次构图
工艺完成， 包括： 通过第一次构图工艺形成栅电极和栅线， 通过第二次构图 工艺形成有源层、 源电极、 漏电极和数据线， 通过第三次构图工艺形成像素 电极， 通过第四次构图工艺形成钝化层中的过孔， 通过第五次构图工艺形成 公共电极。
图 2为按照现有技术的五次构图工艺形成的阵列基板的像素区域的截面 图。 参照图 2, 所述阵列基板包括： 基板 1 ; 位于所述基板 1上的栅电极和栅 线（图中未示出）； 位于形成有所述栅电极和栅线的基板 1上的栅绝缘层 3; 位于所述栅绝缘层 3上的有源层 4; 位于所述有源层 4上的源电极（图中未 示出） 、 漏电极 5和数据线（图中未示出） ； 位于形成有所述源电极、 漏电 极 5和数据线的基板 1上的像素电极 6; 位于形成有所述像素电极 6的基板 上的钝化层 7; 位于所述钝化层 7上的公共电极 81。
从图 2中可以看出， 在此种结构的阵列基板中， 像素区域内的像素电极 6具有一台阶部 10, 由于台阶过大和坡度角 （Profile )过陡， 存在严重的像 素电极断层（disconnect )不良现象， 而像素电极 6的断层会引起异常显示。 发明内容
本发明的实施例所要解决的技术问题是提供一种阵列基板的制造方法、 阵列基板及显示装置， 以避免由于像素电极的断层引起的像素电极层信号的 割断。
为解决上述技术问题， 本发明实施例提供技术方案如下。
根据本发明实施例的一方面， 一种阵列基板包括： 具有台阶部的像素电 极， 所述像素电极位于台阶部两侧的部分由导电层通过过孔连通， 所述导电 层与所述像素电极位于不同的层。
例如， 上述的阵列基板还可以包括： 由透明导电层形成的公共电极和连 接部， 所述连接部与所述公共电极断开； 形成在像素电极所在的层与公共电 极所在的层之间的钝化层， 所述钝化层中形成有过孔， 所述像素电极位于台 阶部两侧的部分由所述连接部通过所述钝化层中的过孔连通。
例如， 上述的阵列基板可以包括： 基板； 位于所述基板上由栅金属层形 成的栅电极和栅线； 位于形成有所述栅电极和栅线的基板上的栅绝缘层； 位 于所述栅绝缘层上的有源层；位于所述有源层上的源电极、漏电极和数据线；
位于形成有所述源电极、漏电极和数据线的基板上的具有台阶部的像素电极， 所述像素电极与所述漏电极相连接； 位于形成有所述像素电极的基板上的钝 化层， 所述钝化层中形成有过孔； 位于所述钝化层上的由透明导电层形成的 公共电极和连接部， 所述连接部与所述公共电极断开， 所述像素电极位于台 阶部两侧的部分由所述连接部通过钝化层中的过孔连通。
例如， 在上述的阵列基板中， 所述钝化层中的过孔包括第一过孔和第二 过孔， 所述第一过孔位于所述台阶部的一侧， 所述第二过孔位于所述台阶部 的另一侧。
例如， 上述的阵列基板中， 所述钝化层中的过孔跨越所述台阶部。
例如， 上述的阵列基板还可以包括： 由透明导电层形成的公共电极和第 一连接部， 所述第一连接部与所述公共电极断开； 形成在像素电极所在的层 与公共电极所在的层之间的钝化层， 所述钝化层中形成有过孔； 由栅金属层 形成的栅电极、 栅线和第二连接部， 所述第二连接部与栅电极和栅线断开； 形成在栅金属层与像素电极所在的层之间的栅绝缘层， 所栅绝缘层中形成有 过孔； 其中， 所述像素电极位于台阶部两侧的部分由所述第一连接部和第二 连接部通过钝化层和栅绝缘层中的过孔连通。
例如， 上述的阵列基板可以包括： 基板； 位于所述基板上由栅金属层形 成的栅电极、 栅线和第二连接部， 所述第二连接部与栅电极和栅线断开； 位 于形成有所述栅电极、 栅线和第二连接部的基板上的栅绝缘层， 所述栅绝缘 层中形成有过孔； 位于所述栅绝缘层上的有源层； 位于所述有源层上的源电 极、 漏电极和数据线； 位于形成有所述源电极、 漏电极和数据线的基板上的 具有台阶部的像素电极， 所述像素电极与所述漏电极相连接； 位于形成有所 述像素电极的基板上的钝化层， 所述钝化层中形成有过孔； 位于所述钝化层 上的由透明导电层形成的公共电极和第一连接部， 所述第一连接部与所述公 共电极断开， 所述像素电极位于台阶部两侧的部分由所述第一连接部和第二 连接部通过钝化层和栅绝缘层中的过孔连通。
根据本发明实施例的另一方面， 一种阵列基板的制造方法可以包括： 基 板上形成栅电极和栅线；
在形成有栅电极和栅线的基板上形成栅绝缘层；
在形成有栅绝缘层的基板上形成有源层、 源电极、 漏电极和数据线； 在
形成有有源层、 源电极、 漏电极和数据线的基板上形成像素电极， 所述像素 电极具有一台阶部； 在形成有像素电极的基板上形成钝化层， 并在钝化层中 形成过孔； 在形成有钝化层的基板上形成公共电极和连接部， 所述连接部和 所述公共电极断开， 所述连接部通过过孔连通所述像素电极位于台阶部两侧 的部分。
例如， 在上述的制造方法中， 所述在形成有栅绝缘层的基板上形成有源 层、 源电极、 漏电极和数据线可以包括： 在形成有栅绝缘层的基板上依次形 成半导体材料层和源漏金属层； 在源漏金属层上形成光刻胶层； 釆用半色调 或灰色调掩模板对光刻胶层进行曝光和显影， 形成光刻胶完全保留区域、 光 刻胶部分保留区域和光刻胶未保留区域； 刻蚀掉光刻胶未保留区域的源漏金 属层和半导体材料层； 通过灰化工艺去除光刻胶部分保留区域的光刻胶； 刻 蚀掉光刻胶部分保留区域的源漏金属层； 剥离剩余的光刻胶。
例如， 根据本发明实施例的另一方面， 上述的制造方法中， 所述在钝化 层上形成过孔包括在所述钝化层中形成第一过孔和第二过孔， 所述第一过孔 位于所述台阶部的一侧， 所述第二过孔位于所述台阶部的另一侧。
例如， 上述的制造方法中， 所述钝化层中的过孔跨越所述台阶部。
根据本发明实施例的另一方面， 一种阵列基板的制造方法可以包括： 在 基板上形成栅电极、 栅线和第二连接部， 所述第二连接部与栅电极和栅线断 开； 在形成有栅电极、 栅线和第二连接部的基板上形成栅绝缘层， 并在栅绝 缘层中形成过孔； 在形成有栅绝缘层的基板上形成有源层、 源电极、 漏电极 和数据线； 在形成有有源层、 源电极、 漏电极和数据线的基板上形成像素电 极， 所述像素电极具有一台阶部； 在形成有像素电极的基板上形成钝化层， 并在钝化层中形成过孔； 在形成有钝化层的基板上形成公共电极和第一连接 部， 所述第一连接部和所述公共电极断开， 所述像素电极位于台阶部两侧的 部分由所述第一连接部和第二连接部通过钝化层和栅绝缘层中的过孔连通。
例如，上述的制造方法中，所述在形成有栅绝缘层的基板上形成有源层、 源电极、 漏电极和数据线可以包括： 在形成有栅绝缘层的基板上依次形成半 导体材料层和源漏金属层； 在源漏金属层上形成光刻胶层； 釆用半色调或灰 色调掩模板对光刻胶层进行曝光和显影， 形成光刻胶完全保留区域、 光刻胶 部分保留区域和光刻胶未保留区域； 刻蚀掉光刻胶未保留区域的源漏金属层
和半导体材料层； 通过灰化工艺去除光刻胶部分保留区域的光刻胶； 刻蚀掉 光刻胶部分保留区域的源漏金属层； 剥离剩余的光刻胶。
根据本发明实施例的另一方面，一种显示装置可以包括上述的阵列基板。 与现有技术相比， 本发明实施例在像素电极的断层区域， 利用其他的导 电层通过过孔对断层的像素电极进行再次连接， 从而能够避免由于像素电极 的断层引起的像素电极层信号的割断， 解决了由于像素电极易断层而造成的 异常显示的问题。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为按照现有技术的六次构图工艺形成的阵列基板的像素区域的截面 图；
图 2为按照现有技术的五次构图工艺形成的阵列基板的像素区域的截面 图；
图 3为本发明实施例 1的阵列基板的像素区域的截面图；
图 4为本发明实施例 2的阵列基板的像素区域的截面图；
图 5为本发明实施例 3的阵列基板的像素区域的截面图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
按照现有技术的五次构图工艺形成的阵列基板中， 像素区域内的像素电 极具有一台阶部， 由于台阶过大和坡度角过陡， 存在严重的像素电极断层不 良现象， 而像素电极的断层会造成像素电极层信号的割断， 从而引起异常显 示。 为了解决此问题， 本发明实施例在此断层区域利用其他的导电层（与所
述像素电极位于不同的层）通过过孔对断层的像素电极进行再次连接， 从而 解决像素区域由于像素电极易断层而造成的异常显示的问题。
具体地，本发明实施例提供一种阵列基板， 包括具有台阶部的像素电极， 所述像素电极位于台阶部两侧的部分由导电层通过过孔连通， 所述导电层与 所述像素电极位于不同的层。
在一种实现方式中， 所述阵列基板还可以包括：
由透明导电层形成的公共电极和连接部， 所述连接部与所述公共电极断 开； 层中形成有过孔， 所述像素电极位于台阶部两侧的部分由所述连接部通过所 述钝化层中的过孔连通。
在该种实现方式中， 可以在钝化层中形成两个过孔： 第一过孔和第二过 孔， 所述第一过孔位于所述台阶部的一侧， 所述第二过孔位于所述台阶部的 另一侧。 还可以在钝化层中只形成一个过孔， 所述过孔跨越所述台阶部。
在另外一种实现方式中， 所述阵列基板还可以包括：
由透明导电层形成的公共电极和第一连接部， 所述第一连接部与所述公 共电极断开； 层中形成有过孔；
由栅金属层形成的栅电极、 栅线和第二连接部， 所述第二连接部与栅电 极和栅线断开；
形成在栅金属层与像素电极所在的层之间的栅绝缘层， 所栅绝缘层中形 成有过孑 L;
其中， 所述像素电极位于台阶部两侧的部分由所述第一连接部和第二连 接部通过钝化层和栅绝缘层中的过孔连通。
在本发明实施例中， 阵列基板的具体结构可以根据实际情况进行设置， 比如： 薄膜晶体管可以为顶栅结构， 也可以为底栅结构， 在此不做限定。 下 面根据示例性地给出的阵列基板的三种具体结构， 对本发明实施例的技术方 案进行详细说明。
实施例 1
参照图 3 , 本发明实施例的阵列基板可以包括：
基板 1 ;
位于所述基板 1上由栅金属层形成的栅电极和栅线（图中未示出 ) ； 位于形成有所述栅电极和栅线的基板 1上的栅绝缘层 3;
位于所述栅绝缘层 3上的有源层 4;
位于所述有源层 4上的源电极（图中未示出） 、 漏电极 5和数据线（图 中未示出） ；
位于形成有所述源电极、漏电极 5和数据线的基板 1上的具有台阶部 10 的像素电极 6, 所述像素电极 6与所述漏电极 5相连接；
位于形成有所述像素电极 6的基板 1上的钝化层 7 , 所述钝化层 7中形 成有第一过孔 11和第二过孔 12;
位于所述钝化层 7上的由透明导电层形成的公共电极（图中未示出）和 连接部 82, 所述连接部 82与所述公共电极断开， 所述连接部 82通过钝化层 7上的第一过孔 11和第二过孔 12将台阶部 10两侧的像素电极 6连通。即每 一个台阶部 10对应一个第一过孔 11和一个第二过孔 12。
在本实施例中第一过孔 11形成在台阶部 10的左侧，第二过孔 12形成在 台阶部 10的右侧， 这样， 即使台阶部 10处的像素电极 6断开， 所述台阶部 10两侧的像素电极 6仍然可以由所述连接部 82通过钝化层 7上的第一过孔 11和第二过孔 12连通。
该阵列基板的制造过程与根据现有技术的五次构图工艺相似，差别在于： 在第四次构图工艺中， 还在钝化层 7上形成用于连通像素电极 6的第一过孔 11和第二过孔 12; 在第五次构图工艺中， 透明导电层除了形成公共电极外， 还形成连接部 82, 且连接部 82与所述公共电极断开。
以下给出该阵列基板的具体制造方法， 可以包括如下步骤：
步骤 S11 , 在基板上形成栅电极和栅线；
步骤 S12, 在形成有栅电极和栅线的基板上形成栅绝缘层；
步骤 S13 , 在形成有栅绝缘层的基板上形成有源层、 源电极、 漏电极和 数据线；
例如， 该步骤 S 13可以具体包括：
在形成有栅绝缘层的基板上依次形成半导体材料层和源漏金属层；
在源漏金属层上形成光刻胶层；
釆用半色调或灰色调掩模板对光刻胶层进行曝光和显影， 形成光刻胶完 全保留区域、 光刻胶部分保留区域和光刻胶未保留区域；
刻蚀掉光刻胶未保留区域的源漏金属层和半导体材料层；
通过灰化工艺去除光刻胶部分保留区域的光刻胶；
刻蚀掉光刻胶部分保留区域的源漏金属层；
剥离剩余的光刻胶。
步骤 S14, 在形成有有源层、 源电极、 漏电极和数据线的基板上形成像 素电极， 所述像素电极具有一台阶部；
步骤 S15, 在形成有像素电极的基板上形成钝化层， 并在钝化层中形成 第一过孔和第二过孔；
步骤 S16, 在形成有钝化层的基板上形成公共电极和连接部， 所述连接 部和所述公共电极断开， 所述连接部通过第一过孔和第二过孔连通所述像素 电极位于台阶部两侧的部分。
实施例 2
参照图 4, 本发明实施例的阵列基板可以包括：
基板 1 ;
位于所述基板 1上由栅金属层形成的栅电极和栅线（图中未示出 ) ； 位于形成有所述栅电极和栅线的基板 1上的栅绝缘层 3;
位于所述栅绝缘层 3上的有源层 4;
位于所述有源层 4上的源电极（图中未示出） 、 漏电极 5和数据线（图 中未示出） ；
位于形成有所述源电极、漏电极 5和数据线的基板 1上的具有台阶部 10 的像素电极 6, 所述像素电极 6与所述漏电极 5相连接；
位于形成有所述像素电极 6的基板 1上的钝化层 7 , 所述钝化层 7上形 成有第三过孔 13 , 该第三过孔 13跨越所述台阶部 10;
位于所述钝化层 7上的由透明导电层形成的公共电极（图中未示出）和 连接部 82, 所述连接部 82与所述公共电极断开， 所述连接部 82通过第三过 孔 13连接台阶部 10两侧的像素电极 6。即每一个台阶部 10对应一个第三过 孔 13 , 该第三过孔 13的大小应保证可以跨越台阶部 10, 以实现台阶部 10
两侧的像素电极 6可以由连接部 82通过其连通。
在本实施例中， 在钝化层 7上形成一个跨越所述台阶部 10的第三过孔 13 , 即使台阶部 10的像素电极 6断开， 所述台阶部 10两侧的像素电极 6仍 然可以由所述连接部 82通过钝化层 7中的第三过孔 13连通。
该阵列基板的制造过程与实施例 1相似， 差别在于在钝化层中形成的过 孔的数量和位置不同。 因此， 不再对其具体制造过程进行详细描述， 参照实 施例 1即可。
实施例 3
参照图 5, 本发明实施例的阵列基板可以包括：
基板 1 ;
位于所述基板 1上由栅金属层形成的栅电极（图中未示出） 、 栅线（图 中未示出 )和第二连接部 2, 所述第二连接部 2与栅电极和栅线断开；
位于形成有所述栅电极、栅线和第二连接部 2的基板 1上的栅绝缘层 3 , 所述栅绝缘层 3中形成有第四过孔 14和第五过孔 15;
位于所述栅绝缘层 3上的有源层 4;
位于所述有源层 4上的源电极（图中未示出） 、 漏电极 5和数据线（图 中未示出） ；
位于形成有所述源电极、漏电极 5和数据线的基板 1上的具有台阶部 10 的像素电极 6, 所述像素电极 6与所述漏电极 5相连接；
位于形成有所述像素电极 6的基板 1上的钝化层 7 , 所述钝化层上 7形 成有第五过孔 15和第六过孔 16 (说明一点， 第五过孔 15同时贯穿栅绝缘层 3和钝化层 7 ) ；
位于所述钝化层 7上的由透明导电层形成的公共电极（图中未示出）和 第一连接部 82, 所述第一连接部 82与所述公共电极断开， 所述台阶部 10两 侧的像素电极 6由所述第一连接部 82和第二连接部 2通过钝化层 7和栅绝缘 层 3中的第四过孔 14、 第五过孔 15和第六过孔 16连通。
在本实施例中，第四过孔 14形成在台阶部 10的左侧，第六过孔 16形成 在台阶部 10的右侧， 第五过孔 15形成在阵列基板中没有像素电极 6覆盖的 区域， 且同时贯穿栅绝缘层 3和钝化层 7。 这样， 即使台阶部 10处的像素电 极 6断开， 所述台阶部 10两侧的像素电极 6仍然可以由第四过孔 14-第二连
接部 2-第五过孔 15-第一连接部 82-第六过孔构成的这条路径连通。
该阵列基板的制造过程与实施例 1相比， 差别在于： 需要增加一次构图 工艺， 以在栅绝缘层中形成过孔； 在钝化层中过孔的数量和位置有差异。
以下给出该阵列基板的具体制造方法， 可以包括如下步骤：
步骤 S21 , 在基板上形成栅电极、 栅线和第二连接部， 所述第二连接部 与栅电极和栅线断开；
步骤 S22, 在形成有栅电极、栅线和第二连接部的基板上形成栅绝缘层， 并在栅绝缘层中形成过孔（包括第四过孔 14、 第五过孔 15 ) ；
步骤 S23 , 在形成有栅绝缘层的基板上形成有源层、 源电极、 漏电极和 数据线；
例如， 该步骤 S23可以具体包括：
在形成有栅绝缘层的基板上依次形成半导体材料层和源漏金属层； 在源漏金属层上形成光刻胶层；
釆用半色调或灰色调掩模板对光刻胶层进行曝光和显影， 形成光刻胶完 全保留区域、 光刻胶部分保留区域和光刻胶未保留区域；
刻蚀掉光刻胶未保留区域的源漏金属层和半导体材料层；
通过灰化工艺去除光刻胶部分保留区域的光刻胶；
刻蚀掉光刻胶部分保留区域的源漏金属层；
剥离剩余的光刻胶。
步骤 S24, 在形成有有源层、 源电极、 漏电极和数据线的基板上形成像 素电极， 所述像素电极具有一台阶部；
步骤 S25, 在形成有像素电极的基板上形成钝化层， 并在钝化层中形成 过孔（第五过孔 15和第六过孔 16 )； 说明一点， 第五过孔 15同时贯穿栅绝 缘层 3和钝化层 7。
步骤 S26, 在形成有钝化层的基板上形成公共电极和第一连接部， 所述 第一连接部和所述公共电极断开， 所述像素电极位于台阶部两侧的部分由所 述第一连接部和第二连接部通过钝化层和栅绝缘层上的过孔连通。
本发明实施例还提供一种显示装置， 所述显示装置包括上述的任一种阵 列基板。 所述显示装置可以为： 液晶面板、 电子纸、 手机、 平板电脑、 电视 机、 显示器、 笔记本电脑、 数码相框、 导航仪等任何具有显示功能的产品或
部件。
综上所述， 本发明实施例在像素电极的断层区域， 利用其他的导电层通 过过孔对断层的像素电极进行再次连接， 从而能够避免由于像素电极的断层 引起的像素电极层信号的割断， 解决了像素区域由于像素电极易断层而造成 的异常显示的问题。 另外， 在上述实施例中， 还可以通过改变过孔的大小和 间距来调节对开口率的影响。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。
Claims
1. 一种阵列基板， 包括具有台阶部的像素电极， 其中：
所述像素电极位于台阶部两侧的部分由导电层通过过孔连通， 所述导电 层与所述像素电极位于不同的层。
2. 如权利要求 1所述的阵列基板， 还包括：
由透明导电层形成的公共电极和连接部， 所述连接部与所述公共电极断 开； 层中形成有过孔， 所述像素电极位于台阶部两侧的部分由所述连接部通过所 述钝化层中的过孔连通。
3. 如权利要求 1所述的阵列基板， 其中所述阵列基板包括：
基板；
位于所述基板上由栅金属层形成的栅电极和栅线；
位于形成有所述栅电极和栅线的基板上的栅绝缘层；
位于所述栅绝缘层上的有源层；
位于所述有源层上的源电极、 漏电极和数据线；
位于形成有所述源电极、 漏电极和数据线的基板上的具有台阶部的所述 像素电极， 所述像素电极与所述漏电极相连接；
位于形成有所述像素电极的基板上的钝化层，所述钝化层中形成有过孔； 位于所述钝化层上的由透明导电层形成的公共电极和连接部， 所述连接 部与所述公共电极断开， 所述像素电极位于台阶部两侧的部分由所述连接部 通过钝化层中的过孔连通。
4. 如权利要求 2或 3所述的阵列基板， 其中：
所述钝化层中的过孔包括第一过孔和第二过孔， 所述第一过孔位于所述 台阶部的一侧， 所述第二过孔位于所述台阶部的另一侧。
5. 如权利要求 2或 3所述的阵列基板， 其中：
所述钝化层中的过孔跨越所述台阶部。
6. 如权利要求 1所述的阵列基板， 还包括：
由透明导电层形成的公共电极和第一连接部， 所述第一连接部与所述公
共电极断开； 层中形成有过孔；
由栅金属层形成的栅电极、 栅线和第二连接部， 所述第二连接部与栅电 极和栅线断开；
形成在栅金属层与像素电极所在的层之间的栅绝缘层， 所栅绝缘层中形 成有过孑 L;
其中， 所述像素电极位于台阶部两侧的部分由所述第一连接部和第二连 接部通过钝化层和栅绝缘层中的过孔连通。
7. 如权利要求 1所述的阵列基板， 其中所述阵列基板包括：
基板；
位于所述基板上由栅金属层形成的栅电极、 栅线和第二连接部， 所述第 二连接部与栅电极和栅线断开；
位于形成有所述栅电极、 栅线和第二连接部的基板上的栅绝缘层， 所述 栅绝缘层中形成有过孔；
位于所述栅绝缘层上的有源层；
位于所述有源层上的源电极、 漏电极和数据线；
位于形成有所述源电极、 漏电极和数据线的基板上的具有台阶部的像素 电极， 所述像素电极与所述漏电极相连接；
位于形成有所述像素电极的基板上的钝化层，所述钝化层中形成有过孔； 位于所述钝化层上的由透明导电层形成的公共电极和第一连接部， 所述 第一连接部与所述公共电极断开， 所述像素电极位于台阶部两侧的部分由所 述第一连接部和第二连接部通过钝化层和栅绝缘层中的过孔连通。
8. 一种阵列基板的制造方法， 包括：
在基板上形成栅电极和栅线；
在形成有栅电极和栅线的基板上形成栅绝缘层；
在形成有栅绝缘层的基板上形成有源层、 源电极、 漏电极和数据线； 在形成有有源层、 源电极、 漏电极和数据线的基板上形成像素电极， 所 述像素电极具有一台阶部；
在形成有像素电极的基板上形成钝化层， 并在钝化层中形成过孔；
在形成有钝化层的基板上形成公共电极和连接部， 所述连接部和所述公 共电极断开 ,所述连接部通过过孔连通所述像素电极位于台阶部两侧的部分。
9. 如权利要求 8所述的制造方法， 其中， 所述在形成有栅绝缘层的基板 上形成有源层、 源电极、 漏电极和数据线包括：
在形成有栅绝缘层的基板上依次形成半导体材料层和源漏金属层； 在源漏金属层上形成光刻胶层；
釆用半色调或灰色调掩模板对光刻胶层进行曝光和显影， 形成光刻胶完 全保留区域、 光刻胶部分保留区域和光刻胶未保留区域；
刻蚀掉光刻胶未保留区域的源漏金属层和半导体材料层；
通过灰化工艺去除光刻胶部分保留区域的光刻胶；
刻蚀掉光刻胶部分保留区域的源漏金属层；
剥离剩余的光刻胶。
10. 如权利要求 8或 9所述的制造方法， 其中：
所述在钝化层中形成过孔包括在所述钝化层中形成第一过孔和第二过 孔， 所述第一过孔位于所述台阶部的一侧， 所述第二过孔位于所述台阶部的 另一侧。
11. 如权利要求 8或 9所述的制造方法， 其中：
所述钝化层中的过孔跨越所述台阶部。
12. 一种阵列基板的制造方法， 包括：
在基板上形成栅电极、 栅线和第二连接部， 所述第二连接部与栅电极和 栅线断开；
在形成有栅电极、 栅线和第二连接部的基板上形成栅绝缘层， 并在栅绝 缘层中形成过孔；
在形成有栅绝缘层的基板上形成有源层、 源电极、 漏电极和数据线； 在形成有有源层、 源电极、 漏电极和数据线的基板上形成像素电极， 所 述像素电极具有一台阶部；
在形成有像素电极的基板上形成钝化层， 并在钝化层中形成过孔； 在形成有钝化层的基板上形成公共电极和第一连接部， 所述第一连接部 和所述公共电极断开， 所述像素电极位于台阶部两侧的部分由所述第一连接 部和第二连接部通过钝化层和栅绝缘层中的过孔连通。
13. 如权利要求 12所述的制造方法， 其中， 所述在形成有栅绝缘层的基 板上形成有源层、 源电极、 漏电极和数据线包括：
在形成有栅绝缘层的基板上依次形成半导体材料层和源漏金属层； 在源漏金属层上形成光刻胶层；
釆用半色调或灰色调掩模板对光刻胶层进行曝光和显影， 形成光刻胶完 全保留区域、 光刻胶部分保留区域和光刻胶未保留区域；
刻蚀掉光刻胶未保留区域的源漏金属层和半导体材料层；
通过灰化工艺去除光刻胶部分保留区域的光刻胶；
刻蚀掉光刻胶部分保留区域的源漏金属层；
剥离剩余的光刻胶。
14. 一种显示装置， 包括权利要求 1至 7中任一项所述的阵列基板。
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