KR20120061544A - 평판표시소자의 제조방법 - Google Patents
평판표시소자의 제조방법 Download PDFInfo
- Publication number
- KR20120061544A KR20120061544A KR1020100122884A KR20100122884A KR20120061544A KR 20120061544 A KR20120061544 A KR 20120061544A KR 1020100122884 A KR1020100122884 A KR 1020100122884A KR 20100122884 A KR20100122884 A KR 20100122884A KR 20120061544 A KR20120061544 A KR 20120061544A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode
- pattern
- forming
- thin film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000010409 thin film Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000003860 storage Methods 0.000 claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 15
- 238000002161 passivation Methods 0.000 claims description 30
- 239000007769 metal material Substances 0.000 claims description 22
- 230000000903 blocking effect Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 2
- 239000002184 metal Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 237
- 239000011241 protective layer Substances 0.000 description 18
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 14
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 14
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 13
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 9
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- 101100328521 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cnt6 gene Proteins 0.000 description 8
- 239000004020 conductor Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000012774 insulation material Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 241000127225 Enceliopsis nudicaulis Species 0.000 description 1
- 101000875075 Homo sapiens Cannabinoid receptor 2 Proteins 0.000 description 1
- 101001116931 Homo sapiens Protocadherin alpha-6 Proteins 0.000 description 1
- 102100024278 Protocadherin alpha-6 Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000475 sunscreen effect Effects 0.000 description 1
- 239000000516 sunscreening agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Electroluminescent Light Sources (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 하나의 마스크 공정으로 게이트 전극 및 활성층의 형성과 스토리지 캐패시터 전극의 도핑을 수행하는 평판표시소자의 제조방법에 관한 것으로, 기판 상에 박막 트랜지스터의 활성층과 스토리지 캐패시터의 제 1 전극을 형성하는 단계; 상기 활성층 및 상기 제 1 전극 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 감광층을 도포하고, 차단영역, 반투과 영역 및 투과영역을 가지는 마스크를 적용한 상기 감광층의 노광 및 현상에 의해 제 1 패턴, 상기 제 1 패턴보다 얇은 두께를 가지는 제 2 패턴 및 노출영역을 포함하는 감광층 패턴을 형성하는 단계; 상기 제 1 및 제 2 패턴을 도핑 마스크로 사용하여 상기 노출영역에 대응되는 상기 제 1 전극에 불순물 이온을 도핑하는 단계; 상기 제 2 패턴을 제거하고, 상기 제 1 패턴과 상기 게이트 절연층 상에 금속 물질층을 형성하는 단계; 상기 제 1 패턴의 제거에 의해, 상기 활성층과 상기 제 1 전극에 대응되는 상기 게이트 절연층 상에 상기 박막 트랜지스터의 게이트 전극과 상기 스토리지 캐패시터의 제 2 전극을 형성하는 단계; 및 상기 게이트 전극을 도핑 마스크로 사용하여 상기 활성층에 불순물 이온을 도핑하는 단계;를 포함하는 것을 특징으로 한다.
Description
본 발명은 하나의 마스크 공정으로 게이트 전극 및 활성층의 형성과 스토리지 캐패시터 전극의 도핑을 수행하는 평판표시소자의 제조방법에 관한 것이다.
평판표시소자로 액정표시소자, 유기전계 발광소자, 전계방출 디스플레이, 및 플라즈마 디스플레이가 이용되고 있으며, 생산성을 개선하기 위하여 제조공정을 단순화시키는 방법이 계속적으로 연구되고 있다.
이하에서는 도면을 참조하여, 평판표시소자의 일례로 유기전계 발광소자에 대하여 설명한다.
도 1a 내지 도 1f는 종래기술에 따른 유기전계 발광소자의 어레이 기판에 대한 단위화소의 단면도이다. 설명의 편의를 위하여 어레이 기판에 스위칭 박막 트랜지스터 영역(STr-A), 스토리지 캐패시터 영역(STC-A) 및 구동 박막 트랜지스터 영역(DTr-A)을 설정하고, 불순물이 도핑된 스위칭과 구동 박막 트랜지스터의 활성층 및 스토리지 캐패시터의 제 1 전극에 선영을 부가하였다.
도 1a와 같이, 절연기판(12) 상에 버퍼층(14)을 형성하고, 버퍼층(14) 상에 스위칭 박막 트랜지스터의 제 1 활성층(50a), 제 1 활성층(50a)에서 연장되는 스토리지 캐패시터의 제 1 전극(52a) 및 구동 박막 트랜지스터의 제 2 활성층(50b)을 형성한 후, 제 1 및 제 2 활성층(50a, 50b) 및 제 1 전극(52a)을 포함한 버퍼층(14) 상에 게이트 절연층(16)을 형성한다.
제 1 및 제 2 활성층(50a, 50b) 및 제 1 전극(52a)을 형성하는 방법은, 버퍼층(14) 상에 반도체층(도시하지 않음)을 형성하는 단계, 반도체층상에 제 1 감광층(도시하지 않음)을 형성하는 단계, 제 1 마스크(도시하지 않음)을 이용한 제 1 감광층의 노광 및 현상에 의해 제 1 감광층 패턴(도시하지 않음)을 형성하는 단계, 및 제 1 감광층 패턴을 식각 마스크로 이용하여 반도체층을 패터닝하는 단계를 포함한다.
도 1b와 같이, 제 1 전극(52a)에 선택적으로 불순물을 도핑한다. 제 1 전극(52a)에 불순물을 도핑하는 방법은, 게이트 절연층(14) 상에 제 2 감광층(도시하지 않음)을 형성하는 단계, 제 2 마스크(도시하지 않음)를 이용한 제 2 감광층의 노광 및 현상에 의해 제 2 전극(52a)에 대응되는 게이트 절연층(14)을 노출시키는 제 2 감광층 패턴(32)을 형성하는 단계, 및 제 2 감광층 패턴(32)을 마스크로 이용하여 제 1 전극(52a)에 선택적으로 불순물 이온을 주입하는 단계를 포함한다. 제 1 전극(52a)에 불순물 이온을 도핑한 후 제 2 감광층 패턴(32)을 제거한다.
도 1c와 같이, 게이트 절연층(14) 상에 제 1 금속 물질층(34)과 제 3 감광층 패턴(36)을 형성한다. 제 3 감광층 패턴(36)을 형성하는 방법은, 제 1 금속 물질층(34) 상에 제 3 감광층(도시하지 않음)을 형성하는 단계 및 제 3 마스크(도시하지 않음)를 이용하여 제 3 감광층을 노광 및 현상하는 단계를 포함한다.
제 3 감광층 패턴(36)을 식각 마스크로 이용하여 제 1 금속 물질층(34)을 식각하여, 도 1d와 같이 스위칭 박막 트랜지스터의 제 1 게이트 전극(22a), 구동 박막 트랜지스터의 제 2 게이트 전극(22b), 및 스토리지 캐패시터의 제 2 전극(52b)을 형성한다. 도 1c의 제 1 금속 물질층(34)을 패터닝하여 도 1d의 제 1 및 제 2 게이트 전극(22a, 22b) 및 제 2 전극(52b)을 형성한 후, 도 1c의 제 3 감광층 패턴(36)을 제거한다.
도 1e와 같이, 제 1 및 제 2 게이트 전극(22a, 22b)과 제 2 전극(52b)을 마스크로 사용하여 제 1 및 제 2 활성층(50a, 50b)에 불순물 이온을 도핑한다. 제 1 및 제 2 활성층(50a, 50b)에 도핑되는 불순물 이온은 도 1b에서 제 1 전극(52a)에 도핑한 불순물과 동일한 원소를 사용한다.
도 1f와 같이, 제 1 및 제 2 게이트 전극(22a, 22b)과 제 2 전극(52b)을 포함한 게이트 절연층(16) 상에 제 1 보호층(80)을 형성한 후, 제 1 보호층(80) 및 게이트 절연층(16)을 선택적으로 식각하여 제 1 내지 제 5 콘택홀(CNT1, CNR2, CNT3, CNT4, CNT5)을 형성하고, 스위칭 박막 트랜지스터의 제 1 소스 및 드레인 전극(60a, 60b)과 구동 박막 트랜지스터의 제 2 소스 및 드레인 전극(62a, 62b)을 형성한다.
제 1 내지 제 5 콘택홀(CNT1, CNT2, CNT4, CNT5, CNT7)을 형성하는 방법은, 제 1 보호층(80) 상에 제 4 감광층(도시하지 않음)을 형성하는 단계, 제 4 마스크(도시하지 않음)를 적용한 제 4 감광층의 노광 및 현상에 의해 제 4 감광층 패턴(도시하지 않음)을 형성하는 단계, 및 제 4 감광층 패턴을 식각 마스크로 제 1 보호층(80) 및 게이트 절연층(16)을 선택적으로 식각하는 단계를 포함한다.
제 1 및 제 2 콘택홀(CNT1, CNT2)은 보호층(80) 및 게이트 절연층(16)을 선택적으로 식각하여 제 1 게이트 전극(22a) 양측의 제 1 활성층(50a)을 노출시키고, 제 4 및 제 5 콘택홀(CNT4, CNT5)은 제 1 보호층(80) 및 게이트 절연층(16)을 선택적으로 식각하여 제 2 게이트 전극(22b) 양측의 제 2 활성층(50b)을 노출시키고, 제 3 콘택홀(CNT3)은 제 1 보호층(80) 및 게이트 절연층(16)을 선택적으로 식각하여 제 2 전극(52b)을 노출시킨다.
제 1 내지 제 5 콘택홀(CNT1, CNT2, CNT3, CNT4, CNT5)을 형성한 후, 제 1 소스 및 드레인 전극(60a, 60b)과 제 2 소스 및 드레인 전극(62a, 62b)을 형성한다. 제 1 소스 및 드레인 전극(60a, 60b)과 제 2 소스 및 드레인 전극(62a, 62b)을 형성하는 방법은, 제 1 내지 제 5 콘택홀(CNT1, CNT2, CNT3, CNT4, CNT5)을 포함하는 제 1 보호층(80) 상에 제 2 금속 물질층(도시하지 않음)을 형성하는 단계, 제 2 금속 물질층 상에 제 5 감광층(도시하지 않음)을 형성하는 단계, 제 5 마스크(도시하지 않음)를 적용한 제 5 감광층의 노광 및 현상에 의해 제 5 감광층 패턴(도시하지 않음)을 형성하는 단계, 및 제 5 감광층 패턴을 식각 마스크로 제 2 금속 물질층을 패터닝하는 단계를 포함한다.
제 1 소스 및 드레인 전극(60a, 60b)은 제 1 및 제 2 콘택홀(CNT1, CNT2)을 통하여 제 1 활성층(150a)에 연결되고, 제 2 소스 및 드레인 전극(62a, 62b)은 제 4 및 제 5 콘택홀(CNT4, CNT5)을 통하여 제 2 활성층(150b)에 연결되고, 제 2 드레인 전극(62b)은 제 3 콘택홀(CNT3)을 통하여 제 2 활성층(50a)에 연결된다.
제 1 소스 및 드레인 전극(60a, 60b)과 제 2 소스 및 드레인 전극(62a, 62b)을 포함하는 제 1 보호층(80) 상에 제 2 보호층(82)을 형성하고, 제 2 보호층(82)을 선택적으로 식각하여 제 6 콘택홀(CNT6)을 형성한 후, 화소전극(170), 뱅크(84) 및 유기 발광층(86)을 순차적으로 형성한다.
제 2 보호층(82)을 선택적으로 식각하여 화소전극(70)을 노출시키는 제 6 콘택홀(CNT6)을 형성하는 방법은, 제 2 보호층(82) 상에 제 6 감광층(도시하지 않음)을 형성하는 단계, 제 6 마스크(도시하지 않음)를 적용한 제 6 감광층의 노광 및 현상에 의해 제 6 감광층 패턴을 형성하는 단계, 및 제 6 감광층 패턴을 식각 마스크로 이용하여 제 2 보호층(182)을 패터닝하는 단계를 포함한다.
제 6 콘택홀(CNT6)을 통하여 제 2 드레인 전극(62b)에 연결되는 화소전극(70)을 형성하는 방법은, 제 6 콘택홀(CNT6)을 포함하는 제 2 보호층(82) 상에 투명 도전 물질층(도시하지 않음)을 형성하는 단계, 투명 도전 물질층 상에 제 7 감광층(도시하지 않음)을 형성하는 단계, 제 7 마스크(도시하지 않음)를 적용한 제 7 감광층의 노광 및 현상에 의해 제 7 감광층 패턴(도시하지 않음)을 형성하는 단계, 및 제 7 감광층 패턴을 식각 마스크로 이용하여 투명 도전 물질층을 패터닝하는 단계를 포함한다.
화소전극(70)을 형성한 후, 제 2 보호층(82) 상에 화소전극(70)을 노출시키는 개구부를 포함한 뱅크층(84)을 형성하고, 화소전극(170) 상에 유기 발광층(84)을 형성한다.
상기와 같은 종래기술에 따른 유기전계 발광소자의 어레이 기판은, 스위칭 박막 트랜지스터의 제 1 활성층(50a), 구동 박막 트랜지스터의 제 2 활성층(50b) 및 스토리지 캐패시터의 제 1 전극(52a)의 패터닝 공정부터, 화소전극(70)을 형성할 때까지, 총 7 개의 광학 마스크가 필요하다. 마스크 공정은 감광층의 도포, 노광 및 현상, 제거공정이 수반되며, 마스크 공정수가 증가할수록, 제조시간 및 비용의 증가는 물론 결함에 노출될 수 있는 기회가 증가하여 생산성이 낮아지는 문제가 있다.
상기와 같은 문제를 해결하기 위해, 본 발명은 제조공정을 단순화하기 위하여 하나의 마스크 공정으로 게이트 전극 및 활성층의 형성과 스토리지 캐패시터 전극의 도핑을 수행할 수 있는 평판표시소자의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해, 본 발명은 기판 상에 박막 트랜지스터의 활성층과 스토리지 캐패시터의 제 1 전극을 형성하는 단계; 상기 활성층 및 상기 제 1 전극 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 감광층을 도포하고, 차단영역, 반투과 영역 및 투과영역을 가지는 마스크를 적용한 상기 감광층의 노광 및 현상에 의해 제 1 패턴, 상기 제 1 패턴보다 얇은 두께를 가지는 제 2 패턴 및 노출영역을 포함하는 감광층 패턴을 형성하는 단계; 상기 제 1 및 제 2 패턴을 도핑 마스크로 사용하여 상기 노출영역에 대응되는 상기 제 1 전극에 불순물 이온을 도핑하는 단계; 상기 제 2 패턴을 제거하고, 상기 제 1 패턴과 상기 게이트 절연층 상에 금속 물질층을 형성하는 단계; 상기 제 1 패턴의 제거에 의해, 상기 활성층과 상기 제 1 전극에 대응되는 상기 게이트 절연층 상에 상기 박막 트랜지스터의 게이트 전극과 상기 스토리지 캐패시터의 제 2 전극을 형성하는 단계; 및 상기 게이트 전극을 도핑 마스크로 사용하여 상기 활성층에 불순물 이온을 도핑하는 단계;를 포함하는 어레이 기판의 제조방법을 제공한다.
상기 제 1 패턴 상에 적층된 상기 금속 물질층은 상기 제 1 패턴과 함께 제거되고, 상기 게이트 절연층 상에 적층된 상기 금속 물질층이 잔류하여 상기 게이트 전극과 상기 제 2 전극이 형성되는 어레이 기판의 제조방법을 제공한다.
상기 제 1 패턴은 2 내지 4㎛의 두께로 형성되고, 상기 제 2 패턴은 1.0 내지 0.5㎛의 두께로 형성되는 어레이 기판의 제조방법을 제공한다.
상기 박막 트랜지스터는 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함하고, 상기 활성층은 상기 스위칭 박막 트랜지스터의 제 1 활성층과 상기 구동 박막 트랜지스터의 제 2 활성층을 포함하고, 상기 게이트 전극은 상기 스위칭 박막 트랜지스터의 제 1 게이트 전극과 상기 구동 박막 트랜지스터의 제 2 게이트 전극을 포함하는 어레이 기판의 제조방법을 제공한다.
상기 제 1 및 제 2 게이트 전극과 상기 제 1 전극을 포함하는 상기 게이트 절연층 상에 제 1 보호층을 형성하는 단계; 상기 제 1 보호층 상에 상기 제 1 활성층에 연결되는 제 1 소스 및 드레인 전극과 상기 제 2 활성층에 연결되는 제 2 소스 및 드레인 전극을 형성하는 단계; 상기 제 1 소스 및 드레인 전극과 상기 제 2 소스 및 드레인 전극을 포함하는 상기 제 1 보호층 상에 제 2 보호층을 형성하는 단계; 및 상기 제 2 보호층 상에 상기 제 2 드레인 전극과 연결되는 화소전극을 형성하는 단계;를 포함하는 어레이 기판의 제조방법을 제공한다.
본 발명은 하나의 마스크 공정으로 게이트 전극 및 활성층의 형성공정과 스토리지 캐패시터 전극의 도핑공정을 수행하여 마스크 공정수를 절감하고, 이로 인해 평판표시소자의 제조시간 및 비용의 증가는 물론 결함에 노출될 수 있는 기회를 감소시켜 생산성을 개선할 수 있다.
도 1a 내지 도 1f는 종래기술에 따른 유기전계 발광소자의 어레이 기판에 대한 단위화소의 단면도.
도 2는 본 발명의 실시예에 따른 유기전계 발광소자의 어레이 기판에 대한 단위화소의 평면도
도 3a 내지 도 3h는 본 발명의 실시예에 따른 유기전계 발광소자의 어레이 기판의 제조방법을 단계적으로 도시한 공정 단면도
도 2는 본 발명의 실시예에 따른 유기전계 발광소자의 어레이 기판에 대한 단위화소의 평면도
도 3a 내지 도 3h는 본 발명의 실시예에 따른 유기전계 발광소자의 어레이 기판의 제조방법을 단계적으로 도시한 공정 단면도
이하에서는 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명하기로 한다. 본 발명은 액정표시소자, 유기전계 발광소자, 전계방출 디스플레이, 및 플라즈마 디스플레이와 같은 다양한 평판표시소자에 적용이 가능하며, 일례로 하기와 같이 유기전계 발광소자에 대하여 설명한다.
도 2는 본 발명의 실시예에 따른 유기전계 발광소자의 어레이 기판에 대한 단위화소의 평면도이다.
어레이 기판(110)에는 다수의 화소영역(PA)이 정의되고, 다수의 화소영역(PA) 각각에는 스위칭 박막 트랜지스터(STr), 구동 박막 트랜지스터(DTr), 스토리지 캐패시터(STC) 및 화소전극(170)이 형성된다. 어레이 기판(110)에는 제 1 방향으로 연장되는 다수의 게이트 배선(120), 제 1 방향과 수직한 제 2 방향으로 연장되는 다수의 데이터 배선(130) 및 전원배선(140)이 형성되고, 다수의 화소영역(PA) 각각은 다수의 게이트 배선(120) 및 데이터 배선(130)의 교차에 의해 정의된다.
스위칭 박막 트랜지스터(Str)는 게이트 배선(120)으로부터 연장된 제 1 게이트 전극(122a), 게이트 절연층(도시하지 않음), 제 1 활성층(150a) 및 제 1 소스 및 드레인 전극(160a, 160b)으로 구성된다. 제 1 소스전극(160a)은 데이터 배선(130)으로부터 연장되고 제 1 콘택홀(CNT1)을 통하여 제 1 활성층(150a)에 연결되고, 제 1 드레인 전극(160b)은 제 2 콘택홀(CNT2)을 통하여 제 1 활성층(150a)에 연결된다.
구동 박막 트랜지스터(DTr)은 게이트 배선(120)과 전기적으로 연결되지 않고 고립패턴으로 형성되는 제 2 게이트 전극(122b), 게이트 절연층(도시하지 않음), 제 2 활성층(150b) 및 제 2 소스 및 드레인 전극(162a, 162b)으로 구성된다. 제 2 게이트 전극(122b)은 제 3 콘택홀(CNT3)을 통하여 제 1 드레인 전극(160b)에 연결된다. 제 2 소스전극(162a)은 제 4 콘택홀(CNT4)을 통하여 제 2 활성층(150b)에 연결되고, 제 2 드레인 전극(162b)은 제 5 콘택홀(CNT5)을 통하여 제 2 활성층(150b)에 연결된다.
스토리지 캐패시터(STC)는 제 1 활성층(150a)에서 연장된 제 1 전극(152a), 유전층으로 사용되는 게이트 절연층(도시하지 않음) 및 제 2 전극(152b)으로 구성된다. 제 1 및 제 2 게이트 전극(122a, 122b)과 동시에 형성되는 제 2 전극(152b)은 제 6 콘택홀(CNT6)을 통하여 전원배선(140)에 연결되고, 제 7 콘택홀(CNT7)을 통하여 제 2 소스전극(162b)에 연결된다. 화소전극(170)은 제 8 콘택홀(CNT8)을 통하여 제 2 드레인 전극(162b)에 연결된다. 도면으로 도시하지 않았지만, 화소전극(170) 상에는 유기 발광층이 형성된다.
게이트 배선(120)을 통해 신호가 인가되면 스위칭 박막 트랜지스터(STr)가 턴온(turn-on)되고, 데이터 배선(130)의 신호가 구동 박막 트랜지스터(DTr)의 제 2 게이트 전극(122b)에 전달되어 구동 박막트랜지스터(DTr)가 턴온(turn-on)된다. 그리고, 전원배선(140)의 전원전압이 구동 박막 트랜지스터(DTr)을 통하여 화소전극(170)에 공급되어, 화소전극(170)이 구동한다.
구동 박막 트랜지스터(DTr)가 턴온(turn-on) 상태가 되면, 전원배선(140)으로부터 화소전극(170)에 흐르는 전류의 레벨이 정해지며 이로 인해 유기 발광층은 그레이 스케일(gray scale)을 구현할 수 있다. 스토리지 커패시터(STC)는 스위칭 박막 트랜지스터(STr)가 턴오프(turn-off) 되었을 때, 구동 박막 트랜지스터(DTr)의 게이트 전압을 일정하게 유지시키는 역할을 하며, 스위칭 박막 트랜지스터(STr)가 턴오프(turn-off) 상태가 되어도 다음 프레임(frame)까지 화소전극(170)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 유기전계 발광소자의 어레이 기판의 제조방법을 단계적으로 도시한 공정 단면도이다. 도 3a 내지 도 3h는 도 2의 어레이 기판(110)을 I-I'로 절단하여 어레이 기판(110)의 제조방법을 단계적으로 도시한다. 도 3a 내지 도 3h에서, 절연기판(112)에 스위칭 박막 트랜지스터 영역(STr-A), 스토리지 캐패시터 영역(STC-A) 및 구동 박막 트랜지스터 영역(DTr-A)을 설정하여 설명하고, 불순물이 도핑된 스위칭 및 구동 박막 트랜지스터의 활성층과 스토리지 캐패시터의 제 1 전극에 선영을 부가하였다.
도 3a와 같이, 절연기판(112) 상에 버퍼층(114)과, 버퍼층(114) 상에 스위칭 박막 트랜지스터의 제 1 활성층(150a), 제 1 활성층(150a)에서 연장되는 스토리지 캐패시터의 제 1 전극(152a) 및 구동 박막 트랜지스터의 제 2 활성층(150b)을 형성하고, 제 1 및 제 2 활성층(150a, 150b) 및 제 1 전극(152a)을 포함한 버퍼층(114) 상에 게이트 절연층(116)을 형성한다. 제 1 및 제 2 활성층(150a, 150b) 각각은 스위칭 박막 트랜지스터 영역(STr-A) 및 구동 박막 트랜지스터 영역(DTr-A)과 대응되는 버퍼층(114) 상에 형성되고, 제 1 전극(152a)은 스토리지 캐패시터 영역(STC-A)과 대응되는 버퍼층(114) 상에 형성된다.
버퍼층(114)은 절연기판(112)으로부터 불순물이 용출되는 것을 방지하는 기능을 하며, 무기질의 절연물질인 실리콘 산화물 또는 실리콘 질화물을 PECVD와 같은 방법을 사용하여 형성한다. 필요에 따라 버퍼층(114)은 생략가능하다. 게이트 절연층(116)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연물질을 PECVD와 같은 방법을 사용하여 형성한다.
제 1 및 제 2 활성층(150a, 150b) 및 제 1 전극(152a)은 실리콘과 같은 반도체물질로 형성한다. 제 1 및 제 2 활성층(150a, 150b) 및 제 1 전극(152a)을 형성하는 방법은, 버퍼층(114) 상에 불순물이 도핑되지 않은 반도체 물질층(도시하지 않음)을 형성하는 단계, 반도체 물질층 상에 제 1 감광층(도시하지 않음)을 형성하는 단계, 제 1 마스크(도시하지 않음)을 이용한 제 1 감광층의 노광 및 현상에 의해 제 1 감광층 패턴을 형성하는 단계, 및 제 1 감광층 패턴을 식각 마스크로 이용한 비정질 실리콘층의 패터닝 단계를 포함한다.
도 3b와 같이, 게이트 절연층(116) 상에 제 2 마스크(118)를 사용하여 제 1 패턴(132a) 및 제 1 패턴(132a)보다 얇은 두께를 가지는 제 2 패턴(132b)을 가지는 제 2 감광층 패턴(132)을 형성한다. 제 2 마스크(118)는 조사광을 모두 투과시키는 투과영역(TA), 조사광을 완전하게 차단하는 차단영역(BA) 및 조사광의 일부를 투과시키는 반투과 영역(HTA)을 포함한다. 제 2 마스크(118)의 차단영역(BA) 및 반투과 영역(HTA) 각각에 의해 제 1 패턴(132a) 및 제 2 패턴(132b)이 형성되고, 제 2 마스크(118)의 투과영역(TA)에 의해 노출영역(132c)이 형성된다.
제 2 감광층 패턴(132)을 형성하는 방법은, 게이트 절연층(116) 상에 제 2 감광층(도시하지 않음)을 형성하는 단계, 제 2 마스크(118)를 적용한 제 2 감광층의 노광 및 현상에 의해, 게이트 절연층(116)을 차폐시키는 제 1 패턴(132a), 제 2 패턴(132b) 및 게이트 절연층(116)을 노출시키는 노출영역(132c)을 가지는 제 2 감광층 패턴(132)을 형성한다. 제 1 패턴(132a)은 대략적으로 2 내지 4㎛, 바람직하게는 3㎛의 두께로 형성되고, 제 2 패턴(132b)은 대략적으로 1.0 내지 0.5㎛, 바람직하게는 1.3㎛의 두께로 형성된다.
제 1 패턴(132a)은 도 2의 제 1 및 제 2 게이트 전극(122a, 122b)과 제 1 전극(152a)을 제외한 게이트 절연층(166) 상에 형성되고, 제 2 패턴(132b)은 제 1 패턴(132a)보다 얇은 두께이고, 도 2의 제 1 및 제 2 게이트 전극(122a)에 대응되는 게이트 절연층(116) 상에 형성된다. 그리고, 제 1 전극(152a)에 대응되는 게이트 절연층(116)의 상부는 제 2 감광층이 완전히 제거되는 노출영역(132c)이다. 상기에서 제 2 감광층은 포지티브 타입의 감광물질을 설명하였지만, 필요에 따라 네가티브의 감광물질도 사용가능하다.
도 3c와 같이, 제 2 감광층 패턴(132)을 도핑 마스크로 이용하여 제 1 전극(152a)에 선택적으로 불순물 이온을 도핑한다. 불순물 이온은 3족 또는 5족의 원소를 사용하며, PMOS의 트랜지스터를 사용하는 경우 BF3을 주입한다.
제 1 전극(152a)에 불순물 이온을 도핑한 후, 제 2 패턴(132b)이 완전히 제거될 때까지 제 2 감광층 패턴(132)을 식각하여, 도 3d와 같이, 제 2 패턴(132b)의 하부에 위치한 게이트 절연층(116)을 노출시킨다. 도 3c의 제 2 패턴(132b)이 제거되면서 제 1 패턴(132a)의 두께는 최초보다 얇아진다.
도 3d와 같이, 제 1 패턴(132a)을 포함한 게이트 절연층(116) 상에 제 1 금속 물질층(134)을 형성한다. 제 1 금속 물질층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속물 사용하여 단일층, 이중층, 또는 삼중층으로 형성할 수 있다. 제 1 패턴(132a)을 식각하면, 제 1 패턴(132a) 상부에 위치한 제 1 금속 물질층은 제 1 패턴(132a)과 함께 제거되고, 게이트 절연층(116)과 접촉한 제 1 금속 물질층이 잔류하게 되어, 도 3e와 같이 스위칭 박막 트랜지스터 영역(STr-A) 상의 제 1 게이트 전극(122a), 스토리지 캐패시터 영역(STC-A) 상의 제 2 전극(152b) 및 구동 박막 트랜지스터 영역(DTr-A) 상의 제 2 게이트 전극(122b)이 형성된다. 도 3e에서, 제 1 및 제 2 게이트 전극(122a, 122b)과 제 2 전극(152b)과 함께 도 2의 게이트 배선(120)이 동시에 형성된다.
도 3f와 같이, 제 1 및 제 2 게이트 전극(122a, 122b)과 제 2 전극(152b)을 도핑 마스크로 사용하여 제 1 및 제 2 활성층(150a, 150b)에 불순물 이온을 도핑한다. 제 1 및 제 2 활성층(150a, 150b)에 도핑되는 불순물 이온은 도 3c에서 제 1 전극(152a)에 도핑한 불순물과 동일한 원소를 사용한다.
도 3g와 같이, 제 1 보호층(180)을 형성한 후, 제 1 보호층(180) 및 게이트 절연층(116)을 선택적으로 식각하여 제 1, 제 2, 제 4, 제 5 및 제 7 콘택홀(CNT1, CNT2, CNT4, CNT5, CNT7)을 형성하고, 제 1 소스 및 드레인 전극(160a, 160b)과 제 2 소스 및 드레인 전극(162a, 162b)을 형성한다. 제 1 소스 및 드레인 전극(160a, 160b)과 제 2 소스 및 드레인 전극(162a, 162b)의 형성과 동시에, 도 2의 데이터 배선(130)과 전원배선(140)이 형성된다.
제 1 보호층(180)은 제 1 및 제 2 게이트 전극(122a, 122b)과 제 2 전극(152b)을 포함한 게이트 절연층(116) 상에 형성된다. 제 1 보호층(180)은 실리콘 산화물 및 실리콘 질화물을 포함하는 무기 절연물질 또는 포토 아크릴과 벤조싸이클로부텐을 포함하는 유기절연물질을 선택하여 사용한다. 제 1 보호층(180) 및 게이트 절연층(116)을 선택적으로 식각하여 제 1, 제 2, 제 4, 제 5 및 제 7 콘택홀(CNT1, CNT2, CNT4, CNT5, CNT7)을 형성한다. 도 3g는 도 2의 어레이 기판(110)을 I-I'로 절단한 단면도이므로, I-I' 절단선에서 벗어난 도 2의 제 3 및 제 6 콘택홀(CNT3, CNT6)은 도 3g에서 도시되지 않는다.
제 1, 제 2, 제 4, 제 5 및 제 7 콘택홀(CNT1, CNT2, CNT4, CNT5, CNT7)을 형성하는 방법은, 제 1 보호층(180) 상에 제 3 감광층(도시하지 않음)을 형성하는 단계, 제 3 마스크(도시하지 않음)를 적용한 제 3 감광층의 노광 및 현상에 의해 제 3 감광층 패턴(도시하지 않음)을 형성하는 단계, 및 제 3 감광층 패턴을 식각 마스크로 제 1 보호층(180) 및 게이트 절연층(116)을 선택적으로 식각하는 단계를 포함한다.
제 1 및 제 2 콘택홀(CNT1, CNT2)은 보호층(180) 및 게이트 절연층(116)을 선택적으로 식각하여 제 1 게이트 전극(122a) 양측의 제 1 활성층(150a)을 노출시키고, 제 4 및 제 5 콘택홀(CNT4, CNT5)은 제 1 보호층(180) 및 게이트 절연층(116)을 선택적으로 식각하여 제 2 게이트 전극(122b) 양측의 제 2 활성층(150b)을 노출시키고, 제 7 콘택홀(CNT7)은 제 1 보호층(180) 및 게이트 절연층(116)을 선택적으로 식각하여 제 2 전극(152b)을 노출시킨다. 도 3g에서 도시하지 않았지만, 도 2의 제 3 콘택홀(CNT3)은 제 1 보호층(180)을 선택적으로 식각하여 제 2 게이트 전극(122b)을 노출시키고, 도 2의 제 6 콘택홀(CNT6)은 제 1 보호층(180)을 선택적으로 식각하여 제 2 전극(152b)을 노출시킨다.
제 1, 제 2, 제 4, 제 5 및 제 7 콘택홀(CNT1, CNT2, CNT4, CNT5, CNT7)을 형성한 후, 제 1 소스 및 드레인 전극(160a, 160b)과 제 2 소스 및 드레인 전극(162a, 162b)을 형성한다. 제 1 소스전극(160a)은 제 1 콘택홀(CNT1)을 통하여 제 1 활성층(150a)과 도 2의 데이터 배선(130)을 연결시키고, 제 1 드레인 전극(160a)은 제 2 콘택홀(CNT2)을 통하여 제 1 활성층(150a)에 연결된다. 제 2 소스전극(162a)은 제 4 콘택홀(CNT4)을 통하여 제 2 활성층(150b)에 연결되고, 제 2 드레인 전극(162b)은 제 5 콘택홀(CNT5)을 통하여 제 2 활성층(150a)에 연결된다. 제 1 전극(152a)은 제 7 콘택홀(CNT7)을 통하여 제 2 소스전극(162a)에 연결된다. 제 2 전극(152b)은 도 2의 제 6 콘택홀(CNT6)을 통하여 도 2의 전원배선(140)에 연결되고, 제 2 게이트 전극(122b)은 도 2의 제 3 콘택홀(CNT3)을 통하여 제 1 드레인 전극(160b)에 연결된다.
제 1 소스 및 드레인 전극(160a, 160b) 및 제 2 소스 및 드레인 전극(162a, 162b)을 형성하는 방법은, 제 1, 제 2, 제 4, 제 5 및 제 7 콘택홀(CNT1, CNT2, CNT4, CNT5, CNT7)을 포함하는 제 1 보호층(180) 상에 제 2 금속 물질층(도시하지 않음)을 형성하는 단계, 제 2 금속 물질층 상에 제 4 감광층(도시하지 않음)을 형성하는 단계, 제 4 마스크(도시하지 않음)를 이용한 제 4 감광층의 노광 및 현상에 의해 제 4 감광층 패턴을 형성하는 단계, 및 제 4 감광층 패턴을 식각 마스크로 이용하여 제 2 금속 물질층을 패터닝하는 단계를 포함한다. 제 2 금속 물질층 패턴(144)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속물질를 사용하여 단일층 또는 이중층으로 형성할 수 있다.
도 3h와 같이, 제 1 소스 및 드레인 전극(160a, 160b)과 제 2 소스 및 드레인 전극(162a, 162b)을 포함하는 제 1 보호층(180) 상에 제 2 보호층(182)을 형성하고, 제 2 보호층(182)을 선택적으로 식각하여 제 8 콘택홀(CNT8)을 형성한 후, 화소전극(170), 뱅크(184) 및 유기 발광층(186)을 순차적으로 형성한다.
제 2 보호층(182)은 제 1 보호층(180)과 동일하게 실리콘 산화물 및 실리콘 질화물을 포함하는 무기 절연물질 또는 포토 아크릴과 벤조싸이클로부텐을 포함하는 유기절연물질을 선택하여 사용할 수 있다. 제 2 보호층(182)을 선택적으로 식각하여 화소전극(170)을 노출시키는 제 8 콘택홀(CNT8)을 형성하는 방법은, 제 2 보호층(182) 상에 제 5 감광층(도시하지 않음)을 형성하는 단계, 제 5 마스크(도시하지 않음)를 적용한 제 5 감광층의 노광 및 현상에 의해 제 5 감광층 패턴을 형성하는 단계, 제 5 감광층 패턴을 식각 마스크로 이용하여 제 2 보호층(182)을 패터닝하는 단계를 포함한다.
제 8 콘택홀(CNT8)을 통하여 제 2 드레인 전극(162b)에 연결되는 화소전극(170)을 형성하는 방법은, 제 8 콘택홀(CNT8)을 포함하는 제 2 보호층(182) 상에 투명 도전 물질층(도시하지 않음)을 형성하는 단계, 투명 도전 물질층 상에 제 6 감광층(도시하지 않음)을 형성하는 단계, 제 6 마스크(도시하지 않음)를 적용한 제 6 감광층의 노광 및 현상에 의해 제 6 감광층 패턴(도시하지 않음)을 형성하는 단계, 제 6 감광층 패턴을 식각 마스크로 이용하여 투명 도전 물질층을 패터닝하는 단계를 포함한다.
화소전극(170)을 형성한 후, 제 2 보호층(182) 상에 화소전극(170)을 노출시키는 개구부를 포함한 뱅크층(184)을 형성하고, 개구부에 대응되는 화소전극(170) 상에 유기 발광층(186)을 형성한다. 뱅크층(184)은 포토아크릴(photo acryl) 또는 벤조사이클로부텐(BCB)와 같은 유기절연물질을 사용한다. 유기 발광층(184)은 도면으로 도시하지 않았지만 정공주입층, 발광 물질층 및 전자전달층으로 구분하여 적층한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (5)
- 기판 상에 박막 트랜지스터의 활성층과 스토리지 캐패시터의 제 1 전극을 형성하는 단계;
상기 활성층 및 상기 제 1 전극 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 감광층을 도포하고, 차단영역, 반투과 영역 및 투과영역을 가지는 마스크를 적용한 상기 감광층의 노광 및 현상에 의해 제 1 패턴, 상기 제 1 패턴보다 얇은 두께를 가지는 제 2 패턴 및 노출영역을 포함하는 감광층 패턴을 형성하는 단계;
상기 제 1 및 제 2 패턴을 도핑 마스크로 사용하여 상기 노출영역에 대응되는 상기 제 1 전극에 불순물 이온을 도핑하는 단계;
상기 제 2 패턴을 제거하고, 상기 제 1 패턴과 상기 게이트 절연층 상에 금속 물질층을 형성하는 단계;
상기 제 1 패턴의 제거에 의해, 상기 활성층과 상기 제 1 전극에 대응되는 상기 게이트 절연층 상에 상기 박막 트랜지스터의 게이트 전극과 상기 스토리지 캐패시터의 제 2 전극을 형성하는 단계; 및
상기 게이트 전극을 도핑 마스크로 사용하여 상기 활성층에 불순물 이온을 도핑하는 단계;
를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제 1 항에 있어서,
상기 제 1 패턴 상에 적층된 상기 금속 물질층은 상기 제 1 패턴과 함께 제거되고, 상기 게이트 절연층 상에 적층된 상기 금속 물질층이 잔류하여 상기 게이트 전극과 상기 제 2 전극이 형성되는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제 1 항에 있어서,
상기 제 1 패턴은 2 내지 4㎛의 두께로 형성되고, 상기 제 2 패턴은 1.0 내지 0.5㎛의 두께로 형성되는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제 1 항에 있어서,
상기 박막 트랜지스터는 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함하고, 상기 활성층은 상기 스위칭 박막 트랜지스터의 제 1 활성층과 상기 구동 박막 트랜지스터의 제 2 활성층을 포함하고, 상기 게이트 전극은 상기 스위칭 박막 트랜지스터의 제 1 게이트 전극과 상기 구동 박막 트랜지스터의 제 2 게이트 전극을 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제 4 항에 있어서,
상기 제 1 및 제 2 게이트 전극과 상기 제 1 전극을 포함하는 상기 게이트 절연층 상에 제 1 보호층을 형성하는 단계;
상기 제 1 보호층 상에 상기 제 1 활성층에 연결되는 제 1 소스 및 드레인 전극과 상기 제 2 활성층에 연결되는 제 2 소스 및 드레인 전극을 형성하는 단계;
상기 제 1 소스 및 드레인 전극과 상기 제 2 소스 및 드레인 전극을 포함하는 상기 제 1 보호층 상에 제 2 보호층을 형성하는 단계; 및
상기 제 2 보호층 상에 상기 제 2 드레인 전극과 연결되는 화소전극을 형성하는 단계;
를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100122884A KR20120061544A (ko) | 2010-12-03 | 2010-12-03 | 평판표시소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100122884A KR20120061544A (ko) | 2010-12-03 | 2010-12-03 | 평판표시소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120061544A true KR20120061544A (ko) | 2012-06-13 |
Family
ID=46612082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100122884A KR20120061544A (ko) | 2010-12-03 | 2010-12-03 | 평판표시소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120061544A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140081178A (ko) * | 2012-12-21 | 2014-07-01 | 엘지디스플레이 주식회사 | 유기발광다이오드 표시장치 및 그 제조방법 |
-
2010
- 2010-12-03 KR KR1020100122884A patent/KR20120061544A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140081178A (ko) * | 2012-12-21 | 2014-07-01 | 엘지디스플레이 주식회사 | 유기발광다이오드 표시장치 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8465995B2 (en) | Array substrate for fringe field switching mode liquid crystal display and method of manufacturing the same | |
| US9105524B2 (en) | Method of fabricating a thin film transistor array substrate | |
| US9761731B2 (en) | Thin film transistor and its manufacturing method, array substrate and its manufacturing method, and display device | |
| KR100865451B1 (ko) | 박막 트랜지스터 ｌｃｄ 화소 유닛 및 그 제조방법 | |
| CN102263111B (zh) | 阵列基板及制造该阵列基板的方法 | |
| EP2728620B1 (en) | Array substrate, manufacturing method thereof and display device | |
| KR101221951B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| US20080131818A1 (en) | Method for fabrication liquid crystal display device and diffraction mask therefor | |
| US7687330B2 (en) | TFT-LCD pixel structure and manufacturing method thereof | |
| US9006059B2 (en) | CMOS transistor and method for fabricating the same | |
| KR20080077846A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR20170026327A (ko) | 어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스 | |
| US6534246B2 (en) | Method of fabricating liquid crystal display device having shorting bars | |
| US7414691B2 (en) | Liquid crystal display device with prevention of defective disconnection of drain/pixel electrodes by forming two conductive layers on top of entire pixel electrode and then removing a portion of both therefrom | |
| KR20150084254A (ko) | 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법 | |
| KR101210146B1 (ko) | 표시 장치 및 그의 제조 방법 | |
| KR20120061544A (ko) | 평판표시소자의 제조방법 | |
| KR20110065044A (ko) | 액정표시장치용 어레이 기판의 제조방법 | |
| CN110676267A (zh) | 一种显示面板及其制造方法 | |
| KR20060127645A (ko) | Ｃｍｏｓ-ｔｆｔ 어레이 기판 및 그 제조방법 | |
| KR102216153B1 (ko) | 박막트랜지스터 어레이 기판 및 그 제조방법 | |
| KR100601372B1 (ko) | 유기 전계 발광 표시 소자의 제조방법 | |
| CN117276195A (zh) | 金属氧化物半导体薄膜晶体管阵列基板及其制作方法 | |
| KR20060000595A (ko) | 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 제조방법 | |
| KR101086136B1 (ko) | 폴리실리콘 액정표시소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |