KR20170026327A - 어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스 - Google Patents

어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스 Download PDF

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KR20170026327A
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시 천
샤오샹 장
즈차오 장
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Abstract

본 발명은 어레이 기판의 제조 방법, 어레이 기판, 및 디스플레이 디바이스를 제공한다. 어레이 기판의 제조 방법은 기판 상에 화소 전극을 포함하는 패턴과 박막 트랜지스터의 게이트를 포함하는 패턴을 형성하는 단계; 게이트 절연층을 기판에 형성하는 단계; 패터닝 프로세스에 의해 박막 트랜지스터의 활성층과 이 활성층 상에 제공되는 박막 트랜지스터의 소스 및 드레인을 포함하는 패턴을 형성하는 단계; 패시베이션층을 형성하는 단계; 패터닝 프로세스에 의해 게이트 절연층과 패시베이션층을 관통하는 메인 비아와 드레인의 일부 아래의 메인 비아 확장부를 포함하는 패턴을 형성하는 단계 -메인 비아는 메인 비아 확장부에 접속됨- ; 메인 비아 확장부 위로 돌출되는 드레인의 일부를 제거하여 최종 비아를 포함하는 패턴을 형성하는 단계; 및 접속 전극과 공통 전극을 포함하는 패턴을 형성하는 단계 -접속 전극은 드레인을 최종 비아를 통해 화소 전극에 전기적으로 접속됨- 를 포함한다.

Description

어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스{METHOD FOR MANUFACTURING ARRAY SUBSTRATE, ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 발명은 디스플레이 기술 분야에 관한 것으로서, 특히 어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스에 관한 것이다.
박막 트랜지스터 액정 디스플레이(간략하게 TFT-LCD)는 중요한 평판 디스플레이 디바이스이다. 액정 분자들을 구동하는 전기장의 방향에 따라, TFT-LCD들은 수직 전기장 유형의 TFT-LCD들과 수평 전기장 유형의 TFT-LCD들로 분류될 수 있다. 수직 전기장 유형의 TFT-LCD의 경우, 흔히 사용되는 TN 모드의 경우에서와 같이, 어레이 기판 상에는 화소 전극이 형성될 필요가 있고, 컬러-필터 기판 상에는 공통 전극이 형성될 필요가 있다. 수평 전기장 유형의 TFT-LCD의 경우, ADS(advanced super dimension switch) 모드의 경우에서와 같이, 어레이 기판 상에는 화소 전극과 공통 전극 양측 모두가 형성될 필요가 있다. ADS 기술은 넓은 시야각을 갖는 평면 전기장의 코어 기술이며, 그 주요 개념은 다음과 같다: 액정 셀에서 슬릿 전극들 사이에 그리고 이러한 전극들 바로 위에 다양한 배향을 갖는 액정 분자들 모두가 회전되도록 하기 위해, 동일한 평면에 있는 슬릿 전극들의 에지들에 의해 생성되는 전기장과 슬릿 전극층과 플레이트 전극층 간에 생성되는 전기장에 의해 다차원 전기장이 형성되고, 이로 인해 액정 분자들의 동작 효율과 그 광 투과율 양측 모두를 증가시킨다. ADS 기술은 TFT-LCD 제품의 화질을 개선할 수 있고, 높은 해상도, 높은 광 투과율, 낮은 전력 소비, 넓은 시야각, 높은 개구율(aperture ratio), 낮은 색수차, 노 푸쉬 무라(no push Mura), 및 이와 유사한 것과 같은 이점들을 갖는다. 다양한 응용을 위해, I-ADS(high light transmittance ADS) 기술, H-ADS(high aperture ratio ADS) 기술, S-ADS((high resolution ADS), 및 이와 유사한 것과 같은 기술들이 ADS 기술에 대한 개선으로서 개발되었다.
I-ADS 모드 어레이 기판은 다음 제조 방법과 연계하여 아래 기술된다.
단계 1은 제1 투명 도전층을 기판 상에 형성하는 단계와, 패터닝 프로세스에 의해 화소 전극(플레이트 전극)을 포함하는 패턴을 형성하는 단계를 포함한다.
단계 2는 상술한 단계에 의해 처리된 기판 상에 게이트 금속막을 형성하는 단계와, 패터닝 프로세스에 의해 박막 트랜지스터의 게이트를 포함하는 패턴을 형성하는 단계를 포함한다.
단계 3은 상술한 단계들에 의해 처리된 기판 상에 게이트 절연층을 형성하는 단계를 포함한다.
단계 4는 상술한 단계들에 의해 처리된 기판 상에 활성층 막을 형성하는 단계와, 패터닝 프로세스에 의해 활성층을 포함하는 패턴을 형성하는 단계를 포함한다.
단계 5는 상술한 단계들에 의해 처리된 기판 상에 소스-드레인 금속막을 형성하는 단계와, 패터닝 프로세스에 의해 소스 및 드레인을 포함하는 패턴을 형성하는 단계를 포함한다.
단계 6은 상술한 단계들에 의해 처리된 기판 상에 소스-드레인 금속막을 형성하는 단계와, 패터닝 프로세스에 의해 패시베이션층과 게이트 절연층을 관통하는 메인 비아를 포함하는 패턴을 형성하는 단계를 포함한다.
단계 7은 상술한 단계들에 의해 처리된 기판 상에 제2 투명 도전층을 형성하는 단계, 패터닝 프로세스에 의해, 메인 비아를 통해 드레인을 화소 전극에 접속되는 접속 전극을 형성하는 단계, 및 패터닝 프로세스에 의해 공통 전극(슬릿 전극)을 형성하는 단계를 포함한다.
본 발명자들은 종래 기술에서 적어도 다음의 문제점들이 존재한다는 것을 발견하였다: 건식 에칭 프로세스가 단계 6에서 메인 비아를 형성하는데 흔하게 사용되기 때문에, 소스-드레인 금속막은 에칭되지 않을 것이고, 그 반면에 활성층은 에칭될 것이며, 그 이유는 그 재료가 일반적으로 폴리실리콘, 비정질 실리콘, 또는 이와 유사한 것이기에, 드레인 아래에 발생하는 언더컷(undercut)의 문제점을 초래하기 때문이다. 드레인 아래에 발생하는 언더컷의 현상으로 인해, 후속하여 형성되는 제2 투명 도전층이 언더컷이 발생하는 위치에서 파손되는 경향이 있다는 것이 분명하다.
종래 기술에 존재하는 결함을 고려하여, 본 발명은 드레인 아래에 발생하는 언더컷의 문제점을 효과적으로 제거하는, 어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스를 제공한다.
본 발명의 실시예들은,
기판 상에 화소 전극을 포함하는 패턴을 형성하는 단계 S1;
단계 S1 이후에 기판 상에 박막 트랜지스터의 게이트를 포함하는 패턴을 형성하는 단계 S2;
단계 S2 이후에 기판 상에 게이트 절연층을 기판에 형성하는 단계 S3;
단계 S3 이후에 패터닝 프로세스에 의해 기판 상에 박막 트랜지스터의 활성층과 활성층 상에 제공되는 박막 트랜지스터의 소스 및 드레인을 포함하는 패턴을 형성하는 단계 S4;
단계 S4 이후에 기판 상에 패시베이션층을 형성하는 단계 S5;
단계 S5 이후에 기판 상에, 패터닝 프로세스에 의해 게이트 절연층과 패시베이션층을 관통하는 메인 비아와 드레인의 일부 아래의 메인 비아 확장부를 포함하는 패턴을 형성하는 단계 S6 -메인 비아는 메인 비아 확장부에 접속됨- ;
단계 S6 이후에 메인 비아 확장부 위로 돌출되는 드레인의 일부를 제거하여, 최종 비아를 포함하는 패턴을 형성하는 단계 S7; 및
단계 S7 이후에 기판 상에 접속 전극과 공통 전극을 포함하는 패턴을 형성하는 단계 S8을 포함하고, 접속 전극은 드레인을 최종 비아를 통해 화소 전극에 전기적으로 접속되는 어레이 기판의 제조 방법을 제공한다.
예를 들어, 어레이 기판은 박막 트랜지스터 영역, 공통 전극 영역, 및 박막 트랜지스터 영역과 공통 전극 영역 간의 비아 영역을 포함하고, 단계 S6은
패시베이션층이 형성되는 기판 상에 제1 포토레지스트의 층을 형성하는 단계;
제1 포토레지스트의 층이 제1 포토레지스트가 완벽하게 제거된 영역, 제1 포토레지스트가 완벽하게 남아있는 영역 및 제1 포토레지스트가 부분적으로 남아있는 영역으로 분할되도록 제1 포토레지스트의 층을 하프톤 마스크 또는 그레이스케일 마스크를 이용하여 노출시키는 단계 -제1 포토레지스트가 완벽하게 제거된 영역은 비아 영역의 중앙 부분에 대응하고, 제1 포토레지스트가 부분적으로 남아있는 영역은 비아 영역에 근접하는, 박막 트랜지스터 영역의 드레인 영역의 일부와 박막 트랜지스터 영역에 근접하는, 비아 영역의 주변 영역에 대응하고, 제1 포토레지스트가 완벽하게 남아있는 영역은 나머지 영역에 대응하고, 현상이 수행된 이후에, 제1 포토레지스트가 완벽하게 남아있는 영역에서의 제1 포토레지스트의 두께는 변동없이 유지되고, 제1 포토레지스트가 완벽하게 제거된 영역에서의 제1 포토레지스트는 완벽하게 제거되고, 제1 포토레지스트가 부분적으로 남아있는 영역에서의 제1 포토레지스트의 두께는 감소됨- ;
제1 포토레지스트가 완벽하게 제거된 영역 아래에 있는, 패시베이션층 및 게이트 절연층의 일부를 에칭 프로세스에 의해 제거하는 단계;
제1 포토레지스트가 부분적으로 남아있는 영역 아래의 패시베이션층의 일부와 박막 트랜지스터 영역에 근접하는 비아 영역의 주변 영역을 노출시키도록 제1 포토레지스트가 부분적으로 남아있는 영역에서의 제1 포토레지스트를 에싱 프로세스에 의해 제거하는 단계;
메인 비아 및 메인 비아 확장부를 포함하는 패턴을 형성하도록 제1 포토레지스트가 부분적으로 남아있는 영역 아래에 있는, 패시베이션층, 활성층 및 게이트 절연층의 일부를 에칭 프로세스에 의해 제거하는 단계; 및
남겨진 제1 포토레지스트를 제거하는 단계를 포함한다.
제1 포토레지스트의 층은 두께가 2.2㎛ 내지 2.5㎛일 수 있다.
예를 들어, 제1 포토레지스트가 완벽하게 제거된 영역 아래에 있는, 패시베이션층 및 게이트 절연층의 일부를 에칭 프로세스에 의해 제거하는 단계와 제1 포토레지스트가 부분적으로 남아있는 영역 아래에 있는, 패시베이션층, 활성층 및 게이트 절연층의 일부를 에칭 프로세스에 의해 제거하는 단계는 각각 건식 에칭 프로세스에 의해 수행된다.
예를 들어, 단계 S7은 메인 비아와 메인 비아 확장부를 포함하는 패턴이 제공되는 기판 상에 최종 비아를 포함하는 패턴을 형성하도록 메인 비아 확장부 위로 돌출되는 드레인의 일부를 단일 패터닝 프로세스에 의해 제거하는 단계를 포함한다.
예를 들어, 단계 S8은 투명 도전막을 형성하는 단계와, 접속 전극과 공통 전극을 포함하는 패턴을 단일 패터닝 프로세스에 의해 형성하는 단계를 포함한다.
예를 들어, 공통 전극 영역은 교대로 배열되는 제1 영역과 제2 영역을 포함하고, 단계 S8은
메인 비아와 메인 비아 확장부를 포함하는 패턴이 제공되는 기판 상에 제2 포토레지스트의 층을 형성하는 단계;
제2 포토레지스트의 층이 제2 포토레지스트가 완벽하게 제거된 영역, 제2 포토레지스트가 완벽하게 남아있는 영역 및 제2 포토레지스트가 부분적으로 남아있는 영역으로 분할되도록 제2 포토레지스트의 층을 하프톤 마스크 또는 그레이스케일 마스크를 이용하여 노출시키는 단계 -제2 포토레지스트가 완벽하게 제거된 영역은 박막 트랜지스터 영역의 소스 영역, 비아 영역 및 공통 전극 영역의 제2 영역에 대응하고, 제2 포토레지스트가 부분적으로 남아있는 영역은 박막 트랜지스터 영역의 드레인 영역에 대응하고, 제2 포토레지스트가 완벽하게 남아있는 영역은 제1 영역을 포함하는 나머지 영역에 대응하고; 현상이 수행된 이후에, 제2 포토레지스트가 완벽하게 남아있는 영역에서의 제2 포토레지스트의 두께는 변동없이 유지되고, 제2 포토레지스트가 완벽하게 제거된 영역에서의 제2 포토레지스트는 완벽하게 제거되고, 제2 포토레지스트가 부분적으로 남아있는 영역에서의 제2 포토레지스트의 두께는 감소됨- ;
최종 비아를 포함하는 패턴을 형성하도록 메인 비아 확장부 위로 돌출되는, 드레인의 일부를 에칭 프로세스에 의해 제거하는 단계;
제2 포토레지스트가 부분적으로 남아있는 영역에서의 제2 포토레지스트를 에싱 프로세스에 의해 제거하는 단계;
제2 포토레지스트가 부분적으로 남아있는 영역에서의 제2 포토레지스트를 에싱 프로세스에 의해 제거하는 단계 이후에 기판 상에 투명 도전막을 형성하는 단계; 및
남겨진 제2 포토레지스트를 계단형 스트리핑 프로세스에 의해 제거하고 접속 전극과 공통 전극을 포함하는 패턴을 형성하는 단계를 포함한다.
제2 포토레지스트의 층은 두께가 2.5㎛ 내지 3.0㎛일 수 있다.
예를 들어, 단계 S4는
활성층 막과 소스-드레인 금속막을 순차적으로 퇴적하는 단계; 및
박막 트랜지스터의 활성층과 이 활성층 상에 제공되는 박막 트랜지스터의 소스 및 드레인을 포함하는 패턴을 그레이스케일 마스크 또는 하프톤 마스크를 이용하여 단일 패터닝 프로세스에 의해 형성하는 단계를 포함한다.
대안적으로, 단계 S4는
활성층 막을 퇴적하고, 박막 트랜지스터의 활성층을 포함하는 패턴을 패터닝 프로세스에 의해 형성하는 단계; 및
소스-드레인 금속막을 퇴적하고, 박막 트랜지스터의 소스 및 드레인을 포함하는 패턴을 다른 패터닝 프로세스에 의해 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들은 상술한 바와 같은 어레이 기판의 제조 방법에 의해 제조되는 어레이 기판을 더 제공한다.
본 발명의 실시예들은 상술한 바와 같은 어레이 기판을 포함하는 디스플레이 디바이스를 더 제공한다.
본 발명의 유익한 효과들은 다음과 같다.
본 발명에 따른 어레이 기판의 제조 방법에서는, 게이트 절연층과 패시베이션층을 관통하는 메인 비아와 드레인의 일부 아래의 메인 비아 확장부를 포함하는 패턴을 형성하고, 후속 단계에서 메인 비아 확장부를 벗어나서 돌출되는 드레인 금속의 일부를 효과적으로 제거함으로써, 종래 기술에서 드레인 아래에 발생하는 언더컷의 문제점이 임의의 프로세스 단계를 추가하지 않고도 해결되고, 이러한 제조된 어레이 기판들은 보다 나은 성능 및 더 높은 수율을 갖는다.
도 1은 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계 S1을 나타내는 개략도이다;
도 2는 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계 S2를 나타내는 개략도이다;
도 3은 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계 S3을 나타내는 개략도이다;
도 4는 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계 S4를 나타내는 개략도이다;
도 5는 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계들 S5 및 S6을 나타내는 개략도이다;
도 6은 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계 S7을 나타내는 개략도이다;
도 7은 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계 S8을 나타내는 개략도이다;
도 8은 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계 S6의 구체적인 단계들을 나타내는 개략도이다;
도 9는 본 발명의 제1 실시예에 따라 어레이 기판을 제조하기 위한 방법의 단계 S8의 구체적인 단계들을 나타내는 개략도이다.
본 기술분야의 통상의 기술자가 본 발명의 기술적 해결책들을 보다 양호하게 이해하게 하기 위해서, 본 발명은 첨부 도면들 및 다음 특정 실시예들을 참조하여 아래 상세하게 설명될 것이다.
우선 본 발명의 제1 실시예에 대해서 설명할 것이다.
도 1 내지 도 9에 나타낸 바와 같이, 본 실시예는 어레이 기판을 제조하기 위한 방법을 제공한다. 어레이 기판은 I-ADS 모드 어레이 기판이고, 적어도 그 위에 박막 트랜지스터와 화소 전극(1)을 포함하고, 박막 트랜지스터는 상부 게이트 유형 박막 트랜지스터 또는 하부 게이트 유형 박막 트랜지스터일 수 있다. 본 기술분야의 통상의 기술자는 상부 게이트 유형 박막 트랜지스터와 하부 게이트 유형 박막 트랜지스터 간의 주요한 차이가 게이트(2)와 활성층(4)이 상이한 위치에 제공된다는 점에 있다는 것을 이해할 수 있다. 구체적으로, 게이트(2) 아래에 활성층(4)이 제공되는 박막 트랜지스터는 상부 게이트 유형 박막 트랜지스터인 반면에, 게이트(2) 위에 활성층(4)이 제공되는 박막 트랜지스터는 하부 게이트 유형 박막 트랜지스터이다. 대부분의 기존 어레이 기판들은 하부 게이트 유형 박막 트랜지스터들을 사용하는데, 그 이유는 하부 게이트 유형 박막 트랜지스터의 금속 게이트(2)가 반도체 활성층(4)의 보호층의 역할을 할 수 있어 활성층(4)의 전기적 특성을 저하시키는 백라이트로부터 방출되는 광이 비정질 실리콘에 의해 생성되는 광자-생성 캐리어들 상에 조사되는 것을 방지한다. 따라서, 하부 게이트 유형 박막 트랜지스터를 포함하는 어레이 기판을 제조하기 위한 방법을 일례로 하여 다음과 같이 설명한다. 그러나, 이 방법은 본 발명을 제한하려는 의도는 아니며, 또한 상부 게이트 유형 박막 트랜지스터를 포함하는 어레이 기판을 제조하는 것에도 적합하다.
본 실시예에서, 패터닝 프로세스는 포토리소그래피 프로세스만을 포함할 수 있거나, 포토리소그래피 프로세스와 에칭 단계를 포함할 수 있으며, 미리 결정된 패턴을 형성하기 위한 다른 프로세스, 예를 들어 프린팅 프로세스, 잉크젯 프로세스 등을 더 포함할 수 있다. 포토리소그래피 프로세스는 포토레지스트, 마스크, 노출 머신 등을 이용하여 막 형성, 노출, 현상(development)과 같은 프로세스들에 의해 패턴을 형성하는 프로세스를 지칭한다. 대응하는 패터닝 프로세스는 본 실시예에서 형성될 구조에 따라 선택될 수 있다.
본 실시예에 따라 어레이 기판을 제조하기 위한 방법은 구체적으로 다음과 같은 단계들 S1 내지 S8을 포함한다.
단계 S1에서, 화소 전극(1)을 포함하는 패턴은 패터닝 프로세스에 의해 기판(10) 상에 형성된다.
구체적으로, 이 단계에서, 기판(10)은 유리, 수지, 사파이어, 석영, 또는 이와 유사한 것과 같은 투명 재료로 제조될 수 있고, 미리 세정될 수 있다. 이 단계에서, 제1 투명 도전막은 스퍼터링, 열 증착, PECVD(plasma enhanced chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), APCVD(atmospheric pressure chemical vapor deposition), 또는 ECR-CVD(electron cyclotron resonance chemical vapor deposition)에 의해 형성될 수 있으며, 그 후에 도 1에 나타낸 바와 같이, 화소 전극(1)을 포함하는 패턴을 형성하기 위해 제1 투명 도전막 상에 포토레지스트 코팅, 노출, 현상, 에칭 및 포토레지스트 스트리핑이 수행된다.
여기에서, 제1 투명 도전막은 높은 반사율을 가지고, 일정한 일함수 요건을 충족하며, 일반적으로 2개 또는 3개의 막 층들, 예컨대 ITO(indium tin oxide)/Ag(은)/ITO 또는 Ag/ITO를 갖는다. 대안적으로, 상술한 구조들에서 ITO는 IZO(indium zinc oxide), IGZO(indium gallium zinc oxide) 또는 InGaSnO(indium gallium tin oxide)로 대체될 수 있다. 물론, 제1 투명 도전막은 또한 전기적으로 도전성이며 일함수 값이 높은 무기 금속 산화물, 유기 도전성 폴리머 또는 금속 재료로 제조될 수 있고, 무기 금속 산화물은 인듐 주석 산화물 또는 산화아연을 포함하고, 유기 도전성 폴리머는 PEDOT:PSS 또는 PANI(polyaniline)를 포함하고, 금속 재료는 금속, 구리, 은 및 백금 중 하나 이상을 포함한다.
단계 S2에서, 기판(10) 상에는, 단계 S1 이후에, 박막 트랜지스터의 게이트(2)를 포함하는 패턴이, 도 2에 나타낸 바와 같이, 패터닝 프로세스에 의해 형성된다.
구체적으로, 이 단계에서, 게이트 금속막은 스퍼터링, 열 증착, PECVD(plasma enhanced chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), APCVD(atmospheric pressure chemical vapor deposition), 또는 ECR-CVD(electron cyclotron resonance chemical vapor deposition)에 의해 형성될 수 있으며, 그 후에 박막 트랜지스터의 게이트(2)를 포함하는 패턴을 형성하기 위해 게이트 금속막 상에 포토레지스트 코팅, 노출, 현상, 에칭 및 포토레지스트 스트리핑이 수행된다.
여기에서, 게이트 금속막(게이트(2))은 단층 또는 몰리브덴(Mo), 몰리브덴-니오븀 합금(MoNb), 알루미늄(Al), 알루미늄-네오디뮴 합금(AlNd), 티타늄(Ti) 및 구리(Cu) 중 하나 이상에 의해 형성되는 적층된 다층일 수 있으며, 바람직하기로는 단층 또는 Mo 및/또는 Al으로 이루어진 적층된 다층 막이거나, Mo과 Al을 포함하는 합금이다.
단계 S3에서, 게이트 절연층(3)은 단계 S2 이후에 기판(10) 상에 형성된다.
구체적으로, 이 단계에서, 게이트 절연층(3)은 도 3에 나타낸 바와 같이, 열 성장, APCVD(atmospheric pressure chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), 플라즈마-지원 화학 기상 증착, 스퍼터링, 또는 이와 유사한 것에 의해 형성될 수 있다.
여기에서, 게이트 절연층(3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx), 또는 이와 유사한 것으로 제조될 수 있거나, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 실리콘 산질화물(SiON) 및 알루미늄 산화물(AlOx) 중 2개 또는 3개로 형성되는 다층을 포함할 수 있다.
단계 S4에서, 활성층 막과 소스-드레인 금속막은 단계 S3 이후에 기판 상에 순차적으로 형성되고, 박막 트랜지스터의 활성층(4), 소스(51) 및 드레인(52)을 포함하는 패턴은 패터닝 프로세스에 의해 형성된다.
구체적으로, 이 단계에서, 도 4에 나타낸 바와 같이, 활성층 막이 PECVD 또는 LPCVD에 의해 첫번째로 퇴적될 수 있고; 다음으로, 소스-드레인 금속막이 스퍼터링, 열 증착, PECVD, LPCVD, APCVD 또는 ECR-CVD에 의해 형성될 수 있고; 그 다음으로 활성층(4), 소스(51) 및 드레인(52)을 포함하는 패턴이 하프톤 마스크(HTM) 또는 그레이 톤 마스크(GTM)를 이용하여 단일 패터닝 프로세스(막 형성, 노출, 현상, 습식 에칭 또는 건식 에칭을 포함함)에 의해 형성된다.
여기에서, 활성층 막은 비정질 실리콘(a-Si) 또는 폴리실리콘(p-Si)으로 이루어질 수 있고; 소스-드레인 금속막(소스(51)와 드레인(52))은 단층 또는 몰리브덴(Mo), 몰리브덴-니오븀 합금(MoNb), 알루미늄(Al), 알루미늄-네오디뮴 합금(AlNd), 티타늄(Ti) 및 구리(Cu) 중 하나 이상에 의해 형성되는 적층된 다층일 수 있으며, 바람직하기로는 단층 또는 Mo 및/또는 Al으로 이루어진 적층된 다층 막이거나, Mo과 Al을 포함하는 합금이다.
물론, 단계 S4에서, 활성층(4), 소스(51) 및 드레인(52)은 2개의 패터닝 프로세스에 의해 형성될 수 있다. 즉, 활성층(4)은 패터닝 프로세스에 의해 형성되고, 소스(51)와 드레인(52)은 다른 패터닝 프로세스에 의해 형성된다.
단계 S5에서, 패시베이션층(6)은 단계 S4 이후에 기판(10) 상에 형성된다.
구체적으로, 이 단계에서, 패시베이션층(6)은 열 성장, APCVD, LPCVD, 플라즈마-지원 화학 기상 증착, 스퍼터링, 또는 이와 유사한 것에 의해 형성될 수 있다.
여기에서, 패시베이션층(6)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx), 또는 이와 유사한 것으로 이루어질 수 있거나, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 실리콘 산질화물(SiON) 및 알루미늄 산화물(AlOx) 중 2개 또는 3개로 형성되는 다층일 수 있다.
단계 S6에서, 도 5에 나타낸 바와 같이, 단계 S5 이후의 기판(10) 상에, 게이트 절연층(3)과 패시베이션층(6)을 관통하는 메인 비아(71)와 메인 비아 확장부(72)를 포함하는 패턴이 패터닝 프로세스에 의해 형성되고, 여기서 메인 비아(71)는 메인 비아 확장부(72)에 접속된다. 메인 비아 확장부(72)는 패터닝 프로세스에 의한 메인 비아(71)의 형성 동안 드레인(52) 아래의 활성층(4)과 게이트 절연층(3)의 일부를 에칭함으로써 불가피하게 형성되는 비아를 지칭한다는 것에 주목해야 한다. 즉, 메인 비아 확장부(72)는 도 5에서 드레인(52)의 하부 표면, 활성층(4)과 게이트 절연층(3)의 우측 표면, 기판(10)의 상부 표면, 및 파선에 의해 정의되는 부분을 지칭한다.
구체적으로, 어레이 기판은 박막 트랜지스터 영역(즉, 박막 트랜지스터의 위치에 대응하는 영역), 공통 전극 영역 및 박막 트랜지스터 영역과 공통 전극 영역 간의 비아 영역으로 분할된다. 도 8에 나타낸 바와 같이, 단계 S6은 구체적으로 다음과 같은 단계들 S61 내지 S66을 포함한다.
단계 S61에서, 제1 포토레지스트의 층이 패시베이션층(6) 상에 형성된다.
단계 S62에서, 제1 포토레지스트의 층이 제1 포토레지스트가 완벽하게 제거된 영역(도면들에는 도시되어 있지 않음), 제1 포토레지스트가 완벽하게 남아있는 영역(91) 및 제1 포토레지스터가 부분적으로 남아있는 영역(92)으로 분할되도록, 제1 포토레지스트의 층은 하프톤 마스크 또는 그레이스케일 마스크를 이용하여 노출되고 현상된다. 제1 포토레지스트가 완벽하게 제거된 영역은 비아 영역의 중앙 부분에 대응하고, 제1 포토레지스트가 부분적으로 남아있는 영역(92)은 비아 영역에 근접하는 박막 트랜지스터 영역의 드레인 영역의 일부와 박막 트랜지스터 영역에 근접하는 비아 영역의 주변 영역에 대응하고, 제1 포토레지스트가 완벽하게 남아있는 영역(91)은 공통 전극 영역의 제1 영역(나중에 형성될 공통 전극(81)의 위치에 대응함)과 박막 트랜지스터 영역의 일부를 포함하는 나머지 영역에 대응한다. 현상이 수행된 이후에, 제1 포토레지스트가 완벽하게 남아있는 영역(91)에서의 제1 포토레지스트의 두께는 변동없이 유지되고, 제1 포토레지스트가 완벽하게 제거된 영역에서의 제1 포토레지스트는 완벽하게 제거되고, 제1 포토레지스트가 부분적으로 남아있는 영역(92)에서의 제1 포토레지스트의 두께는 감소된다. 제1 포토레지스트의 층은 두께가 2.2㎛ 내지 2.5㎛일 수 있다. 현상이 수행된 이후에, 제1 포토레지스트가 부분적으로 남아있는 영역(92)에서의 제1 포토레지스트의 두께는 범위가 1㎛ 내지 1.5㎛이다.
단계 S63에서, 제1 포토레지스트가 완벽하게 제거된 영역 아래의 패시베이션층(6) 및 게이트 절연층(3)의 일부는 에칭 프로세스, 구체적으로 건식 에칭 프로세스에 의해 제거된다.
단계 S64에서, 제1 포토레지스트가 부분적으로 남아있는 영역(92) 아래의 패시베이션층(6)의 일부와 박막 트랜지스터 영역에 근접하는 비아 영역의 주변 영역을 노출시키도록 제1 포토레지스트가 부분적으로 남아있는 영역(92)에서의 제1 포토레지스트가 애싱 프로세스에 의해 제거된다.
단계 S65에서, 메인 비아(71)와 메인 비아 확장부(72)를 포함하는 패턴을 형성하도록 제1 포토레지스트가 부분적으로 남아있는 영역(92) 아래의 패시베이션층(6), 활성층(4) 및 게이트 절연층(3)의 일부가 에칭 프로세스에 의해(구체적으로 건식 에칭 프로세스에 의해) 순차적으로 제거된다. 이때, 드레인(52)의 일부는 메인 비아 확장부(72) 위로 돌출된다.
단계 S66에서, 남아있는 제1 포토레지스트가 제거된다.
여기에서, 메인 비아 확장부(72)가 의도적으로 형성되지 않는다는 것에 주목해야 한다. 활성층(4)이 일반적으로 폴리실리콘 또는 비정질 실리콘으로 제조되기 때문에, 패시베이션층(6) 및 게이트 절연층(3)과 접촉하는 활성층(4)의 일부가 패시베이션층(6) 및 게이트 절연층(3)의 에칭 동안 불가피하게 에칭되어, 드레인(52) 아래에 메인 비아 확장부(72)가 발생되게 된다. 상술한 단계들에서 하프톤 마스크 또는 그레이스케일 마스크에 의한 노출을 통해 형성되는 메인 비아 확장부(72)는 작은 사이즈를 가질 것이며, 이것은 드레인(52) 아래에 발생하는 언더컷의 결함을 어느 정도로 완화시키지만, 이러한 결함을 완벽하게 제거할 수는 없다.
물론, 메인 비아(71)는 일반적인 마스크를 이용하여 에칭 프로세스에 의해 형성될 수 있다. 그러나, 이러한 경우에, 메인 비아 확장부(72)는 큰 사이즈를 가지며, 드레인(52) 아래에 발생하는 언더컷은 매우 명확하다.
단계 S7에서, 도 6에 나타낸 바와 같이, 최종 비아(비아(71)와 메인 비아 확장부(72)를 포함함)를 포함하는 패턴이 형성되도록 단계 S6 이후의 기판(10) 상에서, 메인 비아 확장부(72) 위에 돌출되는 드레인(52)의 일부는 단일 패터닝 프로세스에 의해 제거된다. 여기에서, 메인 비아 확장부(72) 위로 돌출되는 드레인(52)의 일부는 그 아래에 활성층(4)이 부분적으로 에칭되는 것으로 인해 언더컷이 발생되는 드레인(52)의 일부를 지칭한다. 단계 S7에서는 습식 에칭 프로세스가 이용된다.
단계 S8에서, 도 7에 나타낸 바와 같이, 접속 전극(82)과 공통 전극(81)을 포함하는 패턴은 단계 S7 이후에 기판(10) 상에 형성되고, 여기에서 접속 전극(82)은 드레인(52)을 최종 비아를 통해 화소 전극(1)에 전기적으로 접속된다.
구체적으로, 공통 전극 영역은 서로 교대로 배열되는 제1 영역(즉, 공통 전극(81)의 위치에 대응하는 영역)과 제2 영역(즉, 2개의 인접하는 공통 전극들(81) 간의 인터벌(interval)의 위치에 대응하는 영역)을 포함한다. 도 9에 나타낸 바와 같이, 단계 S8은 구체적으로 다음 단계들 S81 내지 S86을 포함한다.
단계 S81에서, 제2 포토레지스트의 층은 메인 비아(71)와 메인 비아 확장부(72)를 포함하는 패턴이 제공되는 기판 상에 형성된다.
단계 S82에서, 제2 포토레지스트의 층이 제2 포토레지스트가 완벽하게 제거된 영역(도면들에는 도시되어 있지 않음), 제2 포토레지스트가 완벽하게 남아있는 영역(94) 및 제2 포토레지스터가 부분적으로 남아있는 영역(95)으로 분할되도록, 제2 포토레지스트의 층은 하프톤 마스크 또는 그레이스케일 마스크에 의해 노출되고 현상된다. 제2 포토레지스트가 완벽하게 제거된 영역은 박막 트랜지스터 영역의 소스 영역, 비아 영역 및 공통 전극 영역의 제2 영역에 대응하고, 제2 포토레지스트가 부분적으로 남아있는 영역(95)은 박막 트랜지스터 영역의 드레인 영역에 대응하고, 제2 포토레지스트가 완벽하게 남아있는 영역(94)은 나머지 영역에 대응한다. 현상이 수행된 이후에, 제2 포토레지스트가 완벽하게 남아있는 영역(94)에서의 제2 포토레지스트의 두께는 변동없이 유지되고, 제2 포토레지스트가 완벽하게 제거된 영역에서의 제2 포토레지스트는 완벽하게 제거되고, 제2 포토레지스트가 부분적으로 남아있는 영역(95)에서의 제2 포토레지스트의 두께는 감소된다. 제2 포토레지스트의 층은 두께가 2.5㎛ 내지 3.0㎛일 수 있다. 현상이 수행된 이후에, 제2 포토레지스트가 부분적으로 남아있는 영역(95)에서의 제2 포토레지스트의 두께는 범위가 0.5㎛ 내지 1.0㎛이다.
단계 S83에서, 최종 비아(메인 비아(71)와 메인 비아 확장부(72)를 포함함)를 포함하는 패턴이 형성되도록 메인 비아 확장부(72) 위로 돌출되는 드레인(52)의 일부가 에칭 프로세스에 의해(구체적으로 습식 에칭 프로세스에 의해) 제거된다.
단계 S84에서, 제2 포토레지스트가 부분적으로 남아있는 영역(95)에서의 제2 포토레지스트는 애싱 프로세스에 의해 제거된다.
단계 S85에서, 투명 도전막(즉, 제2 투명 도전막)(80)이 퇴적된다. 투명 도전막(80)은 ITO/Ag/ITO 또는 Ag/ITO의 구조를 가질 수 있다. 대안적으로, 상술한 구조에서의 ITO는 IZO, IGZO 및 InGaSnO 중 어느 하나로 대체될 수 있다.
단계 S86에서, 남아있는 제2 포토레지스트는 계단형 스트리핑 프로세스에 의해 제거되고, 공통 전극(81)과 접속 전극(82)을 포함하는 패턴이 형성된다.
이와 같은 방식으로, 어레이 기판이 제조된다.
본 실시예에 따른 어레이 기판을 제조하기 위한 본 방법은 임의의 프로세스 단계를 추가하지 않고도 드레인 아래에 발생하는 언더컷의 문제점을 효과적으로 해결하고, 이러한 제조된 어레이 기판들은 보다 나은 성능 및 더 높은 수율을 갖는다.
이에 상응하여, 본 발명의 제2 실시예는 제1 실시예에 따른 어레이 기판의 제조 방법에 의해 제조되는 어레이 기판을 제공하며, 보다 나은 성능을 갖는다.
이에 상응하여, 본 발명의 제3 실시예는 제2 실시예에 따른 어레이 기판을 포함하는 디스플레이 디바이스를 제공한다. 디스플레이 디바이스는 액정 패널, 전자 종이, 이동 전화, 태블릿 컴퓨터, 텔레비젼 세트, 디스플레이, 노트북 컴퓨터, 디지털 포토 프레임, 및 네비게이터, 또는 이와 유사한 것과 같은, 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다.
전술한 실시예들은 본 발명의 원리를 설명하기 위해 이용된 예시적인 실시예들일 뿐이며, 본 발명은 이에 한정되지는 않는다는 것이 이해되어야 한다. 본 발명의 보호 범위로부터 벗어나지 않고 본 기술분야의 통상의 기술자에 의해 다양한 변형들 및 개선들이 행해질 수 있으며, 이러한 변형들 및 개선들도 또한 본 발명의 보호 범위 내에 있어야 한다.

Claims (12)

  1. 어레이 기판의 제조 방법으로서,
    기판 상에 화소 전극을 포함하는 패턴을 형성하는 단계 S1;
    상기 단계 S1 이후에 상기 기판 상에 박막 트랜지스터의 게이트를 포함하는 패턴을 형성하는 단계 S2;
    상기 단계 S2 이후에 상기 기판 상에 게이트 절연층을 기판에 형성하는 단계 S3;
    상기 단계 S3 이후에 패터닝 프로세스에 의해 상기 기판 상에 상기 박막 트랜지스터의 활성층과 상기 활성층 상에 제공되는 상기 박막 트랜지스터의 소스 및 드레인을 포함하는 패턴을 형성하는 단계 S4;
    상기 단계 S4 이후에 상기 기판 상에 패시베이션층을 형성하는 단계 S5;
    상기 단계 S5 이후에 상기 기판 상에, 패터닝 프로세스에 의해 상기 게이트 절연층과 상기 패시베이션층을 관통하는 메인 비아와 상기 드레인의 일부 아래의 메인 비아 확장부를 포함하는 패턴을 형성하는 단계 S6;
    상기 단계 S6 이후에 최종 비아를 포함하는 패턴을 형성하도록 상기 메인 비아 확장부 위로 돌출되는 상기 드레인의 일부를 제거하는 단계 S7; 및
    상기 단계 S7 이후에 상기 기판 상에 접속 전극과 공통 전극을 포함하는 패턴을 형성하는 단계 S8 -상기 접속 전극은 상기 드레인을 상기 최종 비아를 통해 상기 화소 전극에 전기적으로 접속됨- 을 포함하는 어레이 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 어레이 기판은 박막 트랜지스터 영역, 공통 전극 영역, 및 상기 박막 트랜지스터 영역과 상기 공통 전극 영역 간의 비아 영역을 포함하고,
    상기 단계 S6은
    상기 패시베이션층이 형성되는 상기 기판 상에 제1 포토레지스트의 층을 형성하는 단계;
    상기 제1 포토레지스트의 층이 제1 포토레지스트가 완벽하게 제거된 영역, 제1 포토레지스트가 완벽하게 남아있는 영역 및 제1 포토레지스트가 부분적으로 남아있는 영역으로 분할되도록 상기 제1 포토레지스트의 층을 하프톤 마스크 또는 그레이스케일 마스크를 이용하여 노출시키는 단계 -상기 제1 포토레지스트가 완벽하게 제거된 영역은 상기 비아 영역의 중앙 부분에 대응하고, 상기 제1 포토레지스트가 부분적으로 남아있는 영역은 상기 비아 영역에 근접하는, 상기 박막 트랜지스터 영역의 드레인 영역의 일부와 상기 박막 트랜지스터 영역에 근접하는, 상기 비아 영역의 주변 영역에 대응하고, 상기 제1 포토레지스트가 완벽하게 남아있는 영역은 나머지 영역에 대응하고; 현상이 수행된 이후에, 상기 제1 포토레지스트가 완벽하게 남아있는 영역에서의 상기 제1 포토레지스트의 두께는 변동없이 유지되고, 상기 제1 포토레지스트가 완벽하게 제거된 영역에서의 상기 제1 포토레지스트는 완벽하게 제거되고, 상기 제1 포토레지스트가 부분적으로 남아있는 영역에서의 상기 제1 포토레지스트의 두께는 감소됨- ;
    상기 제1 포토레지스트가 완벽하게 제거된 영역 아래에 있는, 상기 패시베이션층 및 상기 게이트 절연층의 일부를 에칭 프로세스에 의해 제거하는 단계;
    상기 제1 포토레지스트가 부분적으로 남아있는 영역 아래의 상기 패시베이션층의 일부와 상기 박막 트랜지스터 영역에 근접하는 상기 비아 영역의 상기 주변 영역을 노출시키도록 상기 제1 포토레지스트가 부분적으로 남아있는 영역에서의 상기 제1 포토레지스트를 에싱 프로세스에 의해 제거하는 단계;
    상기 메인 비아 및 상기 메인 비아 확장부를 포함하는 패턴을 형성하도록, 상기 제1 포토레지스트가 부분적으로 남아있는 영역 아래에 있는, 상기 패시베이션층, 상기 활성층 및 상기 게이트 절연층의 일부를 에칭 프로세스에 의해 제거하는 단계; 및
    남겨진 제1 포토레지스트를 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 포토레지스트의 층은 두께가 2.2㎛ 내지 2.5㎛ 범위인 어레이 기판의 제조 방법.
  4. 제2항에 있어서,
    상기 제1 포토레지스트가 완벽하게 제거된 영역 아래에 있는, 상기 패시베이션층 및 상기 게이트 절연층의 일부를 에칭 프로세스에 의해 제거하는 단계와 상기 제1 포토레지스트가 부분적으로 남아있는 영역 아래에 있는, 상기 패시베이션층, 상기 활성층 및 상기 게이트 절연층의 일부를 에칭 프로세스에 의해 제거하는 단계 양측 모두는 각각 건식 에칭 프로세스에 의해 수행되는 어레이 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 단계 S7은 단일 패터닝 프로세스에 의해 상기 최종 비아를 포함하는 패턴을 형성하도록, 상기 메인 비아와 상기 메인 비아 확장부를 포함하는 패턴이 제공되는 상기 기판 상에서, 상기 메인 비아 확장부 위로 돌출되는 상기 드레인의 일부를 제거하는 단계를 포함하는 어레이 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 단계 S8은 투명 도전막을 형성하는 단계와, 상기 접속 전극과 상기 공통 전극을 포함하는 패턴을 단일 패터닝 프로세스에 의해 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 공통 전극 영역은 교대로 배열되는 제1 영역과 제2 영역을 포함하고, 상기 단계 S8은
    상기 메인 비아와 상기 메인 비아 확장부를 포함하는 패턴이 제공되는 상기 기판 상에 제2 포토레지스트의 층을 형성하는 단계;
    상기 제2 포토레지스트의 층이 제2 포토레지스트가 완벽하게 제거된 영역, 제2 포토레지스트가 완벽하게 남아있는 영역 및 제2 포토레지스트가 부분적으로 남아있는 영역으로 분할되도록 상기 제2 포토레지스트의 층을 하프톤 마스크 또는 그레이스케일 마스크를 이용하여 노출시키는 단계 -상기 제2 포토레지스트가 완벽하게 제거된 영역은 상기 박막 트랜지스터 영역의 소스 영역, 상기 비아 영역 및 상기 공통 전극 영역의 제2 영역에 대응하고, 상기 제2 포토레지스트가 부분적으로 남아있는 영역은 상기 박막 트랜지스터 영역의 드레인 영역에 대응하고, 상기 제2 포토레지스트가 완벽하게 남아있는 영역은 상기 제1 영역을 포함하는 나머지 영역에 대응하고; 현상이 수행된 이후에, 상기 제2 포토레지스트가 완벽하게 남아있는 영역에서의 상기 제2 포토레지스트의 두께는 변동없이 유지되고, 상기 제2 포토레지스트가 완벽하게 제거된 영역에서의 상기 제2 포토레지스트는 완벽하게 제거되고, 상기 제2 포토레지스트가 부분적으로 남아있는 영역에서의 상기 제2 포토레지스트의 두께는 감소됨- ;
    상기 최종 비아를 포함하는 패턴을 형성하도록 상기 메인 비아 확장부 위로 돌출되는, 상기 드레인의 일부를 에칭 프로세스에 의해 제거하는 단계;
    상기 제2 포토레지스트가 부분적으로 남아있는 영역에서의 상기 제2 포토레지스트를 에싱 프로세스에 의해 제거하는 단계;
    상기 제2 포토레지스트가 부분적으로 남아있는 영역에서의 상기 제2 포토레지스트를 에싱 프로세스에 의해 제거하는 단계 이후에 상기 기판 상에 투명 도전막을 형성하는 단계; 및
    남겨진 제2 포토레지스트를 계단형 스트리핑 프로세스에 의해 제거하고 상기 접속 전극과 상기 공통 전극을 포함하는 패턴을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 포토레지스트의 층은 두께가 2.5㎛ 내지 3.0㎛ 범위인 어레이 기판의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 단계 S4는
    활성층 막과 소스-드레인 금속막을 순차적으로 퇴적하는 단계; 및
    상기 박막 트랜지스터의 상기 활성층과 상기 활성층 상에 제공되는 박막 트랜지스터의 소스 및 드레인을 포함하는 패턴을 그레이스케일 마스크 또는 하프톤 마스크를 이용하여 단일 패터닝 프로세스에 의해 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 단계 S4는
    활성층 막을 퇴적하고, 상기 박막 트랜지스터의 상기 활성층을 포함하는 패턴을 패터닝 프로세스에 의해 형성하는 단계; 및
    소스-드레인 금속막을 퇴적하고, 상기 박막 트랜지스터의 소스 및 드레인을 포함하는 패턴을 다른 패터닝 프로세스에 의해 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  11. 어레이 기판으로서,
    제1항 내지 제10항 중 어느 한 항에 따른 어레이 기판의 제조 방법에 의해 제조되는 어레이 기판.
  12. 디스플레이 디바이스로서,
    제11항에 따른 어레이 기판을 포함하는 디스플레이 디바이스.
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