JPH07147333A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH07147333A JPH07147333A JP6179866A JP17986694A JPH07147333A JP H07147333 A JPH07147333 A JP H07147333A JP 6179866 A JP6179866 A JP 6179866A JP 17986694 A JP17986694 A JP 17986694A JP H07147333 A JPH07147333 A JP H07147333A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thickness
- electrode
- word line
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置及びその製造方法に関し、ワ
ード線であるゲート電極に起因して段差が発生する状態
にあるとき、ある条件下でゲート電極に側壁膜を形成し
て段差の悪影響を緩和し、その上に形成される蓄積電極
となるべき厚い導電体膜に通常のフォト・リソグラフィ
技術を適用してパターニング可能にする。 【構成】 ｐ型シリコン半導体基板１上に複数のワード
線であるゲート電極４1・・が形成され、ゲート電極４
1 ・・のエッジ側面に側壁膜２Ａが形成され、ゲート電
極４1 ・・と側壁膜２Ａが層間絶縁膜７で覆われ、層間
絶縁膜７上に形成されゲート電極４1 ・・のエッジ上方
を横切って延在するメモリ・セル・キャパシタの蓄積電
極８1A・・が形成され、ゲート電極４1 ・・の厚さを
ｄ、また、側壁膜２Ａが下地と接する底面の厚さをａと
して、ａ＞ｄ、なる条件を満たし、且つ、蓄積電極８1A
・・は互いに隣接するゲート電極４1 ・・間に於いて分
離されている。
ード線であるゲート電極に起因して段差が発生する状態
にあるとき、ある条件下でゲート電極に側壁膜を形成し
て段差の悪影響を緩和し、その上に形成される蓄積電極
となるべき厚い導電体膜に通常のフォト・リソグラフィ
技術を適用してパターニング可能にする。 【構成】 ｐ型シリコン半導体基板１上に複数のワード
線であるゲート電極４1・・が形成され、ゲート電極４
1 ・・のエッジ側面に側壁膜２Ａが形成され、ゲート電
極４1 ・・と側壁膜２Ａが層間絶縁膜７で覆われ、層間
絶縁膜７上に形成されゲート電極４1 ・・のエッジ上方
を横切って延在するメモリ・セル・キャパシタの蓄積電
極８1A・・が形成され、ゲート電極４1 ・・の厚さを
ｄ、また、側壁膜２Ａが下地と接する底面の厚さをａと
して、ａ＞ｄ、なる条件を満たし、且つ、蓄積電極８1A
・・は互いに隣接するゲート電極４1 ・・間に於いて分
離されている。
Description
【０００１】
【産業上の利用分野】本発明は、層間絶縁膜上のワード
線に起因する大きな段差が存在しても、その上に形成さ
れるメモリ・キャパシタの電極となる材料膜をパターニ
ングするのに支障がないようにした半導体記憶装置及び
その製造方法に関する。
線に起因する大きな段差が存在しても、その上に形成さ
れるメモリ・キャパシタの電極となる材料膜をパターニ
ングするのに支障がないようにした半導体記憶装置及び
その製造方法に関する。
【０００２】現在、半導体記憶装置、特にダイナミック
・ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａ
ｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）で
は、微細なメモリ・セルを高集積化することが行われて
いる為、ワード線に依る段差が原因となってメモリ・キ
ャパシタの形成が困難になるなど、種々な支障が起こっ
ているので、それを解消しなければならない。
・ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａ
ｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）で
は、微細なメモリ・セルを高集積化することが行われて
いる為、ワード線に依る段差が原因となってメモリ・キ
ャパシタの形成が困難になるなど、種々な支障が起こっ
ているので、それを解消しなければならない。
【０００３】
【従来の技術】図９は実用化されている一般的なＤＲＡ
Ｍの構造を説明する為の要部切断側面図である。
Ｍの構造を説明する為の要部切断側面図である。
【０００４】図に於いて、１はｐ型シリコン半導体基
板、２は二酸化シリコンからなるフィールド絶縁膜、３
は二酸化シリコンからなるゲート絶縁膜、４1 ，４2 ，
４3 は多結晶シリコンからなるゲート電極（ワード
線）、５1Aはｎ+ 型ソース領域、６ 1A，６1Bはｎ+ 型ド
レイン領域、７は二酸化シリコンからなる層間絶縁膜、
８1A，８1Bは多結晶シリコンからなるスタックト・キャ
パシタに於ける一方の電極である蓄積電極、９1A，９1B
は二酸化シリコンからなるスタックト・キャパシタに於
ける誘電体膜、１０1 は多結晶シリコンからなるセル・
プレートと呼ばれスタックト・キャパシタに於ける他方
の電極である対向電極、１１は二酸化シリコンからなる
層間絶縁膜、１２1 は高融点金属シリサイド（例えば、
ポリサイド：ｐｏｌｙｃｉｄｅ）からなるビット線、１
３は燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなる層間絶縁膜、１４は俗
に裏打ちと呼ばれゲート電極と共にワード線の一部をな
す電極・配線をそれぞれ示している。
板、２は二酸化シリコンからなるフィールド絶縁膜、３
は二酸化シリコンからなるゲート絶縁膜、４1 ，４2 ，
４3 は多結晶シリコンからなるゲート電極（ワード
線）、５1Aはｎ+ 型ソース領域、６ 1A，６1Bはｎ+ 型ド
レイン領域、７は二酸化シリコンからなる層間絶縁膜、
８1A，８1Bは多結晶シリコンからなるスタックト・キャ
パシタに於ける一方の電極である蓄積電極、９1A，９1B
は二酸化シリコンからなるスタックト・キャパシタに於
ける誘電体膜、１０1 は多結晶シリコンからなるセル・
プレートと呼ばれスタックト・キャパシタに於ける他方
の電極である対向電極、１１は二酸化シリコンからなる
層間絶縁膜、１２1 は高融点金属シリサイド（例えば、
ポリサイド：ｐｏｌｙｃｉｄｅ）からなるビット線、１
３は燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなる層間絶縁膜、１４は俗
に裏打ちと呼ばれゲート電極と共にワード線の一部をな
す電極・配線をそれぞれ示している。
【０００５】このＤＲＡＭでは、例えば、ゲート電極４
1 とソース領域５1Aとドレイン領域６1Aとで一つのメモ
リ・セルに於けるトランスファ・ゲート・トランジスタ
をなし、電極８1Aと誘電体膜９1Aと電極１０1 とで前記
メモリ・セルに於けるメモリ・キャパシタをなし、電極
８1Aがドレイン領域６1Aにコンタクトすることでトラン
スファ・ゲート・トランジスタとメモリ・キャパシタと
が結合され、トランスファ・ゲート・トランジスタのオ
ン・オフでメモリ・キャパシタに情報電荷の出し入れ或
いは蓄積を行うものである。
1 とソース領域５1Aとドレイン領域６1Aとで一つのメモ
リ・セルに於けるトランスファ・ゲート・トランジスタ
をなし、電極８1Aと誘電体膜９1Aと電極１０1 とで前記
メモリ・セルに於けるメモリ・キャパシタをなし、電極
８1Aがドレイン領域６1Aにコンタクトすることでトラン
スファ・ゲート・トランジスタとメモリ・キャパシタと
が結合され、トランスファ・ゲート・トランジスタのオ
ン・オフでメモリ・キャパシタに情報電荷の出し入れ或
いは蓄積を行うものである。
【０００６】前記したＤＲＡＭの構成や動作は、１トラ
ンジスタと１メモリ・キャパシタからなるメモリ・セル
からなる標準的なＤＲＡＭに於いては、並べて変わりな
いところであり、現在、半導体記憶装置として多用され
ているものである。尚、ドレイン領域６1B、電極８1B、
誘電体膜９1Bなどは、前記説明したメモリ・セルに隣接
するメモリ・セルの一部を構成するものである。
ンジスタと１メモリ・キャパシタからなるメモリ・セル
からなる標準的なＤＲＡＭに於いては、並べて変わりな
いところであり、現在、半導体記憶装置として多用され
ているものである。尚、ドレイン領域６1B、電極８1B、
誘電体膜９1Bなどは、前記説明したメモリ・セルに隣接
するメモリ・セルの一部を構成するものである。
【０００７】
【発明が解決しようとする課題】近年、半導体記憶装置
は更に微細化される傾向にあり、その要求されるところ
からパターンの形成には異方性エッチングが多用され、
その結果、パターンのエッジは垂直に切り立った形状を
もつようになり、それが進展するにつれ、下層パターン
に於ける段差の影響が増幅されて上層パターンの形成が
困難になりつつある。
は更に微細化される傾向にあり、その要求されるところ
からパターンの形成には異方性エッチングが多用され、
その結果、パターンのエッジは垂直に切り立った形状を
もつようになり、それが進展するにつれ、下層パターン
に於ける段差の影響が増幅されて上層パターンの形成が
困難になりつつある。
【０００８】その為、スピン・オン・グラス（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）の塗布やエッチ・バックを行うな
どして段差を解消するなどの手段も採られているが、工
程が増加したり、エッチ・バックの制御などに不安定要
素があるなど難点が多い。
ｏｎ ｇｌａｓｓ）の塗布やエッチ・バックを行うな
どして段差を解消するなどの手段も採られているが、工
程が増加したり、エッチ・バックの制御などに不安定要
素があるなど難点が多い。
【０００９】前記したようなことは、図９について説明
したＤＲＡＭに於いても例外ではなく、微細化が進行す
るにつれて、平面で見たメモリ・セルの面積の縮小化が
要求され、その要求に応えようとすると段差が大きくな
り、パターンの形成が甚だ困難になる。
したＤＲＡＭに於いても例外ではなく、微細化が進行す
るにつれて、平面で見たメモリ・セルの面積の縮小化が
要求され、その要求に応えようとすると段差が大きくな
り、パターンの形成が甚だ困難になる。
【００１０】例えば、メモリ・セルの平面的な面積が１
００〔μｍ2 〕程度以下になると、最早、従来通りの構
造ではメモリ・キャパシタ容量を確保することが不可能
になり、これを回避する為、メモリ・キャパシタに於け
る蓄積電極を厚く形成し、その側面に於ける面積を増加
させることでメモリ・キャパシタとして全体の面積は低
下しないようにすることが考えられている。
００〔μｍ2 〕程度以下になると、最早、従来通りの構
造ではメモリ・キャパシタ容量を確保することが不可能
になり、これを回避する為、メモリ・キャパシタに於け
る蓄積電極を厚く形成し、その側面に於ける面積を増加
させることでメモリ・キャパシタとして全体の面積は低
下しないようにすることが考えられている。
【００１１】然しながら、そのように厚い蓄積電極をパ
ターニングするには、下地の段差、即ち、凹凸が大きく
影響する。
ターニングするには、下地の段差、即ち、凹凸が大きく
影響する。
【００１２】図１０はメモリ・キャパシタ容量を確保す
る為の対策を施した高集積化ＤＲＡＭを説明する為の要
部切断側面図を表し、図９に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
る為の対策を施した高集積化ＤＲＡＭを説明する為の要
部切断側面図を表し、図９に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
【００１３】このＤＲＡＭが図９に見られるＤＲＡＭと
相違する点は、メモリ・セルの平面的な面積を小さくし
たことに依り、当然、メモリ・キャパシタの平面的な面
積も小さくなるので、それに依る容量不足を補う為、電
極８1Aや８1Bの厚さＳを通常の二倍程度、即ち、例えば
０．５〔μｍ〕程度と厚くし、その側面の面積を大きく
することでキャパシタとして作用する面積が全体として
は低減されないようにするものである。
相違する点は、メモリ・セルの平面的な面積を小さくし
たことに依り、当然、メモリ・キャパシタの平面的な面
積も小さくなるので、それに依る容量不足を補う為、電
極８1Aや８1Bの厚さＳを通常の二倍程度、即ち、例えば
０．５〔μｍ〕程度と厚くし、その側面の面積を大きく
することでキャパシタとして作用する面積が全体として
は低減されないようにするものである。
【００１４】然しながら、そのように電極８1Aや８1Bの
厚さＳを厚く形成した場合、図に矢印で指示してある部
分、即ち、電極８1Aと電極８1Bとの間の部分には、垂直
に切り立ったエッジをもつワード線であるゲート電極４
2 並びに４3 の存在に起因する深い落ち込みが形成され
ていることと相俟って、フォト・リソグラフィに依る電
極８1A，８1Bなどの加工を良好に行うことができない。
厚さＳを厚く形成した場合、図に矢印で指示してある部
分、即ち、電極８1Aと電極８1Bとの間の部分には、垂直
に切り立ったエッジをもつワード線であるゲート電極４
2 並びに４3 の存在に起因する深い落ち込みが形成され
ていることと相俟って、フォト・リソグラフィに依る電
極８1A，８1Bなどの加工を良好に行うことができない。
【００１５】本発明は、ワード線であるゲート電極に起
因して段差が発生する状態にあるとき、ある条件の下に
段差をなすゲート電極に側壁膜を形成することで前記段
差の悪影響を緩和し、その上に形成される蓄積電極とな
るべき厚い導電体膜に通常のフォト・リソグラフィ技術
を適用してパターニングできるようにしようする。
因して段差が発生する状態にあるとき、ある条件の下に
段差をなすゲート電極に側壁膜を形成することで前記段
差の悪影響を緩和し、その上に形成される蓄積電極とな
るべき厚い導電体膜に通常のフォト・リソグラフィ技術
を適用してパターニングできるようにしようする。
【００１６】
【課題を解決するための手段】本発明では、ワード線と
して延在するゲート電極を形成するまでのプロセスには
標準的な従来の技法を適用してよいのであるが、ゲート
電極のエッジ側面は段差になるので、それを緩和する為
に側壁膜を形成することとし、しかも、その側壁膜を形
成する条件として、如何なる場合にも、フォト・リソグ
ラフィ技術に依るパターニングや被膜の段差切れなどに
悪影響が現れないようにすることが可能な限界条件を開
示する。
して延在するゲート電極を形成するまでのプロセスには
標準的な従来の技法を適用してよいのであるが、ゲート
電極のエッジ側面は段差になるので、それを緩和する為
に側壁膜を形成することとし、しかも、その側壁膜を形
成する条件として、如何なる場合にも、フォト・リソグ
ラフィ技術に依るパターニングや被膜の段差切れなどに
悪影響が現れないようにすることが可能な限界条件を開
示する。
【００１７】図１は本発明の原理を説明する為のＤＲＡ
Ｍを表す要部切断側面図であり、図９及び図１０に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
Ｍを表す要部切断側面図であり、図９及び図１０に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
【００１８】図では、フィールド絶縁膜２上にワード線
であるゲート電極４2 及び４3 が延在し、そのエッジ側
面には、段差に緩徐な傾斜を付与する為の基礎となる側
壁膜２Ａが形成され、それ等を覆って層間絶縁膜７が形
成され、その上に蓄積電極となるべき多結晶シリコン膜
８を形成した状態が表されている。
であるゲート電極４2 及び４3 が延在し、そのエッジ側
面には、段差に緩徐な傾斜を付与する為の基礎となる側
壁膜２Ａが形成され、それ等を覆って層間絶縁膜７が形
成され、その上に蓄積電極となるべき多結晶シリコン膜
８を形成した状態が表されている。
【００１９】本発明者は、数多くの実験を行い、多結晶
シリコン膜８が厚い場合にも通常のフォト・リソグラフ
ィ技術にてパターニング可能とするには、前記段差に緩
徐な傾斜を付与する為の基礎となる側壁膜２Ａを形成す
るのに所定の条件が必要であり、それを無視して漫然と
形成しても良い結果は得られないことを見出した。
シリコン膜８が厚い場合にも通常のフォト・リソグラフ
ィ技術にてパターニング可能とするには、前記段差に緩
徐な傾斜を付与する為の基礎となる側壁膜２Ａを形成す
るのに所定の条件が必要であり、それを無視して漫然と
形成しても良い結果は得られないことを見出した。
【００２０】その実験に依れば、ゲート電極４2 ，４3
などの厚さをｄとし、また、側壁膜２Ａに於ける下地と
接する底面の厚さをａとすると、ａ＞ｄ、とすることが
必須であり、そのようにした後、現今のＤＲＡＭに必要
とされる耐圧を確保する為、標準的な厚さ例えば１００
０〔Å〕の層間絶縁膜を形成し、その上にかなり厚い多
結晶シリコン膜８を形成しても、それを通常のフォト・
リソグラフィ技術にて微細なパターニングを確実に実施
することができる。
などの厚さをｄとし、また、側壁膜２Ａに於ける下地と
接する底面の厚さをａとすると、ａ＞ｄ、とすることが
必須であり、そのようにした後、現今のＤＲＡＭに必要
とされる耐圧を確保する為、標準的な厚さ例えば１００
０〔Å〕の層間絶縁膜を形成し、その上にかなり厚い多
結晶シリコン膜８を形成しても、それを通常のフォト・
リソグラフィ技術にて微細なパターニングを確実に実施
することができる。
【００２１】厚さｄが例えば０．４〔μｍ〕以下である
とき、側壁膜２Ａの下端が下地と接する点でなす角度θ
を６０°以下にすれば、多結晶シリコン膜８に於ける厚
さが例えば０．５〔μｍ〕以上であっても、正確にパタ
ーニングすることができ、このような条件は、如何なる
場合にも、ａ＞ｄ、で律することができる。
とき、側壁膜２Ａの下端が下地と接する点でなす角度θ
を６０°以下にすれば、多結晶シリコン膜８に於ける厚
さが例えば０．５〔μｍ〕以上であっても、正確にパタ
ーニングすることができ、このような条件は、如何なる
場合にも、ａ＞ｄ、で律することができる。
【００２２】前記したようなことから、本発明に依る半
導体記憶装置及びその製造方法に於いては、 （１）基板（例えばｐ型シリコン半導体基板１）上に於
いてパターン化された複数のワード線（例えば多結晶シ
リコンからなるゲート電極４1 など）と、前記ワード線
のエッジ側面に形成された絶縁物質（例えば二酸化シリ
コン）からなる側壁膜（例えば側壁膜２Ａ）と、前記ワ
ード線と前記側壁膜を覆う層間絶縁膜（例えば二酸化シ
リコンからなる層間絶縁膜７）と、前記層間絶縁膜上に
形成され前記ワード線に於けるエッジ上方を横切って延
在するパターン化されたメモリ・セル・キャパシタの一
方の電極（例えば蓄積電極８1Aなど）とを備え、前記ワ
ード線の厚さをｄとし且つ前記側壁膜が下地と接する底
面に於ける厚さをａとして、 ａ＞ｄ なる条件を満たし、且つ、前記メモリ・セル・キャパシ
タの一方の電極は互いに隣接する前記ワード線間に於い
て分離されてなることを特徴とするか、或いは、
導体記憶装置及びその製造方法に於いては、 （１）基板（例えばｐ型シリコン半導体基板１）上に於
いてパターン化された複数のワード線（例えば多結晶シ
リコンからなるゲート電極４1 など）と、前記ワード線
のエッジ側面に形成された絶縁物質（例えば二酸化シリ
コン）からなる側壁膜（例えば側壁膜２Ａ）と、前記ワ
ード線と前記側壁膜を覆う層間絶縁膜（例えば二酸化シ
リコンからなる層間絶縁膜７）と、前記層間絶縁膜上に
形成され前記ワード線に於けるエッジ上方を横切って延
在するパターン化されたメモリ・セル・キャパシタの一
方の電極（例えば蓄積電極８1Aなど）とを備え、前記ワ
ード線の厚さをｄとし且つ前記側壁膜が下地と接する底
面に於ける厚さをａとして、 ａ＞ｄ なる条件を満たし、且つ、前記メモリ・セル・キャパシ
タの一方の電極は互いに隣接する前記ワード線間に於い
て分離されてなることを特徴とするか、或いは、
【００２３】（２）前記（１）に於いて、メモリ・セル
・キャパシタの一方の電極に於ける側面積が表面積と同
程度以上となるよう厚さを選択してなることを特徴とす
るか、或いは、
・キャパシタの一方の電極に於ける側面積が表面積と同
程度以上となるよう厚さを選択してなることを特徴とす
るか、或いは、
【００２４】（３）基板（例えばｐ型シリコン半導体基
板１）表面に対して実質的に垂直なエッジ側面をもち且
つ段差を生成する膜厚ｄをもった複数のワード線（例え
ば多結晶シリコンからなるゲート電極４1 など）を前記
基板上に形成する工程と、次いで、前記ワード線を覆い
且つ前記ワード線に於ける前記膜厚ｄに比較して厚い膜
厚の絶縁膜（例えば二酸化シリコン膜）を形成する工程
と、次いで、前記絶縁膜を異方性エッチングして前記ワ
ード線のエッジ側面に下地と接する底面の厚さがａであ
って且つａ＞ｄの条件を維持した側壁膜（例えば側壁膜
２Ａ）を形成する工程と、次いで、前記ワード線並びに
前記側壁膜を覆う層間絶縁膜（例えば二酸化シリコンか
らなる層間絶縁膜７）を形成する工程と、次いで、前記
層間絶縁膜を覆う導電体膜（例えば多結晶シリコン膜
８）を形成する工程と、次いで、所要パターンをもつマ
スクを形成してから前記導電体膜を異方性エッチングし
て互いに隣接する前記ワード線間で分離させてメモリ・
セル・キャパシタの一方の電極（例えば蓄積電極８1Aな
ど）を形成する工程とが含まれてなることを特徴とす
る。
板１）表面に対して実質的に垂直なエッジ側面をもち且
つ段差を生成する膜厚ｄをもった複数のワード線（例え
ば多結晶シリコンからなるゲート電極４1 など）を前記
基板上に形成する工程と、次いで、前記ワード線を覆い
且つ前記ワード線に於ける前記膜厚ｄに比較して厚い膜
厚の絶縁膜（例えば二酸化シリコン膜）を形成する工程
と、次いで、前記絶縁膜を異方性エッチングして前記ワ
ード線のエッジ側面に下地と接する底面の厚さがａであ
って且つａ＞ｄの条件を維持した側壁膜（例えば側壁膜
２Ａ）を形成する工程と、次いで、前記ワード線並びに
前記側壁膜を覆う層間絶縁膜（例えば二酸化シリコンか
らなる層間絶縁膜７）を形成する工程と、次いで、前記
層間絶縁膜を覆う導電体膜（例えば多結晶シリコン膜
８）を形成する工程と、次いで、所要パターンをもつマ
スクを形成してから前記導電体膜を異方性エッチングし
て互いに隣接する前記ワード線間で分離させてメモリ・
セル・キャパシタの一方の電極（例えば蓄積電極８1Aな
ど）を形成する工程とが含まれてなることを特徴とす
る。
【００２５】
【作用】前記手段を採ることに依り、メモリ・キャパシ
タに於ける蓄積電極を厚く形成して容量増加を図ろうと
する場合、蓄積電極となるべき厚い多結晶シリコン膜を
精密に且つ再現性良好にパターニングすることが可能で
あり、その実施に際しては、段差の原因となるワード線
の厚さ及び該ワード線の側面に形成する側壁膜の厚さの
関係を考慮するのみで足り、半導体記憶装置を高集積化
するのに適用して有効である。
タに於ける蓄積電極を厚く形成して容量増加を図ろうと
する場合、蓄積電極となるべき厚い多結晶シリコン膜を
精密に且つ再現性良好にパターニングすることが可能で
あり、その実施に際しては、段差の原因となるワード線
の厚さ及び該ワード線の側面に形成する側壁膜の厚さの
関係を考慮するのみで足り、半導体記憶装置を高集積化
するのに適用して有効である。
【００２６】図２乃至図８は本発明一実施例を解説する
為の工程要所に於ける半導体記憶装置を表す要部切断側
面図であり、以下、これ等の図を参照しつつ説明する。
為の工程要所に於ける半導体記憶装置を表す要部切断側
面図であり、以下、これ等の図を参照しつつ説明する。
【００２７】図２参照 ２−（１） 例えば、窒化シリコン膜及び二酸化シリコン膜を積層し
てなる耐酸化性マスクを用いた選択的熱酸化法（例えば
ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆｓｉｌｉｃｏｎ
法：ＬＯＣＯＳ法）を適用することに依り、ｐ型シリコ
ン半導体基板１上に二酸化シリコン膜からなるフィール
ド絶縁膜２を形成する。
てなる耐酸化性マスクを用いた選択的熱酸化法（例えば
ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆｓｉｌｉｃｏｎ
法：ＬＯＣＯＳ法）を適用することに依り、ｐ型シリコ
ン半導体基板１上に二酸化シリコン膜からなるフィール
ド絶縁膜２を形成する。
【００２８】２−（２） 前記耐酸化性マスクを除去してｐ型シリコン半導体基板
１の一部、即ち、活性領域を表出させた後、熱酸化法を
適用することに依り、厚さが例えば２００〔Å〕程度で
あるゲート絶縁膜３を形成する。
１の一部、即ち、活性領域を表出させた後、熱酸化法を
適用することに依り、厚さが例えば２００〔Å〕程度で
あるゲート絶縁膜３を形成する。
【００２９】２−（３） 化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば２０００〔Å〕程度である多結晶シリコン膜
を成長させる。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば２０００〔Å〕程度である多結晶シリコン膜
を成長させる。
【００３０】２−（４） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とする
反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
前記多結晶シリコン膜のパターニングを行って、ゲート
電極４1 ，４2 ，４3 及びその他の電極・配線を形成す
る。
ロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とする
反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
前記多結晶シリコン膜のパターニングを行って、ゲート
電極４1 ，４2 ，４3 及びその他の電極・配線を形成す
る。
【００３１】２−（５） イオン注入法を適用することに依って、ゲート電極４1
などをマスクとしてＡｓイオンの打ち込みを行い、セル
フ・アライメント方式に依るｎ+ 型ソース領域（図示せ
ず）及びｎ+ 型ドレイン領域６1Aを形成する。尚、この
際、ゲート電極４1 など諸電極・配線にも不純物が導入
されて導電性化されることは云うまでもない。
などをマスクとしてＡｓイオンの打ち込みを行い、セル
フ・アライメント方式に依るｎ+ 型ソース領域（図示せ
ず）及びｎ+ 型ドレイン領域６1Aを形成する。尚、この
際、ゲート電極４1 など諸電極・配線にも不純物が導入
されて導電性化されることは云うまでもない。
【００３２】図３参照 ３−（１） ＣＶＤ法を適用することに依り、厚さが例えば３０００
〔Å〕程度である二酸化シリコン膜を形成する。
〔Å〕程度である二酸化シリコン膜を形成する。
【００３３】３−（２） エッチング・ガスをＣＦ4 ＋Ｏ2 ＋Ｈ2 とするＲＩＥ法
を適用することに依り、前記二酸化シリコン膜の異方性
エッチングを行い、平面に在る二酸化シリコン膜が全て
除去されるまで継続する。
を適用することに依り、前記二酸化シリコン膜の異方性
エッチングを行い、平面に在る二酸化シリコン膜が全て
除去されるまで継続する。
【００３４】この加工を施すことに依り、ゲート電極４
1 などの側面にのみ、表面が緩徐な傾斜面をなす側壁膜
２Ａが残留する。
1 などの側面にのみ、表面が緩徐な傾斜面をなす側壁膜
２Ａが残留する。
【００３５】ここに見られる側壁膜２Ａが前記した条
件、ａ＞ｄ、を満足していることは云うまでもない。因
みに、前記異方性エッチングを行った後の側壁膜２Ａの
底面に於ける厚さａは２４００〔Å〕であり、ゲート電
極４1 などの厚さｄは前記したとおり２０００〔Å〕で
ある。
件、ａ＞ｄ、を満足していることは云うまでもない。因
みに、前記異方性エッチングを行った後の側壁膜２Ａの
底面に於ける厚さａは２４００〔Å〕であり、ゲート電
極４1 などの厚さｄは前記したとおり２０００〔Å〕で
ある。
【００３６】図４参照 ４−（１） ＣＶＤ法を適用することに依り、厚さが例えば１０００
〔Å〕程度である二酸化シリコンからなる層間絶縁膜７
を形成する。
〔Å〕程度である二酸化シリコンからなる層間絶縁膜７
を形成する。
【００３７】図５参照 ５−（１） 通常のフォト・リソグラフィ技術を適用することに依
り、層間絶縁膜７及びゲート絶縁膜３のエッチングを行
い、メモリ・キャパシタの蓄積電極コンタクト窓である
開口７Ａを形成し、ドレイン領域６1Aなどの一部を表出
させる。
り、層間絶縁膜７及びゲート絶縁膜３のエッチングを行
い、メモリ・キャパシタの蓄積電極コンタクト窓である
開口７Ａを形成し、ドレイン領域６1Aなどの一部を表出
させる。
【００３８】図６参照 ６−（１） ＣＶＤ法を適用することに依り、厚さが例えば０．５
〔μｍ〕程度である多結晶シリコン膜８を形成する。
〔μｍ〕程度である多結晶シリコン膜８を形成する。
【００３９】６−（２） イオン注入法を適用することに依り、例えばＡｓイオン
を打ち込んで多結晶シリコン膜８を導電性化する。
を打ち込んで多結晶シリコン膜８を導電性化する。
【００４０】図７参照 ７−（１） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とする
ＲＩＥ法を適用することに依り、多結晶シリコン膜８の
パターニングを行ってメモリ・キャパシタに於ける一方
の電極である蓄積電極８1A，８1Bなどを形成する。
ロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とする
ＲＩＥ法を適用することに依り、多結晶シリコン膜８の
パターニングを行ってメモリ・キャパシタに於ける一方
の電極である蓄積電極８1A，８1Bなどを形成する。
【００４１】この蓄積電極８1Aなどの平面の面積と側面
の面積は殆ど等しく、メモリ・セルの平面の面積が１０
〔μｍ2 〕以下である場合、全体の面積は７〔μｍ2 〕
以上にすることができる。
の面積は殆ど等しく、メモリ・セルの平面の面積が１０
〔μｍ2 〕以下である場合、全体の面積は７〔μｍ2 〕
以上にすることができる。
【００４２】ところで、多結晶シリコン膜８のパターニ
ングを行う場合、本発明では、例えばゲート電極４2 と
４3 との間に側壁膜２Ａが存在し、しかも、前記したよ
うに、ａ＞ｄ、なる条件下にある為、その間隙は、側壁
膜２Ａがないか、或いは、あっても、ａ＞ｄ、なる条件
下にない場合に比較して著しく狭くなっている。
ングを行う場合、本発明では、例えばゲート電極４2 と
４3 との間に側壁膜２Ａが存在し、しかも、前記したよ
うに、ａ＞ｄ、なる条件下にある為、その間隙は、側壁
膜２Ａがないか、或いは、あっても、ａ＞ｄ、なる条件
下にない場合に比較して著しく狭くなっている。
【００４３】従って、その狭い間隙の影響を反映した層
間絶縁膜７に現れた間隙も狭いものとなっているから、
そこに入り込んだ多結晶シリコン膜８の一部の量は、側
壁膜２Ａが存在しない場合に比較して大変に少ないの
で、前記多結晶シリコン膜８のパターニングを行う際の
オーバ・エッチング量は少なくて済むから、エッチング
結果は良好なものとなる。
間絶縁膜７に現れた間隙も狭いものとなっているから、
そこに入り込んだ多結晶シリコン膜８の一部の量は、側
壁膜２Ａが存在しない場合に比較して大変に少ないの
で、前記多結晶シリコン膜８のパターニングを行う際の
オーバ・エッチング量は少なくて済むから、エッチング
結果は良好なものとなる。
【００４４】また、側壁膜２Ａがないか、或いは、あっ
ても、ａ＞ｄ、なる条件を満たしていない場合では、ゲ
ート電極４2 などのエッジ及びその側面を覆う層間絶縁
膜７は、かなり急峻に立ち下がることになるので、多結
晶シリコン膜８をパターニングする為のマスクがずれ
て、例えば蓄積電極８1Aのエッジが図に矢印で示した近
傍に位置した場合には、蓄積電極８1Aのエッジと層間絶
縁膜７との立ち上がり部分との狭間で多結晶シリコン膜
８のエッチング残渣を生じたり、或いは、多結晶シリコ
ン膜８のエッジに先鋭な突起が生じてしまい、そこに電
界集中が起こったり、或いは、その上に形成する誘電体
膜などのカバレイジに問題を生じることになる。
ても、ａ＞ｄ、なる条件を満たしていない場合では、ゲ
ート電極４2 などのエッジ及びその側面を覆う層間絶縁
膜７は、かなり急峻に立ち下がることになるので、多結
晶シリコン膜８をパターニングする為のマスクがずれ
て、例えば蓄積電極８1Aのエッジが図に矢印で示した近
傍に位置した場合には、蓄積電極８1Aのエッジと層間絶
縁膜７との立ち上がり部分との狭間で多結晶シリコン膜
８のエッチング残渣を生じたり、或いは、多結晶シリコ
ン膜８のエッジに先鋭な突起が生じてしまい、そこに電
界集中が起こったり、或いは、その上に形成する誘電体
膜などのカバレイジに問題を生じることになる。
【００４５】本発明では、ａ＞ｄ、なる側壁膜２Ａの存
在で、前記したような問題には一切無縁である。
在で、前記したような問題には一切無縁である。
【００４６】図８（及び図９）参照 ８−（１） 湿性雰囲気中に於いて熱酸化法を適用することに依り、
蓄積電極８1Aなどの表面に厚さが例えば１００〔Å〕程
度である二酸化シリコンからなるメモリ・キャパシタの
誘電体膜９1A，９1Bなどを形成する。
蓄積電極８1Aなどの表面に厚さが例えば１００〔Å〕程
度である二酸化シリコンからなるメモリ・キャパシタの
誘電体膜９1A，９1Bなどを形成する。
【００４７】８−（２） この後、通常の技法を適用することに依り、多結晶シリ
コン膜からなるセル・プレートと呼ばれるメモリ・キャ
パシタに於ける他方の電極である対向電極（例えば図９
の対向電極１０1 ）、二酸化シリコンからなる層間絶縁
膜（例えば図９の層間絶縁膜１１）、ポリサイドからな
るビット線（例えば図９のビット線１２1 ）、ＰＳＧか
らなる層間絶縁膜（例えば図９の層間絶縁膜１３）、Ａ
ｌからなるワード線の一部をなしている電極・配線（例
えば図９の電極・配線１４）などを形成する。
コン膜からなるセル・プレートと呼ばれるメモリ・キャ
パシタに於ける他方の電極である対向電極（例えば図９
の対向電極１０1 ）、二酸化シリコンからなる層間絶縁
膜（例えば図９の層間絶縁膜１１）、ポリサイドからな
るビット線（例えば図９のビット線１２1 ）、ＰＳＧか
らなる層間絶縁膜（例えば図９の層間絶縁膜１３）、Ａ
ｌからなるワード線の一部をなしている電極・配線（例
えば図９の電極・配線１４）などを形成する。
【００４８】前記説明した実施例に於いては、側壁膜２
Ａをａ＞ｄとして設けたことが影響して蓄積電極８1Aな
どが精密にパターニングされ、それ以後の工程に悪影響
を与えていないことは勿論である。
Ａをａ＞ｄとして設けたことが影響して蓄積電極８1Aな
どが精密にパターニングされ、それ以後の工程に悪影響
を与えていないことは勿論である。
【００４９】
【発明の効果】本発明に依る半導体記憶装置及びその製
造方法では、基板上に複数のワード線が形成され、ワー
ド線のエッジ側面に絶縁物質からなる側壁膜が形成さ
れ、ワード線と側壁膜を層間絶縁膜で覆われ、層間絶縁
膜上にワード線に於けるエッジ上方を横切って延在する
パターン化されたメモリ・セル・キャパシタの一方の電
極が形成され、ワード線の厚さをｄとし且つ側壁膜が下
地と接する底面に於ける厚さをａとして、ａ＞ｄなる条
件が満たされ、且つ、メモリ・セル・キャパシタの一方
の電極は互いに隣接する前記ワード線間で分離されてい
る。
造方法では、基板上に複数のワード線が形成され、ワー
ド線のエッジ側面に絶縁物質からなる側壁膜が形成さ
れ、ワード線と側壁膜を層間絶縁膜で覆われ、層間絶縁
膜上にワード線に於けるエッジ上方を横切って延在する
パターン化されたメモリ・セル・キャパシタの一方の電
極が形成され、ワード線の厚さをｄとし且つ側壁膜が下
地と接する底面に於ける厚さをａとして、ａ＞ｄなる条
件が満たされ、且つ、メモリ・セル・キャパシタの一方
の電極は互いに隣接する前記ワード線間で分離されてい
る。
【００５０】前記構成を採ることに依り、メモリ・キャ
パシタに於ける蓄積電極を厚く形成して容量増加を図る
ようにする際、蓄積電極となるべき厚い多結晶シリコン
膜を精密且つ再現性良好にパターニングすることが可能
となって、半導体記憶装置を高集積化する為に有効であ
り、また、その構造を実現させる為には、段差の原因と
なる被膜の厚さと該被膜の側面に形成する側壁膜の厚さ
との関係を考慮するのみで足りるので、その実施に何ら
の困難もない。
パシタに於ける蓄積電極を厚く形成して容量増加を図る
ようにする際、蓄積電極となるべき厚い多結晶シリコン
膜を精密且つ再現性良好にパターニングすることが可能
となって、半導体記憶装置を高集積化する為に有効であ
り、また、その構造を実現させる為には、段差の原因と
なる被膜の厚さと該被膜の側面に形成する側壁膜の厚さ
との関係を考慮するのみで足りるので、その実施に何ら
の困難もない。
【図１】本発明の原理を説明する為のＤＲＡＭを表す要
部切断側面図である。
部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図７】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図８】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図９】実用化されている一般的なＤＲＡＭの構造を説
明する為の要部切断側面図である。
明する為の要部切断側面図である。
【図１０】メモリ・キャパシタ容量を確保する為の対策
を施した高集積化ＤＲＡＭを説明する為の要部切断側面
図である。
を施した高集積化ＤＲＡＭを説明する為の要部切断側面
図である。
１ 半導体基板 ２ フィールド絶縁膜 ２Ａ 側壁膜 ３ ゲート絶縁膜 ４1 ゲート電極（ワード線） ４2 ゲート電極（ワード線） ４3 ゲート電極（ワード線） ５1A ｎ+ 型ソース領域 ６1A ｎ+ 型ドレイン領域 ６1B ｎ+ 型ドレイン領域 ７ 層間絶縁膜 ７Ａ 開口 ８ 多結晶シリコン膜 ８1A 蓄積電極 ８1B 蓄積電極 ９1A 誘電体膜 ９1B 誘電体膜 １０1 対向電極 １１ 層間絶縁膜 １２1 ビット線 １３ 層間絶縁膜 １４ 電極・配線 ａ 側壁膜が下地と接する底面の厚さ ｄ ゲート電極の厚さ Ｓ 蓄積電極の厚さ θ 側壁膜の下端が下地と接する点でなす角度
Claims (3)
- 【請求項１】基板上に於いてパターン化された複数のワ
ード線と、 前記ワード線のエッジ側面に形成された絶縁物質からな
る側壁膜と、 前記ワード線と前記側壁膜を覆う層間絶縁膜と、 前記層間絶縁膜上に形成され前記ワード線に於けるエッ
ジ上方を横切って延在するパターン化されたメモリ・セ
ル・キャパシタの一方の電極とを備え、 前記ワード線の厚さをｄとし且つ前記側壁膜が下地と接
する底面に於ける厚さをａとして、 ａ＞ｄ なる条件を満たし、且つ、 前記メモリ・セル・キャパシタの一方の電極は互いに隣
接する前記ワード線間に於いて分離されてなることを特
徴とする半導体記憶装置。 - 【請求項２】メモリ・セル・キャパシタの一方の電極に
於ける側面積が表面積と同程度以上となるよう厚さを選
択してなることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】基板表面に対して実質的に垂直なエッジ側
面をもち且つ段差を生成する膜厚ｄをもった複数のワー
ド線を前記基板上に形成する工程と、 次いで、前記ワード線を覆い且つ前記ワード線に於ける
前記膜厚ｄに比較して厚い膜厚の絶縁膜を形成する工程
と、 次いで、前記絶縁膜を異方性エッチングして前記ワード
線のエッジ側面に下地と接する底面の厚さがａであって
且つａ＞ｄの条件を維持した側壁膜を形成する工程と、 次いで、前記ワード線並びに前記側壁膜を覆う層間絶縁
膜を形成する工程と、 次いで、前記層間絶縁膜を覆う導電体膜を形成する工程
と、 次いで、所要パターンをもつマスクを形成してから前記
導電体膜を異方性エッチングして互いに隣接する前記ワ
ード線間で分離させてメモリ・セル・キャパシタの一方
の電極を形成する工程とが含まれてなることを特徴とす
る半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06179866A JP3076952B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06179866A JP3076952B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147333A true JPH07147333A (ja) | 1995-06-06 |
| JP3076952B2 JP3076952B2 (ja) | 2000-08-14 |
Family
ID=16073286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06179866A Expired - Lifetime JP3076952B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076952B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124951A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6153938U (ja) * | 1984-09-11 | 1986-04-11 | ||
| JPS62190869A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62252974A (ja) * | 1986-03-07 | 1987-11-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
-
1994
- 1994-08-01 JP JP06179866A patent/JP3076952B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124951A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6153938U (ja) * | 1984-09-11 | 1986-04-11 | ||
| JPS62190869A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62252974A (ja) * | 1986-03-07 | 1987-11-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3076952B2 (ja) | 2000-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20020084481A (ko) | 반도체 장치의 캐패시터 및 그 제조방법 | |
| KR100327123B1 (ko) | 디램셀캐패시터의제조방법 | |
| KR100456694B1 (ko) | 기저부보다 더 작은 단면크기를 갖는 도전성 플러그들의돌출부들 상에 위치하는 강유전체 커패시터들 및 그형성방법들 | |
| US6403431B1 (en) | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits | |
| US5668039A (en) | Method for forming crown-shape capacitor node with tapered etching | |
| KR100207462B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR100493794B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20040001927A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR920006754B1 (ko) | 측벽막을 갖는 반도체 장치와 그 제조방법 | |
| JPH07147333A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3076951B2 (ja) | 半導体装置の製造方法 | |
| US6033966A (en) | Method for making an 8-shaped storage node DRAM cell | |
| US5670407A (en) | Method of fabricating a toothed-shape capacitor node in a semiconductor DRAM circuit | |
| KR20070019134A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR100440886B1 (ko) | 반도체 소자의 전하저장전극 형성 방법 | |
| US6365328B1 (en) | Semiconductor structure and manufacturing method | |
| KR920007791B1 (ko) | Dram 셀의 스택캐패시터 제조방법 | |
| KR0168402B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR0175052B1 (ko) | 비트 라인 전극을 갖춘 반도체 메모리 장치 및 그 제조 방법 | |
| KR0126624B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR960012255B1 (ko) | 커패시터 및 그 제조방법 | |
| KR940006661B1 (ko) | 트랜치 커패시터 제조방법 | |
| KR100211542B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100695882B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2000101046A (ja) | 半導体装置内で担体上に配置されたキャパシタ、およびこのキャパシタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000516 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080616 Year of fee payment: 8 |