JPH03268425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、多層配線とその下層部の電気的接合を有する
半導体装置の製造方法に関し。
半導体装置の製造方法に関し。
コンタクトホール内のバリアメタルの断線・破損による
配線金属の拡散層への突き抜けを防止することを目的と
し。
配線金属の拡散層への突き抜けを防止することを目的と
し。
半導体基板上に拡散層を選択的に形成する工程と、該半
導体基板上に絶縁膜を被覆する工程と。
導体基板上に絶縁膜を被覆する工程と。
該絶縁膜を貫通して、該拡散層に達するコンタクトホー
ルを開口する工程と、該コンタクトホール底面から該絶
縁膜表面に延在するように、バリアメタル膜を被覆する
工程と、該バリアメタル膜の表面を酸素含有雰囲気中で
アニールすることにより金属酸化物に変換する工程と、
該金属酸化物を斜め入射のスパッタ−エッチングにより
、該コンタクトホール内を残して、エツチング除去する
工程と、該コンタクトホール底面を含む該バリアメタル
（６）表面に配線金属を被覆し、パタニングする工程と
を含むように構成する。
ルを開口する工程と、該コンタクトホール底面から該絶
縁膜表面に延在するように、バリアメタル膜を被覆する
工程と、該バリアメタル膜の表面を酸素含有雰囲気中で
アニールすることにより金属酸化物に変換する工程と、
該金属酸化物を斜め入射のスパッタ−エッチングにより
、該コンタクトホール内を残して、エツチング除去する
工程と、該コンタクトホール底面を含む該バリアメタル
（６）表面に配線金属を被覆し、パタニングする工程と
を含むように構成する。
本発明は、多層配線とその下層部の電気的接合を有する
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
近年のＬＳＩの高集積化に伴い、多層配線の配線層や、
電気的接合部の高度な信頼性が要求されている。
電気的接合部の高度な信頼性が要求されている。
このため、バリヤメタルを有して、シリコン（Ｓｉ）を
含有しない アルミニウム（Ａ１）合金が多く使用され
るようになってきたが、バリア性を保証するためには、
バリヤメタルの膜厚を厚くする必要があり、ＬＳＩの高
集積化に伴う薄膜化に反することとなる。
含有しない アルミニウム（Ａ１）合金が多く使用され
るようになってきたが、バリア性を保証するためには、
バリヤメタルの膜厚を厚くする必要があり、ＬＳＩの高
集積化に伴う薄膜化に反することとなる。
第２図は従来例の説明図である。
図において、９はＳｉ基板、 １０はｎ＋拡散層、 １
１はＳｉｎ、膜、１２はバリアメタル、 １３はＡ１合
金である。
１はＳｉｎ、膜、１２はバリアメタル、 １３はＡ１合
金である。
従来のＬｌにおいては、多層配線の配線層とその電気的
接合の信頼性を向上するために、Ｓｉを含有しないＡ１
合金が配線材料として用いられ。
接合の信頼性を向上するために、Ｓｉを含有しないＡ１
合金が配線材料として用いられ。
更に、下層配線にはバリヤメタルを使用していた。
ところが、ＬＳＩの高集積化に伴い、電気的接合部であ
る多層配線のコンタクトホール内での。
る多層配線のコンタクトホール内での。
バリヤメタルの堆積膜厚が減少して、１合金がＳｉ基板
内にアロイスパイクして、電気的接合の不良が生じると
いう問題が起こってきた。
内にアロイスパイクして、電気的接合の不良が生じると
いう問題が起こってきた。
従って、バリヤメタルを厚くせざるを得なかったが、厚
くすると、その平坦性が失われ、更にその上層に配線を
形成する際に不具合を生じてしまつ０ 又、バリアメタルを酸化し、バリア性を向上するといっ
た手法もあるが、この場合、エツチングが困難と成って
くる。
くすると、その平坦性が失われ、更にその上層に配線を
形成する際に不具合を生じてしまつ０ 又、バリアメタルを酸化し、バリア性を向上するといっ
た手法もあるが、この場合、エツチングが困難と成って
くる。
本発明は９以上の点を鑑み、コンタクトホール内のバリ
アメタルの断線・破損による配線金属の拡散層への突き
抜けを防止して、多層配線の信頼性を保証する半導体装
置の製造方法を提供することを目的とする。
アメタルの断線・破損による配線金属の拡散層への突き
抜けを防止して、多層配線の信頼性を保証する半導体装
置の製造方法を提供することを目的とする。
第１図は本発明の原理説明図である。
図において、１は半導体基板、２は拡散層、３はＳｉＯ
□膜、４はＰＳＧ膜、５はコンタクトホール。
□膜、４はＰＳＧ膜、５はコンタクトホール。
６はバリアメタル、７は金属酸化物、８は配線金属であ
る。
る。
本発明の目的は、第１図（ａ）に示すように。
半導体基板ｌ上に拡散層２を選択的に形成する工程と。
第１図（ｂ）に示すように、該半導体基板１上に絶縁膜
３を被覆する（多層の絶縁膜も含む）工程と。
３を被覆する（多層の絶縁膜も含む）工程と。
第１図（ｃ）に示すように、該絶縁膜３を貫通して、該
拡散層２に達するコンタクトホール５を開口する工程と
。
拡散層２に達するコンタクトホール５を開口する工程と
。
該絶縁膜３が多層であり、多層の表面がＰＳＧ膜の場合
には、酸素（０，）アニールにより、該ＰＳＧ膜４の該
コンタクトホール５の上縁をメルトする工程と。
には、酸素（０，）アニールにより、該ＰＳＧ膜４の該
コンタクトホール５の上縁をメルトする工程と。
第１図（ｄ）に示すように、該コンタクトホール５底面
から該絶縁膜３表面に延在するように。
から該絶縁膜３表面に延在するように。
バリアメタル膜６を被覆する工程と。
該バリアメタル膜６の表面を酸素含有雰囲気中でアニー
ルすることにより金属酸化物７に変換する工程と。
ルすることにより金属酸化物７に変換する工程と。
第１図（ｅ）に示すように、該金属酸化物７を斜め入射
のスパッタ−エッチングにより、該コンタクトホール５
内を残して、エツチング除去する工程と。
のスパッタ−エッチングにより、該コンタクトホール５
内を残して、エツチング除去する工程と。
該コンタクトホール５底面を含む該バリアメタル６表面
に配線金属を被覆し、パタニングする工程とを含むこと
により達成される。
に配線金属を被覆し、パタニングする工程とを含むこと
により達成される。
本発明のように、コンタクトホール内にのみ。
酸化膜が形成されているので、Ａ１合金等の配線金属と
バリヤメタルの配線パターンをエツチングするときに支
障を来すことはな（、また、配線金属とｎ＋拡散層との
コンタクト不良も生じない。
バリヤメタルの配線パターンをエツチングするときに支
障を来すことはな（、また、配線金属とｎ＋拡散層との
コンタクト不良も生じない。
第１図により本発明の一実施例について、工程順模式断
面図により説明する。
面図により説明する。
第１図（ａ）に示すように、ｐ型のＳｉ基板ｌ上にイオ
ン注入法により、硼素イオン（Ｂ＋）を加速電圧１００
ｋｅＶ、ドーズ量１ｘｌＯ” ／ＣＩＯ”の条件で注入
し、活性化アニールを行って、ｎ＋拡散層２を形成する
。
ン注入法により、硼素イオン（Ｂ＋）を加速電圧１００
ｋｅＶ、ドーズ量１ｘｌＯ” ／ＣＩＯ”の条件で注入
し、活性化アニールを行って、ｎ＋拡散層２を形成する
。
第１図（ｂ）に示すように、Ｓｉ基板ｌ上に、 ＣＶＯ
法により、８００℃でＯ２２μｍの厚さにＳｉｎ、膜３
を被覆し、続いて、７００℃で０，５μｍの厚さにＰＳ
ＧＳｉＯ２層する。
法により、８００℃でＯ２２μｍの厚さにＳｉｎ、膜３
を被覆し、続いて、７００℃で０，５μｍの厚さにＰＳ
ＧＳｉＯ２層する。
第１図（Ｃ）に示すように、レジストをマスクとして、
ＲＩＢ法により異方性エツチングを行って。
ＲＩＢ法により異方性エツチングを行って。
コンタクトホール５を開口しする
次に、９５０℃の０□アニールにより、 ＰＳＧＳｉＯ
２ンタクトホールのメルトを行う。
２ンタクトホールのメルトを行う。
この結果、 ＰＳＧＳｉＯ２ンタクトホール５の上縁部
分が丸（なり９次工程のバリアメタルの断線が防止され
る。
分が丸（なり９次工程のバリアメタルの断線が防止され
る。
第１図（ｄ）に示すように、スパッタ法により。
バリアメタル６として、チタン（Ｔｉ）を２００人、窒
化チタン（ＴｉＮ）を１．０００人の厚さに連続して堆
積する 続いて、４００℃で０□アニールを行い、チタンの金属
酸化物７であるＴｉ０ｘＮｙをバリアメタル６上に薄（
、約５０人の厚さに形成する。
化チタン（ＴｉＮ）を１．０００人の厚さに連続して堆
積する 続いて、４００℃で０□アニールを行い、チタンの金属
酸化物７であるＴｉ０ｘＮｙをバリアメタル６上に薄（
、約５０人の厚さに形成する。
第１図（ｅ）に示すように、コンタクトホール５内の金
属酸化物がエツチングされないように。
属酸化物がエツチングされないように。
斜め入射による。アルゴンイオン（Ａｒ” ）のスパッ
タエツチングを行う。
タエツチングを行う。
この結果は、第１図（ｆ）に平面図で示すように、バリ
アメタル６上の薄い金属酸化物７はエツチング除去され
て、コンタクトホール内にのみ。
アメタル６上の薄い金属酸化物７はエツチング除去され
て、コンタクトホール内にのみ。
金属酸化物７が残ることになる。
続いて、再び、第１図（ｅ）に示すように、配線金属８
として、２％の銅（Ｃｕ）を含有するＡｌ膜を５．００
０人の厚さに堆積し、パターニングして配線パターンを
形成する。
として、２％の銅（Ｃｕ）を含有するＡｌ膜を５．００
０人の厚さに堆積し、パターニングして配線パターンを
形成する。
その後９通常の工程により素子を形成する。
以上説明したように９本発明によれば、バリアメタル層
の薄いコンタクトホール内においても。
の薄いコンタクトホール内においても。
十分なバリア性を示し、かつ、電気的な接合や配線の信
頼性の向上にも寄与するところが大きい。
頼性の向上にも寄与するところが大きい。
第１図は本発明の工程順模式断面図。
第２図は従来例の説明図
である。
図において。
ｌは半導体基板、 ２は拡散層。
３はＳｉｎ、膜、 ４はＰＳＧ膜。
５はコンタクトホール。
６はバリアメタル、 ７は金属酸化物。
８は配線金属
２拡ａ層
／
Claims (1)
- 【特許請求の範囲】 １）半導体基板（１）上に拡散層（２）を選択的に形成
する工程と、 該半導体基板（１）上に絶縁膜（３）を被覆する工程と
、該絶縁膜（３）を貫通して、該拡散層（２）に達する
コンタクトホール（５）を開口する工程と、 該コンタクトホール（５）底面から該絶縁膜（３）表面
に延在するように、バリアメタル膜（６）を被覆する工
程と、 該バリアメタル膜（６）の表面を酸素含有雰囲気中でア
ニールすることにより金属酸化物（７）に変換する工程
と、 該金属酸化物（７）を斜め入射のスパッタ−エッチング
により、該コンタクトホール（５）内を残して、エッチ
ング除去する工程と、 該コンタクトホール（５）底面を含む該バリアメタル（
６）表面に配線金属を被覆し、パタニングする工程とを
含むことを特徴とする半導体装置の製造方法。 ２）半導体基板（１）上に拡散層（２）を選択的に形成
する工程と、 該半導体基板（１）上に二酸化シリコン（ＳｉＯ＿２）
膜（３）、燐珪酸ガラス（ＰＳＧ）膜（４）を、順次積
層する工程と、該ＳｉＯ＿２膜（３）、該ＰＳＧ膜（４
）を貫通して、該拡散層（２）に達するコンタクトホー
ル（５）を開口する工程と、アニールにより、該ＰＳＧ
膜（４）の該コンタクトホール（５）の上縁をメルトす
る工程と、 該コンタクトホール（５）底面から該ＰＳＧ膜（４）表
面に延在するように、バリアメタル膜（６）を被覆する
工程と、 該バリアメタル膜（６）の表面をＯ＿２アニールにより
金属酸化膜（７）に変換する工程と、 該金属酸化膜（７）を斜め入射のスパッタ−エッチング
により、該コンタクトホール（５）内を残して、エッチ
ング除去する工程と、 該コンタクトホール（５）底面を含む該バリアメタル膜
（６）表面に配線金属を被覆し、パタニングする工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6910890A JPH03268425A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6910890A JPH03268425A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268425A true JPH03268425A (ja) | 1991-11-29 |
Family
ID=13393105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6910890A Pending JPH03268425A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268425A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5207057A (en) * | 1991-05-16 | 1993-05-04 | Toyota Jidosha Kabushiki Kaisha | Air-fuel ratio control device for an engine |
| KR100299511B1 (ko) * | 1999-06-18 | 2001-11-01 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
| JP2012033900A (ja) * | 2010-07-02 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
-
1990
- 1990-03-19 JP JP6910890A patent/JPH03268425A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5207057A (en) * | 1991-05-16 | 1993-05-04 | Toyota Jidosha Kabushiki Kaisha | Air-fuel ratio control device for an engine |
| KR100299511B1 (ko) * | 1999-06-18 | 2001-11-01 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
| JP2012033900A (ja) * | 2010-07-02 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US9153537B2 (en) | 2010-07-02 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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