KR19980039374A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 제조 방법은, 기판에 반도체 소자를 형성하는 단계, 반도체 소자 위에 제1 금속막을 증착하는 단계, 광막을 적층한 후 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 제1 금속막 패턴을 형성하는 단계, 절연막을 제1 금속막보다 높게 형성하는 단계, 절연막을 제1 금속막과 높이가 동일하게 평탄화시키는 단계, 제2 금속막을 적층하는 단계로 이루어져 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 반도체 장치의 금속 배선 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 금속 배선과 반도체 소자를 연결하기 위한 접촉부의 폭(width)이 감소하고 종횡비(aspect ratio)가 증가함에 따라 접촉부 내부에 금속을 채우는 방법이 중요하게 되었다.
도 1은 종래의 반도체 장치를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 종래의 반도체 장치는, 기판(1)에 반도체 소자(2)가 형성되어 있으며, 반도체 소자(2) 위에 절연막(3)이 반도체 소자(2)의 일부가 드러나도록 형성되어 있으며, 이 드러난 반도체 소자(2)와 절연막(3)을 덮도록 금속막(6)이 덮혀 있다.
이러한 반도체 장치는 다음과 같은 공정 순서에 의해 만들어진다.
도 2a-2c는 도1의 제조 방법의 순서를 나타낸 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 기판(1)에 반도체 소자(2)를 형성한다. 다음, 반도체 소자(2) 위에 절연막(3)을 적층한다. 다음, 도2의 b에 도시한 바와 같이, 절연막(3)을 반도체 소자(2)의 일부가 드러나도록 식각한다. 다음, 반도체 소자(2) 위에 자연적으로 형성된 산화막(5)을 제거한다. 다음, 도2의 C에 도시한 바와 같이 드러난 반도체 소자(2)와 절연막(3)을 덮도록 금속막(6)을 적층한다.
이와 같은 종래의 반도체 장치는, 식각된 절연막(3)의 단차부 즉, 반도체 소자(2)와 금속막(6)이 접촉되는 부분인 접촉부에서 금속막(6)이 얇게 형성되므로 금속 배선의 전자 이동(electromigration) 특성이 저하되고 접촉 저항(contact resistance)을 증가시킨다. 그러므로 드러난 반도체 소자(2) 위에서부터 높이만큼 금속막을 형성시켜 절연막과의 단차를 없애야 하는데, 이에 따른 어려움이 따른다. 이를테면, 고온 스퍼터링 방법이나 리플로우 방법, 화학 기상 증착법등이 있는데
고온 스퍼터링 방법이나 리플로우 방법의 경우에는 반도체 소자의 일부가 드러나는 접촉부의 폭에 제약을 받으며, 화학 기상 증착법의 경우에는 알루미늄 증착전에 견고한 장벽 금속의 증착이 필요하며 어닐링 공정이 필요하다.
그러므로 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 반도체 소자와 금속막이 접촉되는 부분인 접촉부를 형성하기 위해 절연막을 식각하는 공정을 하지 않아도 되는 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
도 1은 종래의 반도체 장치를 나타낸 단면도이고,
도 2a-2c는 도1의 제조 방법의 순서를 나타낸 단면도이고,
도 3은 본 발명의 실시예에 따른 반도체 장치를 나타낸 단면도이고,
도 4a-4f는 도3의 제조 방법의 순서를 나타낸 단면도이다.
이러한 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판에 형성되어 있는 반도체 소자, 상기 반도체 소자의 일부분 위에 형성되어 있는 제1금속막, 상기 제1 금속막이 형성되어 있지 않은 상기 반도체 소자의 일부분과 상기 기판 위에 형성되어 있는 절연막, 상기 절연막과 상기 제1금속막 위에 상기 제1 금속막과 전기적으로 접속되게 형성되어 있는 제2 금속막을 포함하고 있다.
이와 같은 반도체 장치는. 금속막과 반도체 소자의 전기적 접촉 저항이 좋다.
이와 같은 반도체 장치는 전기적 신호가 제2 금속막(12)과 제1 금속막(9)을 통하여 반도체 소자(8)에 전달된다.
이러한 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판에 반도체 소자를 형성하는 단계, 상기 반도체 소자 위에 제1 금속막을 증착하는 단계, 감광막을 적층한 후 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 제1 금속막 패턴을 형성하는 단계, 절연막을 상기 제1 금속막보다 높게 형성하는 단계, 상기 절연막을 상기 제1 금속막과 높이가 동일하게 평탄화시키는 단계, 제2 금속막을 적층하는 단계를 포함한다.
이와 같은 반도체 장치의 제조 방법은 금속막과 반도체 소자의 접속을 위해 절연막을 식각하는 공정이 필요하지 않다.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 반도체 장치 및 제조 방법의 바람직한 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 반도체 장치는, 기판(7)에 반도체 소자(8)가 형성되어 있으며, 반도체 소자(8)의 일부분 위에 제1금속막(9)이 형성되어 있고, 제1 금속막(9)이 형성되어 있지 않은 반도체 소자(8)의 일부분과 기판(7) 위에 절연막(11)이 형성되어 있고, 절연막(11)과 제1금속막(9) 위에 제1 금속막(9)과 전기적으로 접속되게 제2 금속막(12)이 형성되어 있다.
이와 같은 반도체 장치는 전기적 신호가 제2 금속막(12)과 제1 금속막(9)을 통하여 반도체 소자(8)에 전달된다.
이러한 반도체 장치는 다음과 같은 공정 순서에 의해 만들어진다.
도 4a-4f는 도3의 제조 방법의 순서를 나타낸 단면도이다.
먼저, 도 4a에 도시한 바와 같이, 기판(7)에 반도체 소자(8)를 형성한다. 다음, 반도체 소자(8) 표면에 성장한 산화막을 제거하기 위해 세정한다. 다음, 반도체 소자(8) 위에 제1 금속막(9)으로 Al, Cu, W, Au,또는 그 합금 등을 스퍼터링 방식으로 1000Å 이상의 두께로 증착한다. 다음, 감광막(10)을 적층한 후 패턴을 형성한다.
다음, 도 4b에 도시한 바와 같이, 감광막(10) 패턴을 마스크로 하여 제1 금속막(9) 패턴을 형성한다. 잔류 감광막 패턴 제거후 350℃ 이상의 온도에서 열처리하여 제1 금속막(9)의 내부 결함을 제거한다.
다음, 도 4c에 도시한 바와 같이, 절연막(11)을 SiO2, PSG, BPSG, SOG, TEOS 등을 화학 기상 증착법으로 증착한다. 이때 절연막(11)의 두께는 제1 금속막(9)의 높이보다 높게 형성한다. 또한 제1 금속막(9)으로 알루미늄 또는 알루미늄합금으로 형성하였을 경우에는 절연막(11) 증착 온도는 450℃ 이하로 제한한다.
다음, 도 4d에 도시한 바와 같이, 절연막(11)을 제1 금속막(9)이 드러나도록 제1 금속막(9)과 높이가 동일하게 평탄화시킨다. 이 후 제1 금속막(9) 위에 자연적으로 형성된 산화막을 제거하기 위해 진공 상태에서 RF 식각을 한다.
다음, 도 4e에 도시한 바와 같이, 제2 금속막(12)으로 알루미늄(Al, Cu, W, Au, 또는 그 합금)등으로 적층한다.
다음, 도 4f에 도시한 바와 같이, 감광막 패턴을 이용하여 제2 금속막(12)의 패턴을 형성한다.
잔류 감광막 패턴 제거후 350℃ 이상의 온도에서 열처리하여 제2 금속막의 내부 결함을 제거한다.
한편, 제1 금속막(9) 및 제2 금속막(12)의 상부 또는 하부에 Ti, W, TiN, Ta, Pa 등의 내열성 금속을 증착하는 것도 가능하다.
따라서 본 발명은 반도체 소자와 금속막이 접촉되는 부분인 접촉부를 형성하기 위해 절연막을 식각하는 공정을 하지 않아도 되는 반도체 장치의 제조 방법을 제공하며, 반도체 소자를 덮고 있는 절연막과 반도체 소자와 접속되어 있는 금속막의 높이가 동일하게 되어 반도체 장치의 평탄화를 구현할 수 있다.
또한, 금속막의 부분적인 씨닝(thinning) 현상을 방지하여 금속배선의 일렉트로 마이그레이션(Electro Migration) 및 스트레스 마이그레이션(Stress Migration) 저항성을 향상시킬 수 있다.

Claims (2)

  1. 기판에 형성되어 있는 반도체 소자, 상기 반도체 소자의 일부분 위에 형성되어 있는 제1금속막, 상기 제1 금속막이 형성되어 있지 않은 상기 반도체 소자의 일부분과 상기 기판 위에 형성되어 있는 절연막, 상기 절연막과 상기 제1금속막 위에 상기 제1 금속막과 전기적으로 접속되게 형성되어 있는 제2 금속막을 포함하는 반도체 장치.
  2. 기판에 반도체 소자를 형성하는 단계, 상기 반도체 소자 위에 제1 금속막을 증착하는 단계, 감광막을 적층한 후 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 제1 금속막 패턴을 형성하는 단계, 절연막을 상기 제1 금속막보다 높게 형성하는 단계, 상기 절연막을 상기 제1 금속막과 높이가 동일하게 평탄화시키는 단계, 제2 금속막을 적층하는 단계를 포함하는 반도체 장치의 제조 방법.
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