WO2004097930A1 - 半導体装置及びその製造方法 - Google Patents

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Narumi Ohkawa
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device that is a CMOS image sensor and a method for manufacturing the same. Background art.
  • CMOS image sensors and CCD image sensors are widely known as image sensors.
  • CMOS image sensors are widely used in mobile phones and the like because they have lower image quality than CCD image sensors but consume less and are smaller in size.
  • a unit pixel of a CMOS image sensor is composed of one photodiode and three or four transistors.
  • FIG. 1A shows a unit pixel 110 of a 3-transistor type CMOS image sensor 100
  • FIG. 1B shows a unit pixel 110 of a 4-transistor type CMOS image sensor 100.
  • the former has a photodiode (PD) 120, a source follower transistor (SF-TR) 130, a select transistor (SCT-TR) 140, and a reset transistor (RST-TR) 150.
  • the latter has a transfer Equipped with a transistor (TF-TR) 160.
  • the PD 120 generates a signal charge by photoelectric conversion, and the SF-TR 130 converts the signal charge into a signal ⁇ .
  • SCT-TR140 is used to select unit pixel 110
  • RST-TR150 is used to reset PD120
  • TF-TR160 is used to transfer signal charge from PD120 to SF-TR130.
  • You. PD 120 is connected to reset ⁇ line 125 via RST-TR 150
  • SF-TR 130 is connected to signal voltage readout line 135 via SCT-TR 140.
  • SCT—TR140 is connected to select line 145
  • RST—TR150 is connected to reset line 155
  • TF—TR160 Is connected to the transfer line 165.
  • the H 2 7 U Le by executing the H 2 7 U Le at the final stage of the wafer process, by reducing the interface state of S i / S i O 2 oxide film interface generated by damage in the wafer process, the junction leakage Often suppressed.
  • the H 2 7 Neil has a disadvantage as follows regarding Rooster structure of the CMOS image sensor.
  • FIG. 2 and FIG. 3 are cross-sectional views of a principal part illustrating a CMOS image sensor and a method of manufacturing the CMOS image sensor. More specifically, Fig. 2 shows a conventional example of forming a multilayer rooster structure using CMP (chemical polishing), and Fig. 3 shows a multilayer rooster B; forming a line structure using dry etchback. This is a conventional example. The left of each figure is the rooster structure of the second and subsequent layers from the bottom, and the right of each figure is the rooster 3; ⁇ structure of the first layer from the bottom. The flow of each figure A, B, and C forms a rooster 33 ⁇ 4 structure This corresponds to the process flow.
  • CMP chemical polishing
  • Rooster A1 (aluminum) is used as the layer material.
  • CMP may be used as shown in FIGS. 2A and 2B, or a dry pack may be used as shown in FIGS. 3A and 3B.
  • a SiO 2 interlayer insulating film 30 is deposited on the lower wiring structure 20 and penetrated through the SiO 2 interlayer insulating film 30.
  • a via hole (window) 21 is formed, and a TiN (titanium nitride) film 45 (with a thickness of around 50 nm) is deposited on the SiO 2 interlayer insulating film 30 to form a via hole 2.
  • a W (tungsten) plug layer 50 is buried in 1 and the W plug layer 50 is planarized by CMP as shown in FIG. 2B left.
  • T in H 2 is S i / S i 0 2 oxide film arrives at the interface "" Ruhazu of the at which the force midway S io 2 glabellar insulating film 3 0 through the respective S i 0 2 interlayer insulation film i It is absorbed by the film 60. Therefore, the interface state of S i / S.
  • the portion 4 deposited on the SiO 2 interlayer insulating film 30 of the TiN film 45 as shown in FIG. 6 remains without being removed by dry etch-back, so that the lower surface of the Ti film 60 is not exposed on the SiO 2 interlayer insulating film 30.
  • FIG. 3 B right if the first layer, in order to remain without being removed by T i film 4 also de Rye etch pack portion 4 1 deposited on S i 0 2 interlayer insulation film 3 0 0 The lower surface of the Ti film 40 is exposed on the SiO 2 interlayer insulating film 30 instead of the Ti film 60.
  • Prior art documents include: (1) Japanese Patent No. 30216363, Japanese Unexamined Patent Publication (Kokai) No. 7-2633654, (3) Japanese Unexamined Patent Publication (Kokai) No. 8_2935352, and Japanese Unexamined Patent Publication (Kokai) No. Heisei 8-3. No. 4 0 4 7 No. KOKO 5 5 Japanese Patent Application Laid-Open No. 9_32 6490 6 Japanese Patent Application Laid-Open No. 10 8Japanese Patent Application Laid-Open No. 2002-505595 can be mentioned. Disclosure of the invention
  • the present invention with respect to semiconductors devices Rooster structure is formed by utilizing the abrasive, and an object thereof is T i film is prevented from adversely affecting the H 2 7 Neil.
  • the present invention (first invention) is directed to a plug layer embedded in a window penetrating an interlayer insulating film and planarized by chemical polishing, and extending from an unfavorable interlayer insulating film to a ttff self-plug layer.
  • the present invention relates to a semiconductor device which is difficult to include with an underlying film which is formed between the Ti film and an underlying film which does not convert hydrogen.
  • H 2 hydrogen
  • the present invention first invention
  • T i film it is possible to suppress the adverse effect on the H 2 7 Neil.
  • the present invention (second invention) with respect to semiconductors devices Rooster structure is formed by utilizing the reduction ⁇ polishing, and an object thereof is to suppress the T i film adversely affects 11 2 Ayuru.
  • the present invention (second invention) relates to the first invention, wherein the underlay film is a TiN (titanium nitride) film or a SiN (silicon nitride) film.
  • the present invention relates to a semiconductor device.
  • the wiring structure is formed by using chemical polishing. With regard to the semiconductor device to be manufactured, it is possible to suppress the Ti film from affecting the H 2 anneal.
  • the present invention (third invention) relates to the semiconductor device according to the first invention, wherein the IB underlying film is penetrated by the window.
  • the present invention (fourth invention) relates to the first invention, wherein the disgusting undercoating film is provided with the window
  • the present invention relates to a semiconductor device having a structure formed between itself and a self-supporting Bragg layer.
  • the present invention (fifth invention) relates to the first invention, wherein the underlaying film is a semiconductor device having a glue layer formed between the braiding layer and the film.
  • the present invention (sixth invention) is, with respect to semiconductors devices line structure using the ⁇ polishing is formed, the purpose further and this prevents the T i film adversely affects H 2 7 Neil And
  • the present invention (sixth invention) relates to any one of the first to fifth inventions, further comprising a TiN (titanium nitride) sidewall covering a side surface of the Ti film.
  • Semiconductor device is, with respect to semiconductors devices line structure using the ⁇ polishing is formed, the purpose further and this prevents the T i film adversely affects H 2 7 Neil And
  • the present invention (sixth invention) relates to any one of the first to fifth inventions, further comprising a TiN (titanium nitride) sidewall covering a side surface of the Ti film.
  • the Ti film is formed on the semiconductor device in which the cock 3 structure is formed using chemical polishing. 2 It is possible to further suppress the adverse effect on anneal.
  • the present invention (seventh invention), with respect to semiconductors devices Tori ⁇ structure is formed by utilizing the reduction ⁇ polishing, and further suppresses this that T i film adversely affects H 2 7 Neil Aim.
  • the present invention (seventh invention) relates to any one of the first to fifth inventions, wherein the self rooster layer is the highest rooster layer or the lowest rooster layer in the multilayer structure.
  • the present invention relates to a semiconductor device characterized by the following.
  • the present invention in regard to the uppermost rota layer in which the area of the lower surface of the Ti film is large, the lower surface of the underlying film that does not press H 2 (hydrogen) instead of the Ti film is exposed on the interlayer insulating film. since issued, in the semiconductor device in which the wiring structure is Togi ⁇ the i spoon «m polishing is formed, T i film it is possible to further suppress the adverse effect on the H 2 7 Neil.
  • the present invention is, in the semiconductor device in which the wiring structure by utilizing the dry etch back is Ru is formed, T i film is intended to suppress an adverse effect on the H 2 7 ale.
  • the present invention relates to a bragg layer buried in a window penetrating through an interlayer insulating film and planarized by dry etch back, and a braid layer between the self-interlayer insulating film and the plug layer. It has a rooster layer containing A 1 (aluminum) and Noritsu C U (copper) deposited only on the self-plug layer, and the rooster 3 ⁇ layer is the lowest rooster layer in the multi-layer rooster 3-wire structure.
  • the present invention relates to a semiconductor device.
  • the lower surface of the ⁇ i film is not substantially exposed in the interlayer insulating film with respect to the lowermost rooster layer which is a bottleneck when forming the rooster structure using the dry etch pack.
  • T i film it is possible to suppress the adverse effect on the H 2 7 Neil.
  • the present invention (a ninth invention) relates to the semiconductor device according to the first or eighth invention which is a CMOS image sensor.
  • the present invention provides a Ta (tantalum) film or a TaN (tantalum nitride) film deposited on an interlayer insulating film, a tantalum Ta film, or a disgusting TaN film.
  • the present invention relates to a semiconductor device comprising a layer containing Cu (copper) deposited thereon, and a CMOS image sensor.
  • the present invention (the eleventh invention) relates to a method for manufacturing a semiconductor device that forms a pit structure by using polishing and polishing, in which the Ti film is prevented from adversely affecting H 2 ayule.
  • the present invention includes a step of forming a window penetrating an interlayer insulating film, a step of embedding a plug layer in a ttn self-window, a step of flattening a key layer by mechanical polishing, and A step of depositing a Ti (titanium) film so as to extend from the interlayer insulating film on the ttil layer to the bragg layer, and A 1 (aluminum) on the key Ti film.
  • a semiconductor device comprising: a step of depositing a wiring layer containing (copper); and a step of forming a layer underlayer that does not cause hydrogen between the inter-layer insulating film and the self-Ti film. And a method for producing the same.
  • a line structure is formed using chemical mechanical polishing because the lower surface of the underlying film that does not compress H 2 (hydrogen) is exposed in the interlayer insulating film instead of the Ti film.
  • H 2 hydrogen
  • the present invention (twelfth invention) relates to a method for manufacturing a semiconductor device in which a ⁇ structure is formed by using chemical polishing, with the object of suppressing a Ti film from adversely affecting H 2 anneal. I do.
  • the present invention (twelfth invention) relates to the eleventh invention, wherein the underlay film is a TiN (titanium nitride) film or a SiN (silicon nitride) film. And a method of manufacturing a semiconductor device.
  • the present invention (the 12th invention)
  • the lower surface of the TiN film or the SiN film is exposed in the interlayer insulating film instead of the Ti film. for the preparation how a semiconductor device for forming a can T i film is prevented from adversely affecting the H 2 7 Neil It becomes.
  • the present invention (the thirteenth invention) relates to the eleventh invention, and relates to an it ⁇ method for manufacturing a semiconductor device, characterized in that the film is penetrated by an aversion window.
  • the present invention (a fourteenth invention) is directed to the method of manufacturing the semiconductor device according to the eleventh invention, wherein the underlay film is formed between the disgusting window and the plug layer. About.
  • the present invention (a fifteenth invention) is directed to the semiconductor device according to the first invention, characterized in that the ftil self-underlaying film is formed between the knitting 3 bragg layer and the disgusting Ti film. It relates to the manufacturing method.
  • the present invention (the sixteenth invention) relates to a method for manufacturing a semiconductor device that forms a fiber structure by using polishing and polishing, further suppressing the Ti film from adversely affecting H 2 anneal. With the goal.
  • the present invention (a sixteenth invention) is a method according to any one of the first to fifteenth aspects, wherein a step of forming a TiN (titanium nitride) sidewall covering a side surface of the Ti film is provided.
  • the present invention relates to a method for manufacturing a semiconductor device, further comprising:
  • the present invention since the side surfaces of the Ti film are covered with the TiN sidewalls, the present invention relates to a method of manufacturing a semiconductor device that forms a 3 ⁇ 4-line structure using chemical polishing. , the T i film further prevented from adversely affecting the H 2 7 Yule is allowed affirmative g.
  • the present invention (the first invention 7), with respect to the manufacturing method of the semiconductor body apparatus for forming a Tori ⁇ structure using the reduction Miyabi ⁇ polishing, further suppress the T i film adversely affects H 2 7 Neil The purpose is to do.
  • the present invention (the seventeenth invention) is the invention according to the first to fifteenth or fifteenth aspect, wherein the self-roof layer is the uppermost severe dilayer or the lowermost roan layer in the multilayer wiring structure. And a method of manufacturing a semiconductor device.
  • the lower surface of the underlying film which does not awaken H 2 (hydrogen) instead of the Ti film, relates to the uppermost fiber layer in which the area of the lower surface of the Ti film increases.
  • abrasive for the production method of a semiconductor device for forming a 3 ⁇ 4-ray structure utilizing a it is possible to T i film is further suppressed from adversely affecting the H 2 7 Neil Become.
  • the present invention uses a dry etch back to form an X-ray structure. Respect manufacturing method of a semiconductor device that aims to prevent the T i film adversely affects 11 2 Aniru.
  • the present invention includes a step of forming a window penetrating through an interlayer insulating film, a step of embedding a plug layer in a disgusting window, and a step of flattening a disgusting plug layer by dry etch packing.
  • the present invention relates to a method for manufacturing a semiconductor device, characterized in that the knitting layer 3 / line layer is the lowest layer in the multilayer wiring structure.
  • the lowermost rooster which is a bottleneck in forming the rooster structure using dry etch back; 3; the lower surface force of the Ti film; since it is a child so as not to be exposed, with respect to a method of manufacturing a semiconductor device for forming a Tori ⁇ structure using a dry etch back, and suppresses this that T i film adversely affects H 2 7 Neil Becomes possible.
  • the present invention (the nineteenth invention) relates to the method of manufacturing a semiconductor device according to the eleventh or eighteenth invention, wherein the method is a method of manufacturing a CMOS image sensor.
  • the present invention includes a step of depositing a Ta (tantalum) film or a TaN (tantalum nitride) film on an interlayer insulating film; Depositing a layer of Cu (copper) on the substrate, and a method of manufacturing a CMOS image sensor.
  • FIG. 1 is a plan view showing a unit pixel of a CMOS image sensor and a circuit configuration diagram.
  • FIG. 2 is a cross-sectional view of a principal part showing a CMOS image sensor and a method (CMP) for manufacturing the same.
  • FIG. 3 shows the CMOS image sensor and its manufacturing method.
  • FIG. 3 is a cross-sectional view of a main part showing (dry etch back).
  • FIG. 4 is a cross-sectional view of a principal part showing a first embodiment of a CMOS image sensor and a method of manufacturing the same.
  • FIG. 5 is a diagram for explaining the sidewall.
  • FIG. 6 is a diagram for explaining the alignment mark.
  • FIG. 7 is a top view of the CMOS image sensor according to the first embodiment.
  • FIG. 8 is a side view of the CMOS image sensor according to the first embodiment.
  • FIG. 9 is a side view of the CMOS image sensor according to the first embodiment.
  • FIG. 10 is a sectional view of a principal part showing a second embodiment of the CMOS image sensor and a method of manufacturing the same.
  • FIG. 11 is a fragmentary cross-sectional view showing a third embodiment of the CMOS image sensor and a method of manufacturing the same.
  • FIG. 12 is a fragmentary cross-sectional view showing a fourth embodiment of the CMOS image sensor and a method of manufacturing the same.
  • FIG. 13 is a top view of the CMOS image sensor according to the fourth embodiment.
  • FIG. 14 is a side view of the CMOS image sensor according to the fourth embodiment.
  • FIG. 15 is a sectional view of a principal part showing a fifth modification of the CMOS image sensor and its manufacturing method.
  • FIG. 16 is a side view of the CMOS image sensor according to the fifth embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 4 is a cross-sectional view of a principal part showing a first embodiment of the CMOS image sensor and its manufacturing method. More specifically, FIG. 4 shows an embodiment in which a multilayer structure is formed using CMP (chemical polishing).
  • Fig. 4 The left is the rooster structure of the second and subsequent layers from the bottom.
  • Fig. 4 The right is the rooster structure of the first layer from the bottom.
  • Fig. 4 The flow of A, B and C is the process of forming the rooster structure. Equivalent to flow.
  • FIG. 4 A As shown in the left, lower Rooster 3 by CVD; depositing a S i 0 2 interlayer insulation film 3 0 on ⁇ structure 2 0, S i 0 2 interlayer insulating film 3 by sputtering 0 (the thickness 1 5 0 nm before and after) directly underlying film 5 5 on by depositing, via holes (windows) 2 1 penetrating the S I_ ⁇ 2-layer insulating film 3 0 and underlying film 5 5 formed and, by depositing through underlying film 5 5 on S i 0 2 interlayer insulation film 3 0 T i N (titanium down nitride) film 4 5 (thickness 5 0 nm before and after) the spa Ttaringu , CVD A W (tungsten) plug layer 50 is buried in the hole 21 and the W plug layer 50 is flattened by CMP as shown in FIG. 4B left. The underlay membrane 5 5 has been penetrated by the viahorne 21.
  • a Si0 2 interlayer insulating film 30 is deposited on a Si substrate 10 on which pixels and the like have been formed by CVD, and the Si2 ⁇ (the thickness 1 5 0 nm before and after) directly underlying film 5 5 on second interlayer insulating film 3 0 by depositing a contact through the S i 0 2 interlayer insulation film 3 0 and underlying film 5 5 Hall (window) to form a 1 1, after depositing the via underlying film 5 5 on S i 0 2 interlayer insulation film 3 0 T i (titanium) film 4 0 (the 2 0 nm before and after) by sputtering A TiN (titanium nitride) film 45 (HJ ⁇ around 50 nm) is deposited, and a W (tungsten) plug layer 50 is buried in the contact hole 11 by CVD.
  • the W plug layer 50 is planarized by CMP.
  • the underlying film 55 which is the underlying film of the A1 wiring layer 70, is a film that does not emit H 2 (hydrogen), here, TiN (titanium nitride). Film or SiN (silicon nitride) film.
  • H 2 hydrogen
  • TiN titanium nitride
  • SiN silicon nitride
  • the Ti (titanium) film 60 / TiN (titanium nitride) film 65 extends from over the SiO 2 interlayer insulating film 30 to over the W plug layer 50 by sputtering.
  • A1 (aluminum) to which a trace amount of Cu (copper) is added is used as a material of the A1 wiring layer 70.
  • the portion 56 deposited on the SiO 2 interlayer insulating film 30 of the underlay film 55 remains as shown in FIG. the results in the formation of the underlying film 55 between the S I_ ⁇ second interlayer insulating film 30 and the T i layer 60.
  • the underlying film 55 is formed between the S i 0 2 interlayer insulating film 30 and the Ti film 60, and the lower surface of the Ti film 60 is covered with the underlying film 55, thereby replacing the Ti film 60.
  • an overlying film 86 (thickness: 30 to 50 nm) is further deposited on the W plug layer 50 by sputtering, and RIE (reactive 'ion' etching) by a 1 Rooster 3 side to T i N (titanium nitride) of ⁇ layer 70 or we form a side wall 87, be deposited to S i0 2 interlayer insulation film 90 Good.
  • the overlying film 86 which is a film to be overlaid on the wiring layer 70, is a SiN (silicon nitride) film or a SiON (silicon nitride oxide) film. It is prevented from being removed.
  • the lower surface of the Ti film 60 becomes Si 0 2 in addition to not expose the interlayer insulating film 30, the side surfaces of the T i layer 60 is not exposed to the S i O 2 interlayer insulating film 90, T i film 6 ⁇ is given an adverse effect on H 2 7 Neil Is further suppressed. Furthermore, by covering the sides of the T i layer 80 in T i N Saiduo Lumpur 87, T i layer 80 is prevented from adversely affect the H 2 7 Neil. Furthermore, by covering the side surface of the A1 layer 70 with the TN sidewall 87, reflected light noise (see the arrow in FIG. 9) that is inconvenient for the CMOS image sensor is suppressed.
  • a resist pattern is formed in which only the alignment mark of the lower layer B / line structure 20 and the via hole 21 of the scribe is formed.
  • the lower layer 3 ⁇ structure 20 of the alignment mark of the scribe may be exposed by etching. This facilitates alignment between the lower wiring structure 20 and the via hole 21 in photolithography.
  • CMOS image sensor according to the first embodiment will be described with reference to a top view and a side view.
  • FIG. 7 is a top view of the CMOS image sensor according to the first embodiment. More specifically, FIG. 7A is a top view of the Si substrate 10, FIG. 7B is a top view of the first layer (lowest wiring layer), and FIG. 7C is a second layer of the rooster. 3; Top view of the bran structure. Fig. 7D is a top view of the rooster B ⁇ structure in the third layer (top rooster layer).
  • FIGS. 7B, 7C, and 7D show the A1 wiring layer 70 and the SiO 2 interlayer insulating film 90, respectively.
  • the suffix “A” is given to the A1 wiring layer 7 ° of the first layer and the SiO 2 interlayer insulating film 90, and the A 1 wiring layer 70 and the Si 0 the second interlayer insulating film 90 to "subscript B" was Shasun the "» C "is the a + 1 wiring 'layer' 70 according to the third layer and S i O 2 interlayer insulating film 90.
  • FIG. 7A shows PD 120, SF-TR 130, SCT-TR 140, RST-TR 150, and TF-TR 160 as shown in FIG.
  • the select line 145 and the transfer line 165 as shown in FIG. 1 are shown.
  • FIG. 7B the reset line 155 as shown in FIG. 1 (A 1 part of the wire layer 70A) 1
  • FIG. 7C shows the reset line 125 and the signal ⁇ readout line 135 (part of the A1 three-wire layer 70B) ′ as shown in FIG.
  • this CMOS image sensor has four transistors.
  • Figure 7 A are furthermore, W Bragg layer 5 0 and a floating diffusion (FD), and W Bragg layer 5 0 ⁇ 2 5 reset mil wire 1 2 5, signal ® ⁇ for readout line 1 3 5 W plug layer 5 0 1 3 5 is illustrated.
  • FD floating diffusion
  • FIG. 8 and 9 are side views of the CMOS image sensor according to the first embodiment. More specifically, FIG. 8 is a cross-sectional view of XIX2 in FIG. 7, and FIG. 9 is a cross-sectional view of Y1Y2 in FIG.
  • the rooster & ⁇ structures of the first, second and third layers are all assumed to be the rooster 3 ⁇ structure described in FIG. 4 as the first embodiment.
  • the area of the uppermost wiring layer A 1 rooster B; ⁇ layer 70 is the other layer A 1 rooster ⁇ / ⁇ layer Often larger than the area of 70.
  • FIGS. 7 to 9 show such a case. Therefore, the area of the lower surface of the Ti film 60 of the uppermost rooster layer is often larger than the area of the lower surface of the Ti film 60 of the other layers. Therefore, an adverse effect by H 2 7 Neil than T i layer 6 0 topmost Rooster B / line layer and T i film 6 0 Other layers sagging. Therefore, particularly for the uppermost rooster fiber layer, it can be said that the advantage of adopting the rooster 3; ⁇ structure described in FIG. 4 as the first embodiment is great.
  • the area of the A1 layer 70 is often large because the A1 layer 70 is used as a light shielding layer.
  • FIG. 10 is a cross-sectional view of a principal part showing a second embodiment of the CMOS image sensor and its manufacturing method. More specifically, FIG. 10 shows an embodiment in which a multilayer wiring structure is formed using CMP (chemical polishing).
  • Fig. 10 shows the rooster a ⁇ structure of the second and subsequent layers from the bottom, and the flow of Fig. 10 A, B, and C corresponds to the flow of the process of forming the rooster line structure.
  • the second embodiment is a modification of the first embodiment, and has common points with the first embodiment. (Column of the first embodiment), and the differences from the first embodiment are as follows (column of the second embodiment).
  • TiN (titanium nitride) film 45 (also around 200 nm in the restaurant) that also doubles as an underlying film directly on the interlayer insulating film 30, and use the underlying film for the via hole 21 by CVD.
  • a W (tungsten) plug layer 50 is buried through the TiN film 45, and the W plug layer 50 is planarized by CMP as shown in FIG. 10B.
  • the TiN film 45 also serving as the underlying film is formed between the via hole 21 and the W plug layer 50.
  • FIG. 11 is a sectional view of a principal part showing a third embodiment of a CMOS image sensor and a method of manufacturing the same. More specifically, FIG. 11 shows an embodiment in which a multilayer wiring structure is formed using CMP (chemical mechanical polishing).
  • Fig. 11 Left is the fiber structure of the second and lower layers from the bottom.
  • Fig. 10 Right is the wiring structure of the first layer from the bottom.
  • Fig. 11 Flows of ⁇ , ⁇ , and C form the wiring structure. This corresponds to the process flow.
  • the third embodiment is a modified example of the first embodiment, and has common points with the first embodiment, as described above (in the column of the first embodiment). The differences are as follows (column for the third embodiment).
  • Window 21 21 a TiN (titanium nitride) film 45 (lff is around 50 nm) is deposited on the SiO 2 interlayer insulating film 30 by sputtering, and W is formed in the via hole 21 by CVD. (Tungsten) The plug layer 50 is buried, and the W plug layer 50 is planarized by CMP as shown on the left side of FIG. 11B.
  • a SiO 2 interlayer insulating film 30 is deposited, a T3 ⁇ 4 film 55 is deposited, a contact horn layer 11 is formed, and a Ti film 40 is deposited.
  • a TiN film 45 from above and embedding the W plug layer 50, and flattening the W plug layer 50 as shown in Fig. 4B right
  • C VD pixel as shown in Fig. 11A right
  • the SiO 2 interlayer insulating film 30 is deposited on the Si substrate 10 on which the like is formed, and the contact hole (window) 11 penetrating the SiO 2 interlayer insulating film 30 is formed, and sputtering is performed.
  • T i titanium
  • T iN titanium nitride
  • the underlying film 55 (see FIG. 11C) is directly extended from the SiO 2 interlayer insulating film 30 to the W plug layer 50 by sputtering. (About 50 nm) is deposited, and in the same manner as in FIG.
  • Ti extends from above the SiO 2 interbrow insulating film 30 to above the W Titanium) film 60 / TiN (titanium nitride) film 65 / A 1 (aluminum) Rooster B; layer 70ZTi (titanium) film 80ZT iN (titanium nitride) film 8.5 is deposited in this order from the bottom, and Si 0 causes deposited second interlayer insulating film 90.
  • the underlay film 55 is formed between the W plug layer 50 and the Ti film 60.
  • the underlying film 55 which is the underlying film of the A1 wiring layer 70, is a film that does not transmit H 2 (hydrogen), here a TiN (titanium nitride) film.
  • H 2 hydrogen
  • TiN titanium nitride
  • the underlying film 55 is formed between the SiO 2 interlayer insulating film 30 and the Ti film 60. This is the same as in the first embodiment.
  • FIG. 12 is a fragmentary cross-sectional view showing a fourth embodiment of the CMOS image sensor and its manufacturing method. More specifically, FIG. 12 is an example of forming a multilayer rooster 3; line structure using dry etchback. Fig. 12 left shows the rooster 5; 2 structure from the second layer from the bottom, and Fig. 12 right shows the rooster B; line structure of the first layer from the bottom. Fig. 12 shows the flow of rooster 3; ⁇ It corresponds to the flow of the process for forming the structure. '
  • a S i O 2 interlayer insulation film 30 on the lower layer 3 ⁇ 4 ⁇ structure 20 by CVD depositing a S i O 2 interlayer insulation film 30 on the lower layer 3 ⁇ 4 ⁇ structure 20 by CVD, bi Ahoru penetrating the S i O 2 layers Ze' 30 ( Window) 21 is formed, and a TiN (titanium nitride) film 45 lff is deposited around 50 nm on the SiO 2 interlayer insulating film 30 by sputtering, and W (tungsten) is formed in the via hole 21 by CVD.
  • the plug layer 50 is embedded and the W plug layer 50 is flattened by a dry etch pack as shown in FIG.
  • a contact hole (window) 11 penetrating through 30 is formed, and a Ti (titanium) film 40 (thickness of about 20 nm) is deposited on the SiO 2 interlayer insulating film 30 by sputtering.
  • Ti (titanium) film 40 thickness of about 20 nm
  • Ti nitride) Film 45 ID? Is around 50 nm
  • W (tungsten) plug layer 50 is buried in contact hole 11 by CVD, and dry etch back as shown in Fig. 12B right. As a result, the W plug layer 50 is flattened.
  • Figure 12 shows the second and subsequent layers.
  • Rooster 3 ⁇ 4tsuru 70ZT i (titanium) membrane 80ZT iN (titanium nitride) membrane 85 in this order around 2 Onm / / 5 Onm / 0.3.1-1.
  • A1 wiring layer 70 As a material for the A1 wiring layer 70, A1 (aluminum) to which a trace amount of Cu (copper) is added is used here.
  • the A1 wiring layer 70 is deposited only on approximately the W plug layer 50 of the SiO 2 interlayer insulating film 30 and the W plug layer 50. by the can to not be substantially exposed on the lower surface 3 I_ ⁇ second interlayer insulating film 4 0 Ding 1 film 4 0. Therefore, T i layer 4 0 is prevented from adversely affecting the 11 2 Aniru.
  • CMOS image sensor according to the fourth embodiment will be described based on a top view and a side view.
  • FIG. 13 is a top view of the CMOS image sensor according to the fourth embodiment.
  • Fig. 13 corresponds to Fig. 7
  • Fig. 13 A is a top view of the Si substrate 10
  • Fig. 13 B is the rooster H ⁇ structure of the first layer (the lowest rooster line layer).
  • Fig. 13C is a top view of the wiring structure of the second layer
  • Fig. 13D is a top view of the rooster B ⁇ structure of the third layer (top rooster B; ⁇ layer). is there.
  • the CMOS image sensor of FIG. 7 is a four-transistor type
  • the CMOS image sensor of FIG. 13 is a three-transistor type.
  • FIG. 14 is a side view of the CMOS image sensor according to the fourth embodiment.
  • FIG. 13 corresponds to FIGS. 8 and 9 and is a cross-sectional view taken along the line Z 1 Z 2 of FIG. It is assumed that the rooster B ⁇ structures of the first, second and third layers are all wiring structures as described in the fourth embodiment with reference to FIGS. -.
  • the lowest rooster S; the wire layer (first layer) is not routed as rooster 3 ⁇ .
  • the area of the A 1 rooster fiber layer, which is the lowest rooster layer can be reduced. That is, as shown in FIG. 1 2 C right, be deposited A 1 wiring layer 7 0 only on a substantially W plug layer 5 0 of the S i 0 2 interlayer insulation film 3 0 and W plug layer 5 0 Realistically possible.
  • This ⁇ a more multi-layered 3 ⁇ layer is required, which may increase the size of the CMOS image sensor, so it can be said that it is more suitable for the 3-transistor type than the 4-transistor type.
  • FIG. 15 is a fragmentary cross-sectional view showing a fifth example of the CMOS image sensor and its manufacturing method. More specifically, FIG. 15 shows an embodiment in which a multilayer wiring structure is formed using CMP (chemical polishing).
  • Fig. 15 Left shows the rooster structure of the second and subsequent layers from the bottom
  • Fig. 15 Right shows the wiring structure of the first layer from the bottom
  • Figs. 15A and 15B show the process of forming the rooster structure. It corresponds to the flow (damascene method).
  • the first layer As shown in FIG. 15 A right, by depositing S i 0 2 interlayer insulation film 30 on the S i substrate 10 which is built the pixel or the like, through the S i 0 2 interlayer insulation film 30 A contact hole (window) 11 is formed, a Ti (titanium) film 40 is deposited on the SiO 2 interlayer insulating film 30, and then a TiN (titanium nitride) film 45 is deposited. After burying a W (tungsten) plug layer 50 in the hole 11 and flattening the W plug layer 50 by CMP, a SiO 2 interlayer insulating film 90 is deposited on the SiO 2 interlayer insulating film 30.
  • a wiring groove 271 penetrating through the SiO 2 interlayer insulating film 90 is formed, and a Ta film (tantalum) 260 is deposited on the SiO 2 interlayer insulating film 30 and the SiO 2 interlayer insulating film 90.
  • a Cu (copper) layer 270 is embedded in the groove 271 and the C ⁇ / line layer 270 is planarized by CMP as shown in the right side of FIG. 15B.
  • the Ta film 260 may be replaced with a TaN (tantalum nitride) film.
  • FIG. 16 is a side view of the CMOS image sensor according to the fifth embodiment.
  • the wiring structures of the first and second layers have a rota-wire structure as described in FIG. 15 as the fifth embodiment, but the rooster structure of the third layer is a diagram of the first embodiment.
  • the wiring structure is as described in 4.
  • two or more rooster structures from the first embodiment to the fifth embodiment may be used in combination.
  • the present invention can also be applied to a five-transistor type CMOS image sensor.
  • the unit pixel of the 5-transistor CMOS image sensor is used to remove excess charge in addition to the photodiode, source follower transistor, select transistor, reset transistor, and transfer transistor. And an overflow drain transistor.

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Abstract

本発明は、層間絶縁膜を貫通する窓に埋め込まれて化学機械研磨により平坦化されたプラグ層と、前記層間絶縁膜上から前記プラグ層上に延在するように堆積されたＴｉ（チタン）膜と、前記Ｔｉ膜上に堆積されたＡｌ（アルミニウム）乃至Ｃｕ（銅）を含む配線層と、前記層間絶縁膜と前記Ｔｉ膜との間に形成され、水素を透過しない下敷膜とを備えることを特徴とする半導体装置に関する。

Description

明細書 半導体装置及びその製造方法 技術分野
本発明は、 半導体装置及びその製 法に関するものであり、 特に、 CMOS ィメージセンサである半導体装置及びその製^法に関する。 背景技術 .
イメージセンサとしては、 CMOSイメージセンサや CCDイメージセンサが 広く知られている。 一般的に CMOSイメージセンサは、 CCDイメージセンサ と比べて画質が悪いものの消費 ¾Λが少なくサイズが小さいため、 携帯電話機等 に広く用いられている。
一般的に CMOSイメージセンサの単位ピクセルは、 1個のフォトダイォード と 3個又は 4個のトランジスタにより構成される。 図 1 Aは、 3トランジスタ型 の CMOSイメージセンサ 100の単位ピクセル 110を表し、 図 1Bは、 4ト ランジスタ型の CMOSイメージセンサ 100の単位ピクセル 110を表す。 前 者は、 フォトダイオード （PD) 120と、 ソースフォロワトランジスタ （SF -TR) 130と、 セレクトトランジスタ （SCT— TR) 140と、 リセット トランジスタ （RST— TR) 150どを備え、 後者はさらに、 トランスファー トランジスタ （TF— TR) 160を備える。
PD 120は光電変換により信号電荷を生成して、 SF— TR130は信号電 荷を信号 «ΙΪに変換する。 SCT— TR140は単位ピクセル 110を選択する ために使用されて、 RST-TR150は PD120をリセットするために使用 されて、 TF— TR160は PD120から SF— TR130に信号電荷を^ i するために使用される。 PD120は RST— TR150を介してリセット βΐΐ 線 125に接続されて、 SF— TR 130は SCT— TR 140を介して信号電 圧読出線 135に接続される。 SCT— TR140はセレクト線 145に接続さ れて、 RST— TR150はリセット線 155に接続されて、 TF— TR160 はトランスファ一線 165に接続される。
ところで、 CMOSイメージセンサでは、 フォトダイオードとして N+P接合 を使用するため、 S i/S iO2酸化膜界面の界面 にて発生する 「ジャンク シヨンリーク」 を抑制する必要がある。 そのため、 S i¾¾の表面付近に P +シ ールド層を形成して P + N P埋め込みダイォード構造にすることで、 S i / S i 〇 2酸化膜界面と空乏層とを分離して、 ジャンクションリークを抑制することが 多い。 しかし、 S i/S i02酸化膜界面と空乏層とを完全に分离 f るのは困難 であるという欠点がある。 そのため、 ウェハプロセスの最終段階にて H27ユー ルを実行することで、 ウェハプロセスでのダメージにより発生した S i/S i O 2酸化膜界面の界面準位を低減して、 ジャンクションリークを抑制することが多 レ、。 しかし、 H27ニールには CMOSイメージセンサの酉 構造に関する次の ような欠点がある。
図 2と図 3は、 CMO Sイメージセンサとその製造方法の従 ¾ を表す要部断 面図である。 より詳細には、 図 2は CMP (化 械研磨） を利用して多層酉繊 構造を形成する従来例であり、 図 3はドライエッチバックを利用して多層酉 B;線構 造を形成する従来例である。 各図左は下から 2層目以降の酉繊構造であり、 各図 右は下から 1層目の酉 3；镍構造であり、 各図 A， B， Cの流れは酉 3¾構造を形成す る工程の流れに相当する。
酉 ¾镍層材料として A 1 (アルミニウム） を使用する 、 図 2 Cや図 3 Cのよ うに、 下から Ti (チタン） 膜 60ZT iN (チタンナイトライド） 膜 65ZA 1 (アルミニウム） 酉 3；線層 70ZT i (チタン） 膜 80/TiN (チタンナイト ライド） 膜 85という酉 3；镍構造 （酵はこの順番に 20 nm前後 50 nm前後 /0. 3〜1. 0JumZ5nmfir¾/100nmtfr¾) を採用することが多レヽ。 T iにより A 1の結晶配向性を制御することで、 エレクト口マイダレ一ンョン等 のストレスに対する耐性を向上させるためである。 このような酉繊構造を形成す る 、 図 2A， Bのように CMPを利用してもよいし、 図 3A， Bのようにド ライエツチパックを利用してもよレ、。
CMPを利用する には、 2層目以降なら図 2A左のように、 下層配線構造 20上に S i 02層間絶縁膜 30を堆積させて、 S i Oji間絶縁膜 30を貫通す るビアホール （窓） 2 1を形成して、 S i 02層間絶縁膜 3 0上に T i N (チタ ンナイトライド） 膜 4 5 (醇は 5 0 nm前後） を堆積させて、 ビアホール 2 1 に W (タングステン） プラグ層 5 0を埋め込んで、 図 2 B左のように、 CMPに より Wプラグ層 5 0を平坦化する。 1層目なら図 2 A右のように、 ピクセノ が 作り込まれた S i i◦上に S i 02層間絶縁膜 3 0を堆積させて、 S i o2層 間絶縁膜 3 0を貫通するコンタクトホール （窓） 1 1を形成して、 S i 02層間 絶縁膜 3 0上に T i (チタン） 膜 4 0 (酵は 2 0 nm前後） を堆積させてから T i N (チタンナイトライド) 膜 4 5 (酵は 5 0 nm前後） を堆積させて、 コ ンタクトホール 1 1に W (タングステン） プラグ層 5 0を埋め込んで、 図 2 B右 のように、 CMPにより Wプラグ層 5 0を平坦化する。
CMPを利用する^^には、 2層目以降でも 1層目でも図 2 Cのように、 T i 膜 6 0の下面が S i 02層間絶縁膜 3 0に表出されることになる。 このことが、 H27ニールに悪影響を与えてしまう。 すなわち、 H2は各 S i 02層間絶縁膜を 通過して S i /S i 02酸化膜界面に到 ""るはずなのである力 途中の S i o2 眉間絶縁膜 3 0にて T i膜 6 0に吸収されてしまうのである。 そのため、 S i / S. i o 2酸化膜界面の界面準位が十分に低減されず、 ジャンクシヨンリ一クが十 分に抑制されないため、 画質が悪くなるという欠点がある。 この欠点は、 T i膜 6 0の下面の面積が大きくなるほど深刻である。
CMPに代えてドライエッチバックを利用する場合には、 2層目以降なら図 3 B左のように、 T i N膜 4 5の S i O 2層間絶縁膜 3 0上に堆積された部分 4 6 がドライエッチバックにより除去されずに残存するため、 T i膜 6 0の下面が S i 02層間絶縁膜 3 0に表出されることはなくなる。 しかし、 1層目なら図 3 B 右のように、 T i膜 4 0の S i 02層間絶縁膜 3 0上に堆積された部分 4 1もド ライエッチパックにより除去されずに残存するため、 T i膜 6 0に代えて T i膜 4 0の下面が S i O 2層間絶縁膜 3 0に表出されることになる。 そのためやはり、 S i /S i o 2酸化膜界面の界面 ^(立が十分に低減されず、 ジャンクションリー クが十分に抑制されないため、 画質が悪くなるという欠点がある。 この欠点はや はり、 T i膜 4 0の下面の面積が大きくなるほど深刻である。 さらに、 2層目以 降でも 1層目でも図 3 Bのように、 ドライエッチバックにより Wプラグ層 5 0の リセス 5 1力 S発生するという欠点がある。
なお、 先行文献としては、 ①特許 3 0 2 1 6 8 3号公報②特開平 7— 2 6 3 5 4 6号公報③特開平 8 _ 2 9 3 5 5 2号公報④特開平 8 - 3 4 0 0 4 7号公幸艮⑤ 特開平 9 _ 3 2 6 4 9 0号公報⑥特開平 1 0— 2 2 3 9 0号公報⑦特開 2 0 0 0 - 2 6 0 8 6 3号公報⑧特開 2 0 0 2— 5 0 5 9 5号公報が挙げられる。 発明の開示
本発明 （第 1の発明） は、 化 研磨を利用して酉 構造が形成される半導 体装置に関して、 T i膜が H27ニールに悪影響を与えることを抑制することを 目的とする。 本発明 （第 1の発明） は、 層間絶縁膜を貫通する窓に埋め込まれて 化 ¾械研磨により平坦化されたプラグ層と、 嫌己層間絶縁膜上から ttff己プラグ 層上に延在するように堆積された T i (チタン） 膜と、 嫌己 T i膜上に堆積され た A 1 (アルミニウム） 乃至 C u (銅） を含む酉 ¾線層と、 嫌己層間絶縁膜と嫌己 T i膜との間に形成され、 水素を翻しない下敷膜とを備えることを難とする 半導体装置に関する。 本発明 （第 1の発明） では、 T i膜に代えて H2 (水素） を舰、 しなレヽ下敷膜の下面が層間絶縁膜に表出されるため、 ィ匕^^研磨を利用 して配線構造が形成される半導体装置に関して、 T i膜が H27ニールに悪影響 を与えることを抑制することが可能となる。
本発明 （第 2の発明） は、 化 械研磨を利用して酉 構造が形成される半導 体装置に関して、 T i膜が 112ァユールに悪影響を与えることを抑制することを 目的とする。本発明（第 2の発明）は、嫌己第 1の発明に関して、廳己下敷膜は、 T i N (チタンナイトライド） 膜又は S i N (シリコンナイトライド） 膜である ことを特徴とする半導体装置に関する。 本発明 （第 2の発明） では、 T i膜に代 えて T i N膜又は S i N膜の下面が層間絶縁膜に表出されるため、 化^!械研磨 を利用して配線構造が形成される半導体装置に関して、 T i膜が H2ァニールに 悪影響を与えることを抑制することが可能となる。
本発明 （第 3の発明） は、 髓己第 1の発明に関して、 IB下敷膜は、 前記窓に より貫通されたことを特徴とする半導体装置に関する。
本発明 （第 4の発明） は、 嫌己第 1の発明に関して、 嫌己下敷膜は、 前記窓と 認己ブラグ層との間に形成されたことを樹 とする半導体装置に関する。
本発明 （第 5の発明） は、 膽己第 1の発明に関して、 編己下敷膜は、 編己ブラ グ層と ΙίίΙ己丁 i膜との間に形成されたことを糊敷とする半導体装置に関する。 本発明 （第 6の発明） は、 化 械研磨を利用して 線構造が形成される半導 体装置に関して、 T i膜が H27ニールに悪影響を与えることを更に抑制するこ とを目的とする。 本発明 （第 6の発明） は、 歸己第 1乃至 5のいずれか 1の発明 に関して、 前記 T i膜の側面を覆う T i N (チタンナイトライド） サイドウォー ルを更に備えることを 数とする半導体装置に関する。 本発明 （第 6の発明） で は、 T i膜の側面が T i Nサイドウオールで覆われるため、 化 械研磨を利用 して酉 3 構造が形成される半導体装置に関して、 T i膜が 112ァニールに悪影響 を与えることを更に抑制することが可能となる。
本発明 （第 7の発明） は、 化 械研磨を利用して酉纖構造が形成される半導 体装置に関して、 T i膜が H27ニールに悪影響を与えることを更に抑制するこ とを目的とする。 本発明 （第 7の発明） は、 嫌 3第 1乃至 5のいずれか 1の発明 に関して、 l己酉職層は、 多層 镍構造における最上位酉線層又は最下位酉 &線層 であることを特徴とする半導体装置に関する。 本発明 （第 7の発明） では、 T i 膜の下面の面積が大きくなる最上位酉 層に関して、 T i膜に代えて H2 (水素） を扁しない下敷膜の下面が層間絶縁膜に表出されるため、 ィ匕 «m研磨を利甩 して配線構造が形成される半導体装置に関して、 T i膜が H27ニールに悪影響 を与えることを更に抑制することが可能となる。
本発明 （第 8の発明） は、 ドライエッチバックを利用して配線構造が形成され る半導体装置に関して、 T i膜が H27エールに悪影響を与えることを抑制する ことを目的とする。 本発明 （第 8の発明） は、 層間絶縁膜を貫通する窓に埋め込 まれてドライエツチバックにより平坦化されたブラグ層と、 編己層間絶縁膜と前 記プラグ層との内の略嫌己プラグ層上のみに堆積された A 1 (アルミニウム） 乃 至 C U (銅） を含む酉 ¾糠層とを備え、 ΙίίΙΕ酉 3 ^層は、 多層酉 3線構造における最下 位酉 層であることを特徴とする半導体装置に関する。 本発明 （第 8の発明） で は、 ドライエッチパックを利用して酉锒構造を形成する にネックとなる最下 位酉 層に関して、 τ i膜の下面が層間絶縁膜に略表出されないようにすること ができるため、 ドライエッチバックを利用して酉,造が形成される半導体装置 に関して、 T i膜が H27ニールに悪影響を与えることを抑制することが可能と なる。
本発明 （第 9の発明） は、 嫌己第 1又は 8の発明に関して、 CMO Sイメージ センサであることを樹敫とする半導体装置に関する。
本発明 （第 1 0の発明） は、 層間絶縁膜上に堆積された T a (タンタル） 膜又 は T a N (タンタルナイトライド） 膜と、 觸己 T a膜又は嫌己 T a N膜上に堆積 された C u (銅） を含む酉 ¾镍層とを備え、 CMO Sイメージセンサであることを 樹敫とする半導体装置に関する。
本発明 （第 1 1の発明） は、 ィ匕 研磨を利用して酉 ¾镍構造を形成する半導 体装置の製造方法に関して、 T i膜が H2ァユールに悪影響を与えることを抑制 することを目的とする。 本発明 （第 1 1の発明） は、 層間絶縁膜を貫通する窓を 形成する工程と、 ttn己窓にプラグ層を埋め込む工程と、 化 械研磨により鍵己 ブラグ層を平坦化する工程と、 廳己層間絶縁膜上から ttil己ブラグ層上に延在する ように T i (チタン） 膜を堆積させる工程と、 鍵己 T i膜上に A 1 (アルミニゥ ム） 乃至。 （銅） を含む配線層を堆積させる工程と、 編己層間絶縁膜と ΙίίΙ己 T i膜との間に、 水素を ¾1しなレヽ下敷膜を形成する工程とを備える特徴とする半 導体装置の製造方法に関する。 本発明 （第 1 1の発明） では、 T i膜に代えて H 2 (水素） を扁しない下敷膜の下面が層間絶縁膜に表出されるため、 化学機械 研磨を利用して 線構造を形成する半導体装置の製造方法に関して、 T i膜が H 2ァニールに悪影響を与えることを抑制することが可能となる。
本発明 （第 1 2の発明） は、 化 研磨を利用して 镍構造を形成する半導 体装置の製造方法に関して、 T i膜が H2ァニールに悪影響を与えることを抑制 することを目的とする。本発明（第 1 2の発明）は、編 S第 1 1の発明に関して、 前記下敷膜は、 T i N (チタンナイトライド） 膜又は S i N (シリコンナイトラ イド） 膜であることを特徴とする半導体装置の製造方法に関する。 本発明 （第 1 2の発明） では、 T i膜に代えて T i N膜又は S i N膜の下面が層間絶縁膜に表 出されるため、 ィ匕 研磨を利用して酉 B;線構造を形成する半導体装置の製造方 法に関して、 T i膜が H27ニールに悪影響を与えることを抑制することが可能 となる。
本発明 （第 1 3の発明） は、 嫌己第 1 1の発明に関して、 嫌己! ¾膜は、 嫌己 窓により貫通されることを特徴とする半導体装置の製 it ^法に関する。
本発明 （第 1 4の発明） は、 廳己第 1 1の発明に関して、 編 3下敷膜は、 嫌己 窓と前記プラグ層との間に形成されることを特徴とする半導体装置の製造方法に 関する。
本発明 （第 1 5の発明） は、 tfflB第 1 1の発明に関して、 ftil己下敷膜は、 編 3 ブラグ層と嫌己 T i膜との間に形成されることを特徴とする半導体装置の製造方 法に関する。
本発明 （第 1 6の発明） は、 ィ匕 研磨を利用して酉繊構造を形成する半導 体装置の製造方法に関して、 T i膜が H2ァニールに悪影響を与えることを更に 抑制することを目的とする。 本発明 （第 1 6の発明） は、 嫌 3第 1 1乃至 1 5の いずれか 1の発明に関して、 前記 T i膜の側面を覆う T i N (チタンナイトライ ド） サイドウオールを形成する工程を更に備えることを特徴とする半導体装置の 製造方法に関する。 本発明 （第 1 6の発明） では、 T i膜の側面が T i Nサイド ウォールで覆われるため、 化^ «研磨を利用して ¾線構造を形成する半導体装 ' '置の製造方法に関して、 T i膜が H27ユールに悪影響を与えることを更に抑制 することが可肯 gとなる。
本発明 （第 1 7の発明） は、 化雅械研磨を利用して酉纖構造を形成する半導 体装置の製造方法に関して、 T i膜が H27ニールに悪影響を与えることを更に 抑制することを目的とする。 本発明 （第 1 7の発明） は、 編己第 1 1乃至 1 5の レ、ずれか 1の発明に関して、 l己酉 層は、 多層配線構造における最上位酷棣層 又は最下位酉 an層であることを特徴とする半導体装置の製造方法に関する。 本発 明 （第 1 7の発明） では、 T i膜の下面の面積が大きくなる最上位酉纖層に関し て、 T i膜に代えて H2 (水素） を醒しない下敷膜の下面が層間絶縁膜に表出 されるため、 化 研磨を利用して ¾線構造を形成する半導体装置の製造方法 に関して、 T i膜が H27ニールに悪影響を与えることを更に抑制することが可 能となる。
本発明 （第 1 8の発明） は、 ドライエッチバックを利用して ¾線構造を形成す る半導体装置の製 法に関して、 T i膜が 112ァニールに悪影響を与えること を抑制することを目的とする。 本発明 （第 1 8の発明） は、 層間絶縁膜を貫通す る窓を形成する工程と、 嫌己窓にプラグ層を埋め込む工程と、 ドライエッチパッ クにより嫌己プラグ層を平坦化する工程と、 tiff己層間絶 ί ϋと tin己プラグ層との 内の略前記プラグ層上のみに A 1 (アルミニウム） 乃至 C u (銅） を含む酉 3；镍層 を堆積させる工程とを備え、 編己酉 3/線層は、 多層配線構造における最下位酉纖層 であることを特徴とする半導体装置の製造方法に関する。本発明（第 1 8の発明） では、 ドライエッチバックを利用して酉 Β»造を形成する にネックとなる最 下位酉 3；線層に関して、 T i膜の下面力 s層間絶縁膜に略表出されないようにするこ とができるため、 ドライエッチバックを利用して酉碟構造を形成する半導体装置 の製造方法に関して、 T i膜が H27ニールに悪影響を与えることを抑制するこ とが可能となる。
本発明 （第 1 9の発明） は、 前記第 1 1又は 1 8の発明に関して、 CMO Sィ メージセンサの製造方法であることを糊敫とする半導体装置の製 法に関する。 本発明（第 2 0の発明）は、層間絶縁膜上に T a (タンタル）膜又は T a N (タ ンタルナイトライド） 膜を堆積させる工程と、 編己 T a膜又は T a N膜上に C u (銅） を含む酉繊層を堆積させる工程とを備え、 CMO Sイメージセンサの製造 方法であることを特徴とする半導体装置の製造方法に関する。 図面の簡単な説明 .
図 1は、 CMO Sイメージセンサの単位ピクセルを表- «式平面図と回路構成 図である。
図 2は、 CMO Sイメージセンサとその製造方法の従 (CMP) を表す要 部断面図である。
図 3は、 CMO Sイメージセンサとその製造方法の従 »！] (ドライエッチバッ ク） を表す要部断面図である。
図 4は、 CMO Sィメージセンサとその製造方法の第 1実施例を表す要部断面 図である。
図 5は、 サイドウオールについて説明するための図である。 図 6は、 ァライメントマークについて説明するための図である。
図 7は、 第 1実施例に係る CMO Sィメージセンサの上面図である。
図 8は、 第 1実施例に係る CMO Sィメージセンサの側面図である。
'図 9は、 第 1実施例に係る CMO Sィメージセンサの側面図である。
図 1 0は、 CMO Sィメージセンサとその製造方法の第 2実施例を表す要部断 面図である。
図 1 1は、 CMO Sイメージセンサとその製造方法の第 3実施例を表す要部断 面図である。
図 1 2は、 CMO Sィメージセンサとその製造方法の第 4実施例を表す要部断 面図である。
図 1 3は、 第 4実施例に係る CMO Sイメージセンサの上面図である。
図 1 4は、 第 4実施例に係る CMO Sイメージセンサの側面図である。
図 1 5は、 CMO Sイメージセンサとその製 ¾ "法の第 5変形例を表す要部断 面図である。
図 1 6は、 第 5実施例に係る CMO Sイメージセンサの側面図である。 発明を実施するための最良の形態
(第 1実施例）
図 4は、 CMO Sィメージセンサとその製 法の第 1実施例を表す要部断面 図である。 より詳細には、 図 4は CMP (化学 «研磨） を利用して多層酉 構 造を形成する実施例である。 図 4左は下から 2層目以降の酉 Β¾構造であり、 図 4 右は下から 1層目の酉 構造であり、 図 4 A, B , Cの流れは酉 構造を形成す る工程の流れに相当する。
2眉目以降に関しては、 図 4 A左のように、 CVDにより下層酉 3；锒構造 2 0上 に S i 02層間絶縁膜 3 0を堆積させて、スパッタリングにより S i 02層間絶縁 膜 3 0上に直に下敷膜 5 5 (膜厚は 1 5 0 n m前後） を堆積させて、 S i〇2層 間絶縁膜 3 0と下敷膜 5 5とを貫通するビアホール （窓） 2 1を形成して、 スパ ッタリングにより S i 02層間絶縁膜 3 0上に下敷膜 5 5を介して T i N (チタ ンナイトライド） 膜 4 5 (膜厚は 5 0 n m前後） を堆積させて、 CVDによりビ ァホール 2 1に W (タングステン） プラグ層 5 0を埋め込んで、 図 4 B左のよう に、 CMPにより Wプラグ層 5 0を平: t且ィ匕する。 下敷膜 5 5は、 ビアホーノレ 2 1 により貫通されたことになる。
1層目に関しては、 図 4 A右のように、 CVDによりピクセル等が作り込まれ た S i基板 1 0上に S i 02層間絶縁膜 3 0を堆積させて、 スパッタリングによ り S i〇2層間絶縁膜 3 0上に直に下敷膜 5 5 (膜厚は 1 5 0 nm前後） を堆積 させて、 S i 02層間絶縁膜 3 0と下敷膜 5 5とを貫通するコンタクトホール (窓） 1 1を形成して、 スパッタリングにより S i 02層間絶縁膜 3 0上に下敷 膜 5 5を介して T i (チタン） 膜 4 0 ( は 2 0 n m前後） を堆積させてから T i N (チタンナイトライド) 膜 4 5 (HJ¥は 5 0 nm前後） を堆積させて、 C VDによりコンタクトホール 1 1に W (タングステン） プラグ層 5 0を埋め込ん で、 図 4 B右のように、 CMPにより Wプラグ層 5 0を平坦化する。 下敷膜 5 5 は、 コンタクトホール 1 1により貫通されたことになる。
2層目以降に関しても 1層目に関しても、 A 1配線層 7 0の下敷きとなる膜で ある下敷膜 5 5は、 H2 (水素) を ¾ しない膜、 ここでは T i N (チタンナイ トライド） 膜又は S i N (シリコンナイトライド） 膜である。 1 5 0 nm前後の 下敷膜 5 5 (これに加えて 2 0 nm前後の T i膜 4 0や 5 0 nm前後の T i N膜 4 5 ) を堆積させることで、 下敷膜 5 5の S i 02層間絶縁膜 3 0上に堆積され た部分 5 6に関して、 CMPにより 5 0 nm前後の下敷膜 5 5を残存させつつ W ブラグ層 5 0を平: t且ィ匕することができる。 減少分はオーバー研磨による。 ち なみに、 0. 3〜0. 4 μ ιηのビアホール 2 1やコンタクトホール 1 1には 4 0 0 n m前後の Wプラグ層 5 0を埋め込む必要があり、 3 0 %前後のオーバー研磨 により 1 0 O nm前後の下敷膜 5 5が除去される。 よって、 1 5 0 n m前後の下 敷膜 5 5を堆積させることで、 下敷膜 5 5の S i 02層間絶縁膜 3 0上に堆積さ れた部分 5 6に関して、 CMPにより 5 0 nm前後の下敷膜 5 5を残存させつつ Wブラグ層 5 0を平: t且化することができる。
2層目以降に関しても 1層目に関しても、 引き続いて図 4。のように、 スパッ タリングにより S i O 2層間絶縁膜 3 0上から Wブラグ層 5 0上に延在するよう に T i (チタン） 膜 6 0/T i N (チタンナイトライド） 膜 6 5/A 1 (アルミ 二ゥム） ΙΗ^ϋ70/Τ i (チタン） 膜 80ZTiN (チタンナイトライド） 膜 85 (麟はこの順番に 20nm前後/ 50nm前後/ 0. 3〜1. 0μπι/5 n m前後/ 10 On m前後） 'を下からこの順番に堆積させて、 フォトエッチング により配線をパターユングして、 配線を覆うようにして CVDにより S i 02層 間絶縁膜 30上に S i 02層間絶縁膜 90を堆積させる。 A 1配線層 70の材料 としては、 ここでは微量の Cu (銅） が添加された A 1 (アルミニウム） を使用 する。
2層目以降に関しても 1層目に関しても、 図 4 Bのように、 下敷膜 55の S i 02層間絶縁膜 30上に堆積された部分 56が残存しているため、 図 4 Cのよう に、 S i〇2層間絶縁膜 30と T i膜 60との間に下敷膜 55を形成したことに なる。 このようにして、 S i02層間絶縁膜 30と T i膜 60との間に下敷膜 5 5を形成して、 T i膜 60の下面を下敷膜 55で覆うことにより、 Ti膜 60に 代えて T i N膜又は S i N膜である下敷膜 55の下面が S i 02層間絶縁膜 30 に表出されて、 T i膜 60の下面が S i 02層間絶縁膜 30に表出されないため、 T i膜 60が H27ユールに悪影響を与えることが抑制される。 さらには、 ドラ ィエツチバックではなく CM Pにより Wプラグ層 50を平坦化するため、 Wプラ グ層 50のリセス 51が回避される。
なお、 2層目以降に関しても 1層目に関しても、 図 5のように、 スパッタリン グにより Wプラグ層 50上にさらに上敷膜 86 (膜厚は 30〜 50 n m) を堆積 させて、 CVDと RIE (リアクティブ'イオン'エッチング） により A 1酉 3镍 層 70の側面に T i N (チタンナイトライド） サイドウオール 87を形成してか ら、 S i02層間絶縁膜 90を堆積させてもよい。 A 1配線層 70の上敷きとな る膜である上敷膜 86は、 S i N (シリコンナイトライド） 膜又は S i ON (シ リコンナイトライドオキサイド） 膜であり、 R IEにより T iN膜 85が除去さ れるのを防止している。
このようにして、 T i膜 60の下面を下敷膜 55で覆うことにカ卩えて、 T i膜 60の側面を T i Nサイドウオール 87で覆うことにより、 T i膜 60の下面が S i 02層間絶縁膜 30に表出されないことに加えて、 T i膜 60の側面が S i O 2層間絶縁膜 90に表出されないため、 T i膜 6◦が H27ニールに悪影響を与 えることがさらに抑制される。 さらには、 T i膜 80の側面を T i Nサイドゥォ ール 87で覆うことにより、 T i膜 80が H27ニールに悪影響を与えることが 抑制される。 さらには、 A 1酉 ¾镍層 70の側面を T i Nサイドウオール 87で覆 うことにより、 CMOSイメージセンサにとって不都合な反射光ノイズ （図 9の 矢印を参照） が抑制される。
また、 2層目以降に関しては、 図 6のように、 下敷膜 55を堆積させる前に、 スクライブの下層酉 B /線構造 20とビアホール 21のァライメントマークのみ開口 するレジストパターンを形成して、 エッチングによりスクライブのァライメント マークの下層酉 3^構造 20を露出させるようにしてもよい。 これにより、 フォト リソグラフィにおける下層配線構造 20とビアホール 21との位置合わせが容易 になる。
以下、 第 1実施例に係る CMOSイメージセンサについて、 上面図と側面図に 基づいて説明する。
図 7は、 第 1実施例に係る CMOSイメージセンサの上面図である。 より詳細 には、 図 7 Aは S i基板 10の上面図であり、 図 7Bは 1層目 （最下位配線層） の酉織構造の上面図であり、 図 7 Cは 2層目の酉 3；糠構造の上面図であり、 図 7D は 3層目 （最上位酉線層） の酉 B ^構造の上面図である。
図 7Bと図 7Cと図 7 Dにはそれぞれ、 A 1配線層 70と S i O 2層間絶縁膜 90とが図示されている。 なお、 これらを互いに区別するために、 1層目に係る A1配線層 7◦と S i O 2層間絶縁膜 90には 「添字 A」 を、 2層目に係る A 1 配線層 70と S i 02層間絶縁膜 90には 「添字 B」 を、 3層目に係る A+1配線 '層' 70と S i O 2層間絶縁膜 90には 「»C」 を謝寸した。
図 7Aには、 図 1にて図示したような PD120や、 SF— TR130や、 S CT— TR140や、 RST— TR150や、 T F— TR 160が図示されてい る。 図 7Aには、 図 1にて図示したようなセレクト線 145やトランスファ一線 165力 図 7Bには、 図 1にて図示したようなリセット線 155 (A 1酉 ¾線層 70Aの一部） 1 図 7Cには、 図 1にて図示したようなリセット 線 125 や信号 «ΙΞΕ読出線 135 (A 1酉 3線層 70 Bの一部） 'が図示されている。 これら のことから纖军されるように、 この CMOSイメージセンサは 4トランジスタ型
.逡替.え用 紙 ® 26) である。 図 7 Aにはさらに、 フローティングディフュージョン （F D) である W ブラグ層 5 0 や、 リセット mil線用 1 2 5の Wブラグ層 5 0丄 2 5や、 信号 ®ΐ 読出線用 1 3 5の Wプラグ層 5 0 1 3 5が図示されている。
図 8と図 9は、 第 1実施例に係る CMO Sィメージセンサの側面図である。 よ り詳細には、 図 8は図 7の X I X 2断面図であり、 図 9は図 7の Y 1 Y 2断面図 である。 1層目と 2層目と 3層目の酉 &镍構造は、 いずれも第 1実施例として図 4 にて説明したような酉 3^構造であるとする。
ところで、 最上位酉線層 （3層目） の酉 a線構造に関して考察するに、 最上位配 線層の A 1酉 B;綠層 7 0の面積は他層の A 1酉 Β/镍層 7 0の面積と比べて大きくなる ことが多い。 実際、 図 7乃至 9にはそのように図示されている。 そのため、 最上 位酉 層の T i膜 6 0の下面の面積は他層の T i膜 6 0の下面の面積と比べて大 きくなることが多い。 したがって、 最上位酉 B /線層の T i膜 6 0は他層の T i膜 6 0と比べて H27ニールにより悪影響を与えることが多レ、。 そのため、 特に最上 位酉纖層に関して、 第 1実施例として図 4にて説明したような酉 3；锒構造を採用す る利点は大きいと言える。
さらには、 CMO Sイメージセンサにとつて不都合な反射光ノィズの観点から すると、 A 1酉赚層 7 0を遮光層として使用するために A 1酉镍層 7 0の面積が 大きくなることが多い最上位酉 層 （3層目） や、 フローティングディフュージ ヨンである Wプラグ層 5 0 FDに近接する最下位酉赚層 （1層目） に関して、 第 1 実施例として図 4にて説明したような酉 ¾镍構造を採用する利点は大きいと言える。 最下位酉 3；镍層 （1層目） に関しては特に、 フローティングディフュージョン内に ' 信号電荷を一定時間 （数 ni s以上） 保持する動作を行う に、 利点が大きレヽ。 なお、 図 8と図 9には、 反射光の様子が矢印で図示されている。
(第 2実施例）
図 1 0は、 CMO Sィメージセンサとその製 法の第 2実施例を表す要部断 面図である。 より詳細には、 図 1 0は CMP (化学 «研磨） を利用して多層配 線構造を形成する実施例である。 図 1 0は下から 2層目以降の酉 a镍構造であり、 図 1 0 A， B， Cの流れは酉線構造を形成する工程の流れに相当する。
第 2実施例は第 1実施例の変形例であり、 第 1実施例との共通点にっレ、ては上 遽眷ぇ用紙（規則 26) 記 （第 1実施例の欄） の通りであり、 第 1実施例との相違点については下記 （第 2実施例の欄） の通りである。
2層目以降に関しては、 図 4 A左のように、 S i 02層間絶縁膜 3 0を堆積さ せて、 下敷膜 5 5を堆積させて、 ビアホール 2 1を形成して、 丁1 1^膜4 5を堆 積させて、 Wプラグ層 5 0を埋め込んで、 図 4 B左のように、 Wプラグ層 5 0を 平坦化する代わりに、 図 1 O Aのように、 CVDにより下層酉 3；镍構造 2 0上に S i O 2層間絶謹 3 0を堆積させて、 S i O 2層間絶縁膜 3 0を貫通するビアホー ル （窓） 2 1を形成して、 スパッタリングにより S i 02層間絶縁膜 3 0上に直 に下敷膜を兼ねる T i N (チタンナイトライド）膜 4 5 (廳は 2 0 0 n m前後） を堆積させて、 CVDによりビアホール 2 1に下敷膜を兼ねる T i N膜 4 5を介 して W (タングステン） プラグ層 5 0を埋め込んで、 図 1 0 Bのように、 CMP により Wブラグ層 5 0を平坦化する。 下敷膜を兼ねる T i N膜 4 5は、 ビアホー ル 2 1と Wプラグ層 5 0との間に形成されたことになる。
2層目以降に関しては、 2 0 0 11 111前後の1^ ^^膜4 5 (下敷膜） を堆積させ ることで、 T i l^!4 5 (下敷膜） の S i〇2層間絶縁膜 3 0上に堆積された部 分 4 6に関して、 〇1^?にょり 5 0 11 111前後の1^ ^^膜4 5 (T¾膜） を残存さ せつつ Wブラグ層 5 0を平坦化することができる。 第 1難例と同様である。
(第 3実施例）
図 1 1は、 CMO Sィメージセンサとその製造方法の第 3実施例を表す要部断 面図である。 より詳細には、 図 1 1は CMP (化学機械研磨） を利用して多層配 線構造を形成する実施例である。図 1 1左は下から 2層目以降の酉纖構造であり、 図 1 0右は下から 1層目の配線構造であり、 図 1 1 Α， Β， Cの流れは配線構造 を形成する工程の流れに相当する。
第 3実施例は第 1実施例の変形例であり、 第 1実施例との共通点にっレ、ては上 記 （第 1実施例の欄） の通りであり、 第 1実施例との相違点については下記 （第 3実施例の欄） の通りである。
2層目以降に関しては、 図 4 Α左のように、 S i 02層間絶縁膜 3 0を堆積さ せて、 下敷膜 5 5を堆積させて、 ビアホール 2 1を形成して、 T i N膜 4 5を堆 積させて、 Wプラグ層 5 0を埋め込んで、 図 4 B左のように、 Wプラグ層 5 0を 平坦化する代わりに、 図 11 A左のように、 C V Dにより下層酉 3；镍構造 20上に S i 02層間絶縁膜 30を堆積させて、 S i 02層間絶縁膜 30を貫通するビアホ ール （窓） 21を形成して、 スパッタリングにより S i O 2層間絶縁膜 30上に T iN (チタンナイトライド） 膜 45 (lffは 50nm前後） を堆積させて、 C VDによりビアホール 21に W (タングステン） プラグ層 50を埋め込んで、 図 11B左のように、 CMPにより Wプラグ層 50を平坦化する。
1層目に関しては、図 4A右のように、 S iO2層間絶 膜 30を堆積させて、 T¾膜 55を堆積させて、 コンタクトホーノレ 11を形成して、 T i膜 40を堆積 させてから T i N膜 45を堆積させて、 Wプラグ層 50を埋め込んで、 図 4 B右 のように、 Wプラグ層 50を平坦化する代わりに、 図 11 A右のように、 C VD によりピクセル等が作り込まれた S i基板 10上に S i O2層間絶縁膜 30を堆 積させて、 S i 02層間絶縁膜 30を貫通するコンタクトホール （窓） 11を形 成して、 スパッタリングにより S i 02層間絶縁膜 30上に T i (チタン） 膜 4 0 (llffは 20nm前後） を堆積させてから T iN (チタンナイトライド） 膜 4 5 (Mi?は 5 Onm前後） を堆積させて、 CVDによりコンタクトホール 11に W (タングステン) プラグ層 50を埋め込んで、 図 11 B右のように、 CMPに より Wブラグ層 50を平： t且ィヒする。
2層目以降に関しても 1層目に関しても、 引き続いて図 11Cのように、 スパ ッタリングにより S i 02層間絶縁膜 30上から Wプラグ層 50上に延在するよ うに直に下敷膜 55 ( ?は 50n m前後) を堆積させて、 以下図 4 Cと同様に して、 S i O 2眉間絶縁膜 30上から Wブラグ層 50上に延在するように下敷膜 55を介して Ti (チタン） 膜 60/TiN (チタンナイトライド） 膜 65/A 1 (アルミニウム） 酉 B;锒層 70ZTi (チタン） 膜 80ZT iN (チタンナイト ライド） 膜 8.5を下からこの順番に堆積させて、 S i 02層間絶縁膜 90を堆積 させる。 下敷膜 55は、 Wプラグ層 50と Ti膜 60との間に形成されたことに なる。
2層目以降に関しても 1層目に関しても、 A 1配線層 70の下敷きとなる膜で ある下敷膜 55は、 H2 (水素） を透過しない膜、 ここでは T iN (チタンナイ トライド） 膜である。 2層目以降に関しても 1層目に関しても、 図 11 Cのよう に、 S i 02層間絶縁膜 30と T i膜 60との間に下敷膜 55を形成したことに なる。 第 1実施例と同様である。
(第 4実施例）
図 12は、 CMOSイメージセンサとその製 法の第 4実施例を表す要部断 面図である。 より詳細には、 図 12はドライエッチバックを利用して多層酉 3；線構 造を形成する実施例である。 図 12左は下から 2層目以降の酉 5；镍構造であり、 図 12右は下から 1層目の酉 B;線構造であり、 図 12 A， B， Cの流れは酉 3；锒構造を 形成する工程の流れに相当する。 '
2層目以降に関しては、 図 12A左のように、 CVDにより下層 ¾镍構造 20 上に S i O 2層間絶縁膜 30を堆積させて、 S i O 2層間絶謹 30を貫通するビ ァホール （窓） 21を形成して、 スパッタリングにより S i O 2層間絶縁膜 30 上に T i N (チタンナイトライド）膜 45 lffは 50 nm前後）を堆積させて、 CVDによりビアホール 21に W (タングステン） プラグ層 50を埋め込んで、 図 12 B左のように、 ドライエッチパックにより Wプラグ層 50を平坦化する。
1層目に関しては、 図 12A右のように、 CVDによりピクセノレ等が作り込ま れた S 0上に S i O 2層間絶縁膜 30を堆積させて、 S i O 2層間絶縁膜
30を貫通するコンタクトホール （窓） 11を形成して、 スパッタリングにより S i 02層間絶縁膜 30上に T i (チタン） 膜 40 (膜厚は 20 nm前後） を堆 積させてから T iN (チタンナイトライド） 膜 45 (ID?は 50nm前後） を堆 積させて、 CVDによりコンタクトホール 11に W (タングステン） プラグ層 5 0を埋め込んで、 図.12 B右のように、 ドライエッチバックにより Wプラグ層 5 0を平: t且ィヒする。
2層目以降に関しても 1層目に関しても、 引き続いて図 12。のように、 スパ ッタリングにより S i O 2層間絶縁膜 30上から Wプラグ層 50上に延在するよ うに T i (チタン） 膜 6 ΟΖΤ iN (チタンナイトライド） 膜 65/A1 (アル ミニゥム） 酉 ¾鶴 70ZT i (チタン） 膜 80ZT iN (チタンナイトライ.ド） 膜 85 (醇はこの順番に 2 Onm前後/ /5 Onm前後 /0. 3〜1. Ομπι/ 5 nm前後 Zl 00 nm前後） を下からこの順番に堆積させて、 フォトエツチン グにより配線をパターユングして、 配線を覆うようにして CVDにより S i O。 層間絶縁膜 3 0上に S i 02眉間絶縁膜 9 0を堆積させる。 A 1配線層 7 0の材 料としては、 ここでは微量の C u (銅） が添加された A 1 (アルミニウム） を使 用する。
1層目に関しては、 図 1 2 B右のように、 T i膜 4 0の下面が S i 02層間絶 縁膜 3 0に表出されることになる。 しかし、 図 1 2 C右のように、 A 1配線層 7 0が S i O2層間絶縁膜 3 0と Wプラグ層 5 0との内の略 Wプラグ層 5 0上のみ に堆積されるようにすることで、 丁 1膜4 0の下面が3 i〇2層間絶縁膜 4 0に 略表出されないようにすることができる。 そのため、 T i膜 4 0が 112ァニール に悪影響を与えることが抑制される。
以下、 第 4実施例に係る CMO Sイメージセンサについて、 上面図と側面図に 基づいて説明する。
図 1 3は、 第 4実施例に係る CMO Sイメージセンサの上面図である。 図 1 3 は図 7に相当するものであり、 図 1 3 Aは S i基板 1 0の上面図であり、 図 1 3 Bは 1層目 （最下位酉 ¾線層） の酉 H镍構造の上面図であり、 図 1 3 Cは 2層目の配 線構造の上面図であり、 図 1 3 Dは 3層目 （最上位酉 B;镍層） の酉 B镍構造の上面図 である。 ただし、 図 7の CMO Sイメージセンサは 4トランジスタ型であるのに 対して、 図 1 3の CMO Sイメージセンサは 3トランジスタ型である。
図.1 4は、 第 4実施例に係る CMO Sイメージセンサの側面図である。 図 1 3 は図 8や図 9に相当するものであり、 図 1 3の Z 1 Z 2断面図である。 1層目と 2層目と 3層目の酉 B ^構造は、 いずれも第 4実施例として図 1' 2にて説明したよ うな配線構造であるとする。 - .
ところで、 ここでは最下位酉 S;線層 （1層目） については酉 3 ^としての引き回し は行わない。 これにより、 最下位酉 層の A 1酉纖層の面積を小さくすることが できる。 すなわち、 図 1 2 C右のように、 A 1配線層 7 0を S i 02層間絶縁膜 3 0と Wプラグ層 5 0との内の略 Wプラグ層 5 0上のみに堆積させることが現実 的に可能となる。 この^^、 より多層の酉 3¾層が必要となって CMO Sイメージ センサのサイズが大型化しかねないため、 4トランジスタ型と比べて 3トランジ スタ型に適していると言える。
(第 5実施例） 差替え、用 ,森（規辦 2β> 図 15は、 CMOSイメージセンサとその製 法の第 5 例を表す要部断 面図である。 より詳細には、 図 15は CMP (化 研磨） を利用して多層配 線構造を形成する実施例である。図 15左は下から 2層目以降の酉,造であり、 図 15右は下から 1層目の配線構造であり、 図 15 A， Bの流れは酉 ¾镍構造を形 成する工程の流れ （ダマシン法） に相当する。
2層目以降に関しては、 図 15 A左のように、 下層配線構造 20上に S i 02 層間絶縁膜 30と S i 02層間絶縁膜 90とを堆積させて、 S i O 2層間絶縁膜 9 0を貫通する酉镍溝 271と S i 02層間絶縁膜 30を貫通するビアホール（窓） 21とを形成して、 S i 02層間絶縁膜 30及ぴ S i 02層間絶縁膜 90上に T a (タンタル) 膜 260を堆積させて、 酉 B¾溝 271とビアホーノレ 21とに Ta膜 260を介して Cu (銅） 配線層 270を埋め込んで、 図 15 B左のように、 C MPにより Cu酉 層 270を平坦化する。 なお、 Ta膜260をTaN (タン タルナイトライド） 膜に置き換えてもよレヽ。
1層目に関しては、 図 15 A右のように、 ピクセル等が作り込まれた S i基板 10上に S i 02層間絶縁膜 30を堆積させて、 S i 02層間絶縁膜 30を貫通す るコンタクトホール（窓） 11を形成して、 S i 02層間絶縁膜 30上に T i (チ タン） 膜 40を堆積させてから TiN (チタンナイトライド） 膜 45を堆積させ て、 コンタクトホール 11に W (タングステン） プラグ層 50を埋め込んで、 C MPにより Wプラグ層 50を平坦化した後、 S i O2層間絶縁膜 30上に S i 02 層間絶縁膜 90を堆積させて、 S i O2層間絶縁膜 90を貫通する配線溝 271 を形成して、 S i 02層間絶縁膜 30及び S i 02層間絶縁膜 90上に Ta膜（タ ンタル） 260を堆積させて、 酉 溝 271に C u (銅） 酉镍層 270を埋め込 んで、図 15 B右のように、 CMPにより C ιιϊΗ/線層 270を平坦化する。なお、 Ta膜260をTaN (タンタルナイトライド） 膜に置き換えてもよい。
2層目以降に関しても 1層目に関しても、 図 15Βのように、 S i〇2層間絶 縁膜 30上に Ta膜 260が堆積されて、 Ta膜 260上に Cu酉 層 270が 堆積される。 これにより、 Ta膜 260の下面が S i O2層間絶縁膜 30に表出 されることになる。 このように、 Cu酉镍層は、 T i膜上の代わりに T a膜上に 堆積されるのだが、 T i膜と比べて Ta膜は H2P及蔵効果が小さい。 そのため、 T i膜の下面が S i 02層間絶縁膜に表出される^と比べて、 T a膜の下面が S i O 2層間絶縁膜に表出される は H27ニールに与える悪影響が小さい。 し たがって、 CMO Sイメージセンサに適していると言える。 これは T a N膜でも 同様である。
なお、 図 1 6は、 第 5実施例に係る CMO Sィメージセンサの側面図である。 ただし、 1層目と 2層目の配線構造は第 5実施例として図 1 5にて説明したよう な酉 ¾線構造であるが、 3層目の酉 ¾線構造は第 1実施例として図 4にて説明したよ うな配線構造である。 このようにして、 第 1実施例から第 5実施例までの 2以上 の酉 ¾ ^構造を併用してもよい。
本発明は、 具体的に開示された ^例に限定されるものではなく、 クレームさ れた本発明の範囲から «することなく、 種々の変形例や実施例が考えられる。
—例を挙げると、 実施例では、 3トランジスタ型及ぴ 4トランジスタ型の CMO Sイメージセンサについて説明したが、 本発明は、 5トランジスタ型の CMO S イメージセンサについても適用することができる。 なお、 5トランジスタ型の C MO Sイメージセンサの単位ピクセルは、 フォトダイオードと、 ソースフォロワ トランジスタと、 セレクトトランジスタと、 リセットトランジスタと、 トランス ファートランジスタとに加えて、 余剰電荷を除去するために使用されるオーバー フロードレイントランジスタを備える。

Claims

請求の範囲
1. 層間絶縁膜を貫通する窓に埋め込まれて化学 «研磨により平坦化された ブラグ層と、 嫌己層間絶縁膜上から tin己ブラグ層上に延在するように堆積された T i (チタン） 膜と、 肅己 T i膜上に堆積された A 1 (アルミニウム） 乃至 C u (銅） を含む酉 ¾線層と、 觸己層間絶縁膜と編己 T i膜との間に形成され、 水素を ¾ しない T¾膜とを備えることを糊敷とする半導体装 Mo
2. '編己下敷膜は、 T i N (チタンナイトライド） 膜又は S i N (シリコンナ イトライド） 膜であることを 敷とするクレーム 1に記載の半導体装置。
3. t!if己下敷膜は、 編己窓により貫通されたことを特徴とするクレーム 1に記
4. 嫌己下謹は、 嫌己窓と肅己プラグ層との間に形成されたことを特徴とす るクレーム 1に記載の半導体装置。
5. 編己下敷膜は、 膽己プラグ層と藤己 T i膜との間に形成されたことを特徴 とするクレーム 1に記載の半導体装置。
6. 前記 T i膜の側面を覆う T i N (チタンナイトライド） サイドウオールを 更に備えることを特 ί敷とするクレーム 1乃至 5のいずれか 1に記載の半導体装置。
7. 前記酉 ¾镍層は、 多層配線構造における最上位酉 ¾線層又は最下位酉 3¾層であ ることを糊敫とするクレーム 1乃至 5のレヽずれか 1に記載の半導体装置。
8 . 層間絶縁膜を貫通する窓に埋め込まれてドライエッチバックにより平坦化 されたブラグ層と、 嫌己層間絶縁膜と tiff己ブラグ層との内の略 Ml己ブラグ層上の みに堆積された A 1 (アルミニウム） 乃至 c u (銅） を含む酉 a /線層とを備え、 編己酉 B/線層は、 多層酉 3镍構造における最下位 锒層であることを糊敷とする半
9. CMO Sィメージセンサであることを特徴とするクレーム 1又は 8に記載 の半導体装置。
1 0 . 層間絶縁膜上に堆積された T a (タンタル） 膜又は T a N (タンタルナ イトライド） 膜と、 嫌己 T a膜又は編己 T a N膜上に堆積された C u (銅） を含 む赚層とを備え、
CMO Sイメージセンサであることを糊敷とする半導体装置。
1 1 . 層間絶縁膜を貫通する窓を形成する工程と、 前記窓にプラグ層を埋め込 む工程と、 化 械研磨により嫌己プラグ層を平坦化する工程と、 嫌己層間絶縁 膜上から膽己プラグ層上に延在するように T i (チタン)膜を堆積させる工程と、 ttilHT i膜上に A 1 (アルミニウム） 乃至 C u (銅） を含む赚層を堆積させる 工程と、 l己層間絶縁膜と前記 T i膜との間に、 水素を翻しない下敷膜を形成 する工程とを備える特徴とする半導体装置の製) 法。
1 2. 前記下敷膜は、 T i N (チタンナイトライド） 膜又は S i N (シリコン ナイトライド） 膜であることを特徴とするクレーム 1 1に記載の半導体装置の製 法。
1 3. 嫌己下敷膜は、 嫌己窓により貫通されることを特徴とするクレーム 1 1 に記載の半導体装置の製 ^法。
1 4. 編己下敷膜は、 嫌己窓と嫌己プラグ層との間に形成されることを特徴と するクレーム 1 1に記載の半導体装置の製造方法。
1 5 . tin己下敷膜は、 編己プラグ層と嫌己 Τ 膜との間に形成されることを特 徴とするクレーム 1 1に記載の半導体装置の製^^法。
1 6. 編己 T i膜の側面を覆う T i N (チタンナイトライド） サイドウオール を形成する工程を更に備えることを樹敷とするクレーム 1 1乃至 1 5のいずれか 1に記載の半導体装置の製造方法。
1 7. 前記酉 層は、 多層酉,造における最上位酉纖層又は最下位配線層で あることを特徴とするクレーム 1 1乃至 1 5のいずれか 1に記載の半導体装置の 製造方法。
1 8. 層間絶縁膜を貫通する窓を形成する工程と、 Ιΐίΐ己窓にプラグ層を埋め込 む工程と、 ドライエッチバックにより ttif己プラグ層を平坦化する工程と、 m己層 間絶縁膜と ttlt己プラグ層との内の略 tiifSプラグ層上のみに A 1 (アルミニウム） 乃至 C u (銅） を含む酉纖層を堆積させる工程とを備え、
編己酉 a線層は、 多層酉纖構造における最下位酉纖層であることを樹敫とする半
1 9. CMO Sィメージセンサの製造方法であることを特徴とするク ーム 1 1又は 1 8に記載の半導体装置の製 法。
2 0. 層間絶縁膜上に T a (タンタル）膜又は T a N (タンタルナイトライド） 膜を堆積させる工程と、 編己 T a膜又は T a N膜上に C u (銅） を含む配線層を 堆積させる工程とを備え、
CMO Sイメージセンサの製造方法であることを特徴とする半導体装置の製造 方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081142A (ja) * 2005-09-14 2007-03-29 Fujifilm Corp Ｍｏｓ型固体撮像装置及びその製造方法
JP2007184602A (ja) * 2005-12-29 2007-07-19 Magnachip Semiconductor Ltd イメージセンサの金属配線形成方法
JP2011086674A (ja) * 2009-10-13 2011-04-28 Canon Inc 光電変換装置およびそれを用いた撮像システム
JP2011097077A (ja) * 2010-12-24 2011-05-12 Panasonic Corp 固体撮像装置及びその製造方法
JP2017092499A (ja) * 2017-02-10 2017-05-25 キヤノン株式会社 固体撮像装置、及び撮像システム
US10115756B2 (en) 2012-02-24 2018-10-30 Canon Kabushiki Kaisha Solid-state image pickup device and image pickup system having light shielding portion with first and second films on respective under face and upper face sides

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790816B1 (ko) * 2006-09-28 2008-01-02 삼성전자주식회사 반도체 메모리 디바이스의 배선 제조방법
FR2910703B1 (fr) * 2006-12-22 2009-03-20 St Microelectronics Sa Dispositif imageur dote d'un dernier niveau d'interconnexion a base de cuivre et d'aluminium
US20080217775A1 (en) * 2007-03-07 2008-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming contact plugs for eliminating tungsten seam issue
US8350952B2 (en) * 2008-06-04 2013-01-08 Omnivision Technologies, Inc. Image sensors with improved angle response
KR20090128900A (ko) * 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 Ｃｏｍｓ 이미지 센서의 제조방법
CN102237295B (zh) * 2010-04-28 2014-04-09 中国科学院微电子研究所 半导体结构制造方法
CN103151299A (zh) * 2011-12-07 2013-06-12 北大方正集团有限公司 多层布线铝互连工艺方法、铝线互连通孔及半导体产品

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629292A (ja) * 1992-07-07 1994-02-04 Seiko Epson Corp 半導体装置及びその製造方法
US6005291A (en) * 1997-08-22 1999-12-21 Nec Corporation Semiconductor device and process for production thereof
JP2000049115A (ja) * 1998-07-30 2000-02-18 Hitachi Ltd 半導体装置の製造方法
US6051867A (en) * 1999-05-06 2000-04-18 Hewlett-Packard Company Interlayer dielectric for passivation of an elevated integrated circuit sensor structure
JP2000114376A (ja) * 1998-10-09 2000-04-21 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2001176875A (ja) * 1999-12-16 2001-06-29 Hitachi Ltd 半導体装置
US20020098670A1 (en) * 2001-01-23 2002-07-25 Hiroshi Ashihara Semiconductor integrated circuit device and fabrication method for semiconductor integrated circuit device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05114578A (ja) * 1991-10-22 1993-05-07 Matsushita Electron Corp 半導体装置及びその製造方法
JPH05234935A (ja) * 1992-02-20 1993-09-10 Matsushita Electron Corp 半導体装置及びその製造方法
JP2565131B2 (ja) * 1994-04-22 1996-12-18 日本電気株式会社 半導体装置の製造方法
JPH09232429A (ja) * 1996-02-28 1997-09-05 Nec Corp 多層配線半導体装置およびその製造方法
JPH09326490A (ja) 1996-04-01 1997-12-16 Yamaha Corp 半導体装置の製法
US5602053A (en) * 1996-04-08 1997-02-11 Chartered Semidconductor Manufacturing Pte, Ltd. Method of making a dual damascene antifuse structure
JP3570153B2 (ja) * 1997-04-28 2004-09-29 ソニー株式会社 電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置
US5990011A (en) * 1997-09-18 1999-11-23 Micron Technology, Inc. Titanium aluminum alloy wetting layer for improved aluminum filling of damescene trenches
JPH11271985A (ja) 1998-03-25 1999-10-08 Nagase Denshi Kagaku Kk レジスト剥離剤組成物及びその使用方法
JP3955386B2 (ja) * 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
US6277737B1 (en) * 1998-09-02 2001-08-21 Micron Technology, Inc. Semiconductor processing methods and integrated circuitry
JP2000200838A (ja) * 1998-10-30 2000-07-18 Seiko Epson Corp 半導体記憶装置およびその製造方法
JP2000323478A (ja) * 1999-05-13 2000-11-24 Asahi Kasei Microsystems Kk 半導体装置の配線構造
US6221780B1 (en) * 1999-09-29 2001-04-24 International Business Machines Corporation Dual damascene flowable oxide insulation structure and metallic barrier
EP1107316A3 (en) * 1999-12-02 2004-05-19 Nikon Corporation Solid-state image sensor, production method of the same and digital camera
KR100357183B1 (ko) 1999-12-31 2002-10-19 주식회사 하이닉스반도체 반도체 소자의 구리 박막 형성 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629292A (ja) * 1992-07-07 1994-02-04 Seiko Epson Corp 半導体装置及びその製造方法
US6005291A (en) * 1997-08-22 1999-12-21 Nec Corporation Semiconductor device and process for production thereof
JP2000049115A (ja) * 1998-07-30 2000-02-18 Hitachi Ltd 半導体装置の製造方法
JP2000114376A (ja) * 1998-10-09 2000-04-21 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US6051867A (en) * 1999-05-06 2000-04-18 Hewlett-Packard Company Interlayer dielectric for passivation of an elevated integrated circuit sensor structure
JP2001176875A (ja) * 1999-12-16 2001-06-29 Hitachi Ltd 半導体装置
US20020098670A1 (en) * 2001-01-23 2002-07-25 Hiroshi Ashihara Semiconductor integrated circuit device and fabrication method for semiconductor integrated circuit device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081142A (ja) * 2005-09-14 2007-03-29 Fujifilm Corp Ｍｏｓ型固体撮像装置及びその製造方法
US7863659B2 (en) 2005-09-14 2011-01-04 Fujifilm Corporation MOS type solid-state image pickup apparatus with wiring layers of different line-width and thickness
JP2007184602A (ja) * 2005-12-29 2007-07-19 Magnachip Semiconductor Ltd イメージセンサの金属配線形成方法
JP2011086674A (ja) * 2009-10-13 2011-04-28 Canon Inc 光電変換装置およびそれを用いた撮像システム
JP2011097077A (ja) * 2010-12-24 2011-05-12 Panasonic Corp 固体撮像装置及びその製造方法
US10115756B2 (en) 2012-02-24 2018-10-30 Canon Kabushiki Kaisha Solid-state image pickup device and image pickup system having light shielding portion with first and second films on respective under face and upper face sides
JP2017092499A (ja) * 2017-02-10 2017-05-25 キヤノン株式会社 固体撮像装置、及び撮像システム

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