KR100790227B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 층간 절연막을 관통하는 창에 매립되어 화학 기계 연마에 의해 평탄화된 플러그층과, 상기 층간 절연막 상으로부터 상기 플러그층 상에 연장하도록 퇴적된 Ti(티탄)막과, 상기 Ti막 상에 퇴적된 Al(알루미늄) 내지 Cu(구리)를 포함하는 배선층과, 상기 층간 절연막과 상기 Ti막 사이에 형성되고, 수소를 투과하지 않는 밑깔개막을 갖는 것을 특징으로 하는 반도체 장치에 관한 것이다.
층간 절연막, 매립, 플러그층, 수소, 투과, 배선, 반도체 장치

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 CMOS 이미지 센서인 반도체 장치 및 그 제조 방법에 관한 것이다.
이미지 센서로서는, CMOS 이미지 센서나 CCD 이미지 센서가 널리 알려져 있다. 일반적으로, CMOS 이미지 센서는 CCD 이미지 센서에 비하여 화질이 나쁘지만 소비 전력이 적고 사이즈가 작기 때문에, 휴대 전화기 등에 널리 이용되고 있다.
일반적으로, CMOS 이미지 센서의 단위 픽셀은 1개의 포토다이오드와 3개 또는 4개의 트랜지스터에 의해 구성된다. 도 1A는 3트랜지스터형의 CMOS 이미지 센서(100)의 단위 픽셀(110)을 나타내고, 도 1B는 4트랜지스터형의 CMOS 이미지 센서(100)의 단위 픽셀(110)을 나타낸다. 전자는 포토다이오드(PD)(120)와, 소스 팔로워 트랜지스터(SF-TR)(130)와, 셀렉트 트랜지스터(SCT-TR)(140)와, 리세트 트랜지스터(RST-TR)(150)를 구비하고, 후자는 트랜스퍼 트랜지스터(TF-TR)(160)를 더 구비한다.
PD(120)는 광전 변환에 의해 신호 전하를 생성하고, SF-TR(130)은 신호 전하를 신호 전압으로 변환한다. SCT-TR(140)은 단위 픽셀(110)을 선택하기 위해서 사 용되고, RST-TR(150)은 PD(120)를 리세트하기 위해서 사용되고, TF-TR(160)은 PD(120)로부터 SF-TR(130)에 신호 전하를 전송하기 위해서 사용된다. PD(120)는 RST-TR(150)을 통하여 리세트 전압선(125)에 접속되고, SF-TR(130)은 SCT-TR(140)을 통하여 신호 전압 판독선(135)에 접속된다. SCT-TR(140)은 셀렉트선(145)에 접속되고, RST-TR(150)은 리세트선(155)에 접속되고, TF-TR(160)은 트랜스퍼선(165)에 접속된다.
그런데, CMOS 이미지 센서에서는 포토다이오드로서 N+P 접합을 사용하기 때문에, Si/SiO2 산화막 계면의 계면 준위에서 발생하는 「정션 리크」를 억제할 필요가 있다. 그 때문에, Si 기판의 표면 부근에 P+ 실드층을 형성하여 P+NP 매립 다이오드 구조로 함으로써, Si/SiO2 산화막 계면과 공핍층을 분리하고, 정션 리크를 억제하는 경우가 많다. 그러나, Si/SiO2 산화막 계면과 공핍층을 완전하게 분리하는 것은 곤란하다고 하는 결점이 있다. 그 때문에, 웨이퍼 프로세스의 최종 단계에서 H2 어닐링을 실행함으로써, 웨이퍼 프로세스에서의 손상에 의해 발생한 Si/SiO2 산화막 계면의 계면 준위를 저감하여, 정션 리크를 억제하는 경우가 많다. 그러나, H2 어닐링에는 CMOS 이미지 센서의 배선 구조에 관한 다음과 같은 결점이 있다.
도 2와 도 3은 CMOS 이미지 센서와 그 제조 방법의 종래예를 나타내는 주요부 단면도이다. 보다 상세하게는, 도 2는 CMP(화학 기계 연마)를 이용하여 다층 배선 구조를 형성하는 종래예이고, 도 3은 드라이 에치백을 이용하여 다층 배선 구조를 형성하는 종래예이다. 각 도면의 좌측은 아래로부터 2층째 이후의 배선 구조이고, 각 도면 우측은 아래로부터 1층째의 배선 구조이고, 각 도면 A, B, C의 흐름은 배선 구조를 형성하는 공정의 흐름에 상당한다.
배선층 재료로서 Al(알루미늄)을 사용하는 경우, 도 2C나 도 3C와 같이 아래로부터 Ti(티탄)막(60)/TiN(티탄 나이트라이드)막(65)/Al(알루미늄) 배선층(70)/Ti(티탄)막(80)/TiN(티탄 나이트라이드)막(85)이라는 배선 구조(막 두께는 이 순서대로 20㎚ 전후/50㎚ 전후/0.3∼1.0㎛/5㎚ 전후/100㎚ 전후)를 채용하는 경우가 많다. Ti에 의해 Al의 결정 배향성을 제어함으로써, 일렉트로마이그레이션 등의 스트레스에 대한 내성을 향상시키기 위함이다. 이러한 배선 구조를 형성하는 경우, 도 2A, B와 같이 CMP를 이용해도 되고, 도 3A, B와 같이 드라이 에치백을 이용해도 된다.
CMP를 이용하는 경우에는 2층째 이후이면 도 2A의 좌측과 같이, 하층 배선 구조(2O) 상에 SiO2 층간 절연막(30)을 퇴적시켜, SiO2 층간 절연막(30)을 관통하는 비아홀(창)(21)을 형성하고, SiO2 층간 절연막(30) 상에 TiN(티탄 나이트라이드)막(45)(막 두께는 50㎚ 전후)을 퇴적시켜, 비아홀(21)에 W(텅스텐) 플러그층(50)을 매립하여, 도 2B의 좌측과 같이, CMP에 의해 W 플러그층(50)을 평탄하게 한다. 1층째이면 도 2A의 우측과 같이 픽셀 등이 만들어 넣어진 Si 기판(10) 상에 SiO2 층간 절연막(30)을 퇴적시켜, SiO2 층간 절연막(30)을 관통하는 컨택트홀(창)(11)을 형성하고, SiO2 층간 절연막(30) 상에 Ti(티탄)막(40)(막 두께는 20㎚ 전후)을 퇴적시키고 나서 TiN(티탄 나이트라이드)막(45)(막 두께는 50㎚ 전후)을 퇴적시켜, 컨택트홀(11)에 W(텅스텐) 플러그층(50)을 매립하여, 도 2B의 우측과 같이 CMP에 의해 W 플러그층(50)을 평탄화한다.
CMP를 이용하는 경우에는 2층째 이후라도 1층째라도 도 2C와 같이 Ti막(60)의 하면이 SiO2 층간 절연막(30)에 표출되게 된다. 이것이 H2 어닐링에 악영향을 미친다. 즉, H2는 각 SiO2 층간 절연막을 통과하여 Si/SiO2 산화막 계면에 도달하는 것이지만, 도중의 SiO2 층간 절연막(30)으로서 Ti막(60)에 흡수되는 것이다. 그 때문에, Si/SiO2 산화막 계면의 계면 준위가 충분히 저감되지 않아, 정션 리크가 충분히 억제되지 않기 때문에, 화질이 나빠진다고 하는 결점이 있다. 이 결점은 Ti막(60)의 하면의 면적이 커질수록 심각하다.
CMP 대신에 드라이 에치백을 이용하는 경우에는 2층째 이후이면 도 3B의 좌측과 같이, TiN막(45)의 SiO2 층간 절연막(30) 상에 퇴적된 부분(46)이 드라이 에치백에 의해 제거되지 않고 잔존하므로, Ti막(60)의 하면이 SiO2 층간 절연막(30)에 표출되는 것은 없어진다. 그러나, 1층째이면 도 3B의 우측과 같이 Ti막(40)의 SiO2 층간 절연막(30) 상에 퇴적된 부분(41)도 드라이 에치백에 의해 제거되지 않고 잔존하므로, Ti막(60) 대신에 Ti막(40)의 하면이 SiO2 층간 절연막(30)에 표출되게 된 다. 그 때문에도, Si/SiO2 산화막 계면의 계면 준위가 충분히 저감되지 않아, 정션 리크가 충분히 억제되지 않으므로, 화질이 나빠진다고 하는 결점이 있다. 이 결점 역시, Ti막(40)의 하면의 면적이 커질수록 심각하다. 또한, 2층째 이후라도 1층째라도 도 3B와 같이 드라이 에치백에 의해 W 플러그층(50)의 리세스(51)가 발생한다고 하는 결점이 있다.
또한, 선행 문헌으로서는, ①특허3021683호 공보 ②특개평7-263546호 공보 ③특개평8-293552호 공보 ④특개평8-340047호 공보 ⑤특개평9-326490호 공보 ⑥특개평10-22390호 공보 ⑦특개2000-260863호 공보 ⑧특개2002-50595호 공보를 들 수 있다.
〈발명의 개시〉
본 발명(제1 발명)은 화학 기계 연마를 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제하는 것을 목적으로 한다. 본 발명(제1 발명)은 층간 절연막을 관통하는 창에 매립되어 화학 기계 연마에 의해 평탄화된 플러그층과, 상기 층간 절연막 상으로부터 상기 플러그층 상에 연장하도록 퇴적된 Ti(티탄)막과, 상기 Ti막 상에 퇴적된 Al(알루미늄) 내지 Cu(구리)를 포함하는 배선층과, 상기 층간 절연막과 상기 Ti막 사이에 형성되고, 수소를 투과하지 않은 밑깔개막을 구비하는 것을 특징으로 하는 반도체 장치에 관한 것이다. 본 발명(제1 발명)에서는 Ti막 대신에 H2(수소)를 투과하지 않은 밑깔개막의 하면이 층간 절연막에 표출되므로, 화학 기계 연마를 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제할 수 있게 된다.
본 발명(제2 발명)은 화학 기계 연마를 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제하는 것을 목적으로 한다. 본 발명(제2 발명)은 상기 제1 발명에 관하여, 상기 밑깔개막은 TiN(티탄 나이트라이드)막 또는 SiN(실리콘나이트라이드)막인 것을 특징으로 하는 반도체 장치에 관한 것이다. 본 발명(제2 발명)에서는 Ti막 대신에 TiN막 또는 SiN막의 하면이 층간 절연막에 표출되기 때문에, 화학 기계 연마를 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제할 수 있게 된다.
본 발명(제3 발명)은 상기 제1 발명에 관하여, 상기 밑깔개막은 상기 창에 의해 관통된 것을 특징으로 하는 반도체 장치에 관한 것이다.
본 발명(제4 발명)은 상기 제1 발명에 관하여, 상기 밑깔개막은 상기 창과 상기 플러그층 사이에 형성된 것을 특징으로 하는 반도체 장치에 관한 것이다.
본 발명(제5 발명)은 상기 제1 발명에 관하여, 상기 밑깔개막은 상기 플러그층과 상기 Ti막 사이에 형성된 것을 특징으로 하는 반도체 장치에 관한 것이다.
본 발명(제6 발명)은 화학 기계 연마를 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 더욱 억제하는 것을 목적으로 한다. 본 발명(제6 발명)은 상기 제1 내지 5 중 어느 하나의 발명에 관 하여, 상기 Ti막의 측면을 피복하는 TiN(티탄 나이트라이드) 사이드월을 더 구비하는 것을 특징으로 하는 반도체 장치에 관한 것이다. 본 발명(제6 발명)에서는 Ti막의 측면이 TiN 사이드월로 피복되므로, 화학 기계 연마를 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 더욱 억제할 수 있게 된다.
본 발명(제7 발명)은 화학 기계 연마를 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 더욱 억제하는 것을 목적으로 한다. 본 발명(제7 발명)은 상기 제1 내지 5 중 어느 하나의 발명에 관하여, 상기 배선층은 다층 배선 구조에 있어서의 최상위 배선층 또는 최하위 배선층인 것을 특징으로 하는 반도체 장치에 관한 것이다. 본 발명(제7 발명)에서는 Ti막의 하면의 면적이 커지는 최상위 배선층에 관하여, Ti막 대신에 H2(수소)를 투과하지 않은 밑깔개막의 하면이 층간 절연막에 표출되기 때문에, 화학 기계 연마를 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 더욱 억제할 수 있게 된다.
본 발명(제8 발명)은 드라이 에치백을 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제하는 것을 목적으로 한다. 본 발명(제8 발명)은 층간 절연막을 관통하는 창에 매립되어 드라이 에치백에 의해 평탄화된 플러그층과, 상기 층간 절연막과 상기 플러그층 중의 대략 상기 플러그층 상에만 퇴적된 Al(알루미늄) 내지 Cu(구리)를 포함하는 배선층을 구비하고, 상기 배선층은 다층 배선 구조에 있어서의 최하위 배선층인 것을 특징으로 하는 반도체 장치에 관한 것이다. 본 발명(제8 발명에서는 드라이 에치백을 이용하여 배선 구조를 형성하는 경우에 네크로 되는 최하위 배선층에 관하여, Ti막의 하면이 층간 절연막에 대략 표출되지 않도록 할 수 있기 때문에, 드라이 에치백을 이용하여 배선 구조가 형성되는 반도체 장치에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제할 수 있게 된다.
본 발명(제9 발명)은 상기 제1 또는 제8 발명에 관하여, CMOS 이미지 센서인 것을 특징으로 하는 반도체 장치에 관한 것이다.
본 발명(제10 발명)은 층간 절연막 상에 퇴적된 Ta(탄탈)막 또는 TaN(탄탈 나이트라이드)막과, 상기 Ta막 또는 상기 TaN막 상에 퇴적된 Cu(구리)를 포함하는 배선층을 구비하고, CMOS 이미지 센서인 것을 특징으로 하는 반도체 장치에 관한 것이다.
본 발명(제11 발명)은 화학 기계 연마를 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제하는 것을 목적으로 한다. 본 발명(제11 발명)은 층간 절연막을 관통하는 창을 형성하는 공정과, 상기 창에 플러그층을 매립하는 공정과, 화학 기계 연마에 의해 상기 플러그층을 평탄화하는 공정과, 상기 층간 절연막 상에서 상기 플러그층 상에 연장하도록 Ti(티탄)막을 퇴적시키는 공정과, 상기 Ti막 상에 Al(알루미늄) 내지 Cu(구 리)를 포함하는 배선층을 퇴적시키는 공정과, 상기 층간 절연막과 상기 Ti막 사이에, 수소를 투과하지 않은 밑깔개막을 형성하는 공정을 포함하는 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다. 본 발명(제11 발명)에서는 Ti막 대신에 H2(수소)를 투과하지 않은 밑깔개막의 하면이 층간 절연막에 표출되기 때문에, 화학 기계 연마를 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제할 수 있게 된다.
본 발명(제12 발명)은 화학 기계 연마를 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제하는 것을 목적으로 한다. 본 발명(제12 발명)은 상기 제11 발명에 관하여, 상기 밑깔개막은 TiN(티탄 나이트라이드)막 또는 SiN(실리콘나이트라이드막인 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다. 본 발명(제12 발명)에서는 Ti막 대신에 TiN막 또는 SiN막의 하면이 층간 절연막에 표출되므로, 화학 기계 연마를 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제할 수 있게 된다.
본 발명(제13 발명)은 상기 제11 발명에 관하여, 상기 밑깔개막은 상기 창에 의해 관통되는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명(제14 발명)은 상기 제11 발명에 관하여, 상기 밑깔개막은 상기 창과 상기 플러그층 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명(제15 발명)은 상기 제11 발명에 관하여, 상기 밑깔개막은 상기 플러그층과 상기 Ti막 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명(제16 발명)은 화학 기계 연마를 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 더욱 억제하는 것을 목적으로 한다. 본 발명(제16 발명)은 상기 제11 내지 제15 중 어느 하나의 발명에 관하여, 상기 Ti막의 측면을 피복하는 TiN(티탄 나이트라이드 사이드월을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다. 본 발명(제16 발명)에서는 Ti막의 측면이 TiN 사이드월로 피복되므로, 화학 기계 연마를 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 더욱 억제할 수 있게 된다.
본 발명(제17 발명)은 화학 기계 연마를 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 더욱 억제하는 것을 목적으로 한다. 본 발명(제17 발명)은 상기 제11 내지 제15 중 어느 하나의 발명에 관하여, 상기 배선층은 다층 배선 구조에 있어서의 최상위 배선층 또는 최하위 배선층인 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다. 본 발명(제17 발명)에서는 Ti막의 하면의 면적이 커지는 최상위 배선층에 관하여, Ti막 대신에 H2(수소)를 투과하지 않은 밑깔개막의 하면이 층간 절연막에 표출되기 때문에, 화학 기계 연마를 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 더욱 억제할 수 있게 된다.
본 발명(제18 발명)은 드라이 에치백을 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제하는 것을 목적으로 한다. 본 발명(제18 발명)은 층간 절연막을 관통하는 창을 형성하는 공정과, 상기 창에 플러그층을 매립하는 공정과, 드라이 에치백에 의해 상기 플러그층을 평탄화하는 공정과, 상기 층간 절연막과 상기 플러그층 중의 대략 상기 플러그층 상에만 Al(알루미늄) 내지 Cu(구리)를 포함하는 배선층을 퇴적시키는 공정을 포함하고, 상기 배선층은 다층 배선 구조에 있어서의 최하위 배선층인 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다. 본 발명(제18 발명)에서는 드라이 에치백을 이용하여 배선 구조를 형성하는 경우에 네크로 되는 최하위 배선층에 관하여, Ti막의 하면이 층간 절연막에 대략 표출되지 않도록 할 수 있어, 드라이 에치백을 이용하여 배선 구조를 형성하는 반도체 장치의 제조 방법에 관하여, Ti막이 H2 어닐링에 악영향을 끼치는 것을 억제할 수 있게 된다.
본 발명(제19 발명)은 상기 제11 또는 제18 발명에 관하여, CMOS 이미지 센서의 제조 방법인 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명(제20 발명)은 층간 절연막 상에 Ta(탄탈)막 또는 TaN(탄탈 나이트라이드)막을 퇴적시키는 공정과, 상기 Ta막 또는 TaN막 상에 Cu(구리)를 포함하는 배선층을 퇴적시키는 공정을 포함하고, CMOS 이미지 센서의 제조 방법인 것을 특징으 로 하는 반도체 장치의 제조 방법에 관한 것이다.
〈도면의 간단한 설명〉
도 1은 CMOS 이미지 센서의 단위 픽셀을 나타내는 모식 평면도와 회로 구성도.
도 2는 CMOS 이미지 센서와 그 제조 방법의 종래예(CMP)를 나타내는 주요부 단면도.
도 3은 CMOS 이미지 센서와 그 제조 방법의 종래예(드라이 에치백)를 나타내는 주요부 단면도.
도 4는 CMOS 이미지 센서와 그 제조 방법의 제1 실시예를 나타내는 주요부 단면도.
도 5는 사이드월에 대하여 설명하기 위한 도면.
도 6은 얼라인먼트 마크에 대하여 설명하기 위한 도면.
도 7은 제1 실시예에 따른 CMOS 이미지 센서의 상면도.
도 8은 제1 실시예에 따른 CMOS 이미지 센서의 측면도.
도 9는 제1 실시예에 따른 CMOS 이미지 센서의 측면도.
도 10은 CMOS 이미지 센서와 그 제조 방법의 제2 실시예를 나타내는 주요부 단면도.
도 11은 CMOS 이미지 센서와 그 제조 방법의 제3 실시예를 나타내는 주요부 단면도.
도 12는 CMOS 이미지 센서와 그 제조 방법의 제4 실시예를 나타내는 주요부 단면도.
도 13은 제4 실시예에 따른 CMOS 이미지 센서의 상면도.
도 14는 제4 실시예에 따른 CMOS 이미지 센서의 측면도.
도 15는 CMOS 이미지 센서와 그 제조 방법의 제5 변형예를 나타내는 주요부 단면도.
도 16은 제5 실시예에 따른 CMOS 이미지 센서의 측면도.
〈발명을 실시하기 위한 최량의 형태〉
(제1 실시예)
도 4는 CMOS 이미지 센서와 그 제조 방법의 제1 실시예를 나타내는 주요부 단면도이다. 보다 상세하게는, 도 4는 CMP(화학 기계 연마)를 이용하여 다층 배선 구조를 형성하는 실시예이다. 도 4의 좌측은 아래로부터 2층째 이후의 배선 구조이고, 도 4의 우측은 아래로부터 1층째의 배선 구조이고, 도 4A, B, C의 흐름은 배선 구조를 형성하는 공정의 흐름에 상당한다.
2층째 이후에 관해서는 도 4A의 좌측과 같이, CVD에 의해 하층 배선 구조(20) 상에 SiO2 층간 절연막(30)을 퇴적시켜, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 바로 밑깔개막(55)(막 두께는 150㎚ 전후)을 퇴적시켜, SiO2 층간 절연막(30)과 밑깔개막(55)을 관통하는 비아홀(창)(21)을 형성하여, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 밑깔개막(55)을 통하여 TiN(티탄 나이트라이드)막(45)(막 두께는 50㎚ 전후)을 퇴적시켜, CVD에 의해 비아홀(21)에 W(텅스텐) 플러그층(50)을 매립하여, 도 4B의 좌측과 같이, CMP에 의해 W 플러그층(50)을 평탄하게 한다. 밑깔개막(55)은 비아홀(21)에 의해 관통된 것으로 된다.
1층째에 관해서는 도 4A의 우측과 같이 CVD에 의해 픽셀 등이 만들어 넣어진 Si 기판(10) 상에 SiO2 층간 절연막(30)을 퇴적시켜, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 바로 밑깔개막(55)(막 두께는 150㎚ 전후)을 퇴적시켜, SiO2 층간 절연막(30)과 밑깔개막(55)을 관통하는 컨택트홀(창)(11)을 형성하여, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 밑깔개막(55)을 통하여 Ti(티탄)막(40)(막 두께는 20㎚ 전후)을 퇴적시키고 나서 TiN(티탄 나이트라이드)막(45)(막 두께는 50㎚ 전후)을 퇴적시켜, CVD에 의해 컨택트홀(11)에 W(텅스텐) 플러그층(50)을 매립하고, 도 4B의 우측과 같이 CMP에 의해 W 플러그층(50)을 평탄화한다. 밑깔개막(55)은 컨택트홀(11)에 의해 관통된 것으로 된다.
2층째 이후에 관해서도 1층째에 관해서도, Al 배선층(70)의 밑깔개로 되는 막인 밑깔개막(55)은 H2(수소)를 투과하지 않은 막, 여기서는 TiN(티탄 나이트라이드)막 또는 SiN(실리콘나이트라이드)막이다. 150㎚ 전후의 밑깔개막(55)(이에 덧붙여서 20㎚ 전후의 Ti막(40)이나 50㎚ 전후의 TiN막(45))을 퇴적시킴으로써, 밑깔개막(55)의 SiO2 층간 절연막(30) 상에 퇴적된 부분(56)에 관하여, CMP에 의해 50㎚ 전후의 밑깔개막(55)을 잔존시키면서 W 플러그층(50)을 평탄화할 수 있다. 막 두께 감소분은 오버 연마에 의한다. 즉, 0.3∼0.4㎛의 비아홀(21)이나 컨택트홀(11) 에는 400㎚ 전후의 W 플러그층(50)을 매립할 필요가 있어, 30% 전후의 오버 연마에 의해 100㎚ 전후의 밑깔개막(55)이 제거된다. 따라서, 150㎚ 전후의 밑깔개막(55)을 퇴적시킴으로써, 밑깔개막(55)의 SiO2 층간 절연막(30) 상에 퇴적된 부분(56)에 관하여, CMP에 의해 50㎚ 전후의 밑깔개막(55)을 잔존시키면서 W 플러그층(50)을 평탄화할 수 있다.
2층째 이후에 관해서도 1층째에 관해서도, 이어서 도 4C와 같이 스퍼터링에 의해 SiO2 층간 절연막(30) 상에서 W 플러그층(50) 상에 연장하도록 Ti(티탄)막(60)/TiN(티탄 나이트라이드)막(65)/Al(알루미늄) 배선층(70)/Ti(티탄)막(80)/TiN(티탄 나이트라이드)막(85)(막 두께는 이 순서대로 20㎚ 전후/50㎚ 전후/0.3∼1.0㎛/5㎚ 전후/100㎚ 전후)을 아래로부터 이 순서대로 퇴적시켜, 포토에칭에 의해 배선을 패터닝하여, 배선을 피복하도록 하여 CVD에 의해 SiO2 층간 절연막(30) 상에 SiO2 층간 절연막(90)을 퇴적시킨다. Al 배선층(70)의 재료로서는 여기서는 미량의 Cu(구리)가 첨가된 Al(알루미늄)을 사용한다.
2층째 이후에 관해서도 1층째에 관해서도, 도 4B와 같이 밑깔개막(55)의 SiO2 층간 절연막(30) 상에 퇴적된 부분(56)이 잔존하고 있기 때문에, 도 4C와 같이 SiO2 층간 절연막(30)과 Ti막(60) 사이에 밑깔개막(55)을 형성한 것으로 된다. 이와 같이 하여, SiO2 층간 절연막(30)과 Ti막(60) 사이에 밑깔개막(55)을 형성하여, Ti막(60)의 하면을 밑깔개막(55)으로 피복함으로써, Ti막(60) 대신에 TiN막 또는 SiN막인 밑깔개막(55)의 하면이 SiO2 층간 절연막(30)에 표출되고, Ti막(60)의 하면이 SiO2 층간 절연막(30)에 표출되지 않아, Ti막(60)이 H2 어닐링에 악영향을 끼치는 것이 억제된다. 또한, 드라이 에치백이 아니라 CMP에 의해 W 플러그층(50)을 평탄화하므로, W 플러그층(50)의 리세스(51)가 회피된다.
또한, 2층째 이후에 관해서도 1층째에 관해서도, 도 5와 같이 스퍼터링에 의해 W 플러그층(50) 상에 또한 덮개막(86)(막 두께는 30∼50㎚)을 퇴적시켜, CVD와 RIE(리액티브 이온 에칭)에 의해 Al 배선층(70)의 측면에 TiN(티탄 나이트라이드) 사이드월(87)을 형성하고 나서, SiO2 층간 절연막(90)을 퇴적시켜도 된다. Al 배선층(70)의 윗깔개로 되는 막인 덮개막(86)은 SiN(실리콘나이트라이드)막 또는 SiON(실리콘 나이트라이드옥사이드)막이고, RIE에 의해 TiN막(85)이 제거되는 것을 방지하고 있다.
이와 같이 하여, Ti막(60)의 하면을 밑깔개막(55)으로 피복하는 것 외에, Ti막(60)의 측면을 TiN 사이드월(87)로 피복함으로써, Ti막(60)의 하면이 SiO2 층간 절연막(30)에 표출되지 않는 것 외에, Ti막(60)의 측면이 SiO2 층간 절연막(90)에 표출되지 않아, Ti막(60)이 H2 어닐링에 악영향을 끼치는 것이 더욱 억제된다. 또한, Ti막(80)의 측면을 TiN 사이드월(87)로 피복함으로써, Ti막(80)이 H2 어닐링에 악영향을 끼치는 것이 억제된다. 또한, Al 배선층(70)의 측면을 TiN 사이드월(87)로 피복함으로써, CMOS 이미지 센서에 있어서 부적합한 반사광 노이즈(도 9의 화살 표를 참조)가 억제된다.
또한, 2층째 이후에 관해서는 도 6과 같이 밑깔개막(55)을 퇴적시키기 전에, 스크라이브의 하층 배선 구조(20)와 비아홀(21)의 얼라인먼트 마크만 개구하는 레지스트 패턴을 형성하여, 에칭에 의해 스크라이브의 얼라인먼트 마크의 하층 배선 구조(20)를 노출시키도록 해도 된다. 이에 의해, 포토리소그래피에 있어서의 하층 배선 구조(20)와 비아홀(21)과의 위치 정렬이 용이하게 된다.
이하, 제1 실시예에 따른 CMOS 이미지 센서에 대하여, 상면도와 측면도에 기초하여 설명한다.
도 7은 제1 실시예에 따른 CMOS 이미지 센서의 상면도이다. 보다 상세하게는, 도 7A는 Si 기판(10)의 상면도이고, 도 7B는 1층째(최하위 배선층)의 배선 구조의 상면도이고, 도 7C는 2층째의 배선 구조의 상면도이고, 도 7D는 3층째(최상위 배선층)의 배선 구조의 상면도이다.
도 7B와 도 7C와 도 7D에는, 각각 Al 배선층(70)과 SiO2 층간 절연막(90)이 도시되어 있다. 또한, 이들을 서로 구별하기 위해서, 1층째에 관련하는 Al 배선층(70)과 SiO2 층간 절연막(90)에는 「첨자 A」를, 2층째에 관련하는 Al 배선층(70)과 SiO2 층간 절연막(90)에는 「첨자 B」를, 3층째에 관련하는 Al 배선층(70)과 SiO2 층간 절연막(90)에는 「첨자 C」를 첨부했다.
도 7A에는 도 1에서 도시한 바와 같은 PD(120)나, SF-TR(130)이나, SCT-TR(140)이나, RST-TR(150)이나, TF-TR(160)이 도시되어 있다. 도 7A에는 도 1에 도시한 바와 같은 셀렉트선(145)이나 트랜스퍼선(165)이, 도 7B에는 도 1에 도시한 바와 같은 리세트선(155)(Al 배선층(70A)의 일부)이, 도 7C에는 도 1에 도시한 바와 같은 리세트 전압선(125)이나 신호 전압 판독선(135)(Al 배선층(70B)의 일부)이 도시되어 있다. 이들로부터 이해할 수 있듯이, 이 CMOS 이미지 센서는 4트랜지스터형이다. 도 7A에는 또한, 플로팅 디퓨전(FD)인 W 플러그층(50FD)이나, 리세트 전압선용(125)의 W 플러그층(50125)이나, 신호 전압 판독선용(135)의 W 플러그층(50135)이 도시되어 있다.
도 8와 도 9는 제1 실시예에 따른 CMOS 이미지 센서의 측면도이다. 보다 상세하게는, 도 8은 도 7의 X1 X2 단면도이고, 도 9는 도 7의 Y1 Y2 단면도이다. 1층째와 2층째와 3층째의 배선 구조는 모두 제1 실시예에서 도 4에 설명한 바와 같은 배선 구조인 것으로 한다.
그런데, 최상위 배선층(3층째)의 배선 구조에 관하여 고찰함에 있어서, 최상위 배선층의 Al 배선층(70)의 면적은 다른층의 Al 배선층(70)의 면적과 비교하여 커지는 경우가 많다. 실제, 도 7 내지 9에는 그와 같이 도시되어 있다. 그 때문에, 최상위 배선층의 Ti막(60)의 하면의 면적은 다른층의 Ti막(60)의 하면의 면적과 비교하여 커지는 경우가 많다. 따라서, 최상위 배선층의 Ti막(60)은 다른층의 Ti막(60)과 비교하여 H2 어닐링에 의해 악영향을 끼치는 경우가 많다. 그 때문에, 특히 최상위 배선층에 관하여, 제1 실시예에서 도 4에 설명한 바와 같은 배선 구조를 채용하는 이점은 크다고 할 수 있다.
나아가서는, CMOS 이미지 센서에 있어서 부적합한 반사광 노이즈의 관점으로 보아, Al 배선층(70)을 차광층으로서 사용하기 위해서 Al 배선층(70)의 면적이 커지는 경우가 많은 최상위 배선층(3층째)이나, 플로팅 디퓨전인 W 플러그층(50FD)에 근접하는 최하위 배선층(1층째)에 관하여, 제1 실시예에서 도 4에 설명한 바와 같은 배선 구조를 채용하는 이점은 크다고 할 수 있다. 최하위 배선층(1층째)에 관해서는, 특히 플로팅 디퓨전 내에 신호 전하를 일정 시간(수 ㎳ 이상) 유지하는 동작을 행하는 경우에, 이점이 크다. 또한, 도 8과 도 9에는 반사광의 모습이 화살표로 도시되어 있다.
(제2 실시예)
도 10은 CMOS 이미지 센서와 그 제조 방법의 제2 실시예를 나타내는 주요부 단면도이다. 보다 상세하게는, 도 10은 CMP(화학 기계 연마)를 이용하여 다층 배선 구조를 형성하는 실시예이다. 도 10은 아래로부터 2층째 이후의 배선 구조이고, 도 10A, B, C의 흐름은 배선 구조를 형성하는 공정의 흐름에 상당한다.
제2 실시예는 제1 실시예의 변형예이고, 제1 실시예와의 공통점에 대해서는 상기(제1 실시예의 란)와 같고, 제1 실시예와의 상위점에 대해서는 하기(제2 실시예의 란)와 같다.
2층째 이후에 관해서는 도 4A의 좌측과 같이, SiO2 층간 절연막(30)을 퇴적시켜, 밑깔개막(55)을 퇴적시켜, 비아홀(21)을 형성하여, TiN막(45)을 퇴적시켜, W 플러그층(50)을 매립하고, 도 4B의 좌측과 같이, W 플러그층(50)을 평탄화하는 대 신에, 도 10A와 같이 CVD에 의해 하층 배선 구조(20) 상에 SiO2 층간 절연막(30)을 퇴적시켜, SiO2 층간 절연막(30)을 관통하는 비아홀(창)(21)을 형성하여, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 바로 밑깔개막을 겸하는 TiN(티탄 나이트라이드)막(45)(막 두께는 200㎚ 전후)을 퇴적시키고, CVD에 의해 비아홀(21)에 밑깔개막을 겸하는 TiN막(45)을 통하여 W(텅스텐) 플러그층(50)을 매립하고, 도 10B와 같이 CMP에 의해 W 플러그층(50)을 평탄화한다. 밑깔개막을 겸하는 TiN막(45)은 비아홀(21)과 W 플러그층(50) 사이에 형성된 것으로 된다.
2층째 이후에 관해서는 200㎚ 전후의 TiN막(45)(밑깔개막)을 퇴적시킴으로써, TiN막(45)(밑깔개막)의 SiO2 층간 절연막(30) 상에 퇴적된 부분(46)에 관하여, CMP에 의해 50㎚ 전후의 TiN막(45)(밑깔개막)을 잔존시키면서 W 플러그층(50)을 평탄화할 수 있다. 제1 실시예와 마찬가지이다.
(제3 실시예)
도 11은 CMOS 이미지 센서와 그 제조 방법의 제3 실시예를 나타내는 주요부 단면도이다. 보다 상세하게는, 도 11은 CMP(화학 기계 연마)를 이용하여 다층 배선 구조를 형성하는 실시예이다. 도 11의 좌측은 아래로부터 2층째 이후의 배선 구조이고, 도 10의 우측은 아래로부터 1층째의 배선 구조이고, 도 11A, B, C의 흐름은 배선 구조를 형성하는 공정의 흐름에 상당한다.
제3 실시예는 제1 실시예의 변형예이고, 제1 실시예와의 공통점에 대해서는 상기(제1 실시예의 란)와 같고, 제1 실시예와의 상위점에 대해서는 하기(제3 실시 예의 란)와 같다.
2층째 이후에 관해서는 도 4A의 좌측과 같이, SiO2 층간 절연막(30)을 퇴적시켜, 밑깔개막(55)을 퇴적시켜, 비아홀(21)을 형성하여, TiN막(45)을 퇴적시켜, W 플러그층(50)을 매립하고, 도 4B의 좌측과 같이, W 플러그층(50)을 평탄화하는 대신에, 도 11A의 좌측과 같이, CVD에 의해 하층 배선 구조(20) 상에 SiO2 층간 절연막(30)을 퇴적시켜, SiO2 층간 절연막(30)을 관통하는 비아홀(창)(21)을 형성하여, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 TiN(티탄 나이트라이드)막(45)(막 두꼐는 50㎚ 전후)을 퇴적시켜, CVD에 의해 비아홀(21)에 W(텅스텐) 플러그층(50)을 매립하고, 도 11B의 좌측과 같이, CMP에 의해 W 플러그층(50)을 평탄화한다.
1층째에 관해서는 도 4A의 우측과 같이 SiO2 층간 절연막(30)을 퇴적시켜, 밑깔개막(55)을 퇴적시켜, 컨택트홀(11)을 형성하여, Ti막(40)을 퇴적시키고 나서 TiN막(45)을 퇴적시켜, W 플러그층(50)을 매립하고, 도 4B의 우측과 같이 W 플러그층(50)을 평탄화하는 대신에, 도 11A의 우측과 같이 CVD에 의해 픽셀 등이 만들어 넣어진 Si 기판(10) 상에 SiO2 층간 절연막(30)을 퇴적시켜, SiO2 층간 절연막(30)을 관통하는 컨택트홀(창)(11)을 형성하여, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 Ti(티탄)막(40)(막 두께는 20㎚ 전후)을 퇴적시키고 나서 TiN(티탄 나이트라이드)막(45)(막 두께는 50㎚ 전후)을 퇴적시켜, CVD에 의해 컨택트홀(11)에 W(텅스텐) 플러그층(50)을 매립하고, 도 11B의 우측과 같이 CMP에 의해 W 플러그층(50)을 평탄화한다.
2층째 이후에 관해서도 1층째에 관해서도, 이어 도 11C와 같이 스퍼터링에 의해 SiO2 층간 절연막(30) 상에서 W 플러그층(50) 상에 연장하도록 바로 밑깔개막(55)(막 두께는 50㎚ 전후)을 퇴적시켜, 이하 도 4C와 같이 하여, SiO2 층간 절연막(30) 상으로부터 W 플러그층(50) 상에 연장하도록 밑깔개막(55)을 통하여 Ti(티탄)막(60)/TiN(티탄 나이트라이드)막(65)/Al(알루미늄) 배선층(70)/Ti(티탄)막(80)/TiN(티탄 나이트라이드)막(85)을 아래로부터 이 순서대로 퇴적시켜, SiO2 층간 절연막(90)을 퇴적시킨다. 밑깔개막(55)은 W 플러그층(50)과 Ti막(60) 사이에 형성된 것으로 된다.
2층째 이후에 관해서도 1층째에 관해서도, Al 배선층(70)의 밑깔개로 되는 막인 밑깔개막(55)은 H2(수소)를 투과하지 않는 막, 여기서는 TiN(티탄 나이트라이드)막이다. 2층째 이후에 관해서도 1층째에 관해서도, 도 11C와 같이 SiO2 층간 절연막(30)과 Ti막(60) 사이에 밑깔개막(55)을 형성한 것으로 된다. 제1 실시예와 마찬가지이다.
(제4 실시예)
도 12는 CMOS 이미지 센서와 그 제조 방법의 제4 실시예를 나타내는 주요부 단면도이다. 보다 상세하게는, 도 12는 드라이 에치백을 이용하여 다층 배선 구조를 형성하는 실시예이다. 도 12의 좌측은 아래로부터 2층째 이후의 배선 구조이 고, 도 12의 우측은 아래로부터 1층째의 배선 구조이고, 도 12A, B, C의 흐름은 배선 구조를 형성하는 공정의 흐름에 상당한다.
2층째 이후에 관해서는 도 12A의 좌측과 같이, CVD에 의해 하층 배선 구조(20) 상에 SiO2 층간 절연막(30)을 퇴적시켜, SiO2 층간 절연막(30)을 관통하는 비아홀(창)(21)을 형성하여, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 TiN(티탄 나이트라이드)막(45)(막 두께는 50㎚ 전후)을 퇴적시켜, CVD에 의해 비아홀(21)에 W(텅스텐) 플러그층(50)을 매립하고, 도 12B의 좌측과 같이, 드라이 에치백에 의해 W 플러그층(50)을 평탄화한다.
1층째에 관해서는 도 12A의 우측과 같이 CVD에 의해 픽셀 등이 만들어 넣어진 Si 기판(10) 상에 SiO2 층간 절연막(30)을 퇴적시켜, SiO2 층간 절연막(30)을 관통하는 컨택트홀(창)(11)을 형성하여, 스퍼터링에 의해 SiO2 층간 절연막(30) 상에 TL(티탄)막(40)(막 두께는 20㎚ 전후)을 퇴적시키고 나서 TiN(티탄 나이트라이드)막(45)(막 두께는 50㎚ 전후)을 퇴적시켜, CVD에 의해 컨택트홀(11)에 W(텅스텐) 플러그층(50)을 매립하여, 도 12B의 우측과 같이 드라이 에치백에 의해 W 플러그층(50)을 평탄화한다.
2층째 이후에 관해서도 1층째에 관해서도, 이어서 도 12C와 같이 스퍼터링에 의해 SiO2 층간 절연막(30) 상으로부터 W 플러그층(50) 상에 연장하도록 Ti(티탄)막(60)/TiN(티탄 나이트라이드)막(65)/Al(알루미늄) 배선층(70)/Ti(티탄)막(80)/TiN( 티탄 나이트라이드막)(85)(막 두께는 이 순서대로 20㎚ 전후/50㎚ 전후/0.3∼1.0㎛/5㎚ 전후/100㎚ 전후)을 아래로부터 이 순서대로 퇴적시켜, 포토 에칭에 의해 배선을 패터닝하여, 배선을 피복하도록 하여 CVD에 의해 SiO2 층간 절연막(30) 상에 SiO2 층간 절연막(90)을 퇴적시킨다. Al 배선층(70)의 재료로서는 여기서는 미량의 Cu(구리)가 첨가된 Al(알루미늄)을 사용한다.
1층째에 관해서는 도 12B의 우측과 같이 Ti막(40)의 하면이 SiO2 층간 절연막(30)에 표출되게 된다. 그러나, 도 12C의 우측과 같이 Al 배선층(70)이 SiO2 층간 절연막(30)과 W 플러그층(50) 중의 대략 W 플러그층(50) 상에만 퇴적되도록 함으로써, Ti막(40)의 하면이 SiO2 층간 절연막(40)에 대략 표출되지 않도록 할 수 있다. 그 때문에, Ti막(40)이 H2 어닐링에 악영향을 끼치는 것이 억제된다.
이하, 제4 실시예에 따른 CMOS 이미지 센서에 대하여, 상면도와 측면도에 기초하여 설명한다.
도 13은 제4 실시예에 따른 CMOS 이미지 센서의 상면도이다. 도 13은 도 7에 상당하는 것이고, 도 13A는 Si 기판(10)의 상면도이고, 도 13B는 1층째(최하위 배선층)의 배선 구조의 상면도이고, 도 13C는 2층째의 배선 구조의 상면도이고, 도 13D는 3층째(최상위 배선층)의 배선 구조의 상면도이다. 단, 도 7의 CMOS 이미지 센서는 4트랜지스터형인 데 대하여, 도 13의 CMOS 이미지 센서는 3트랜지스터형이다.
도 14는 제4 실시예에 따른 CMOS 이미지 센서의 측면도이다. 도 13은 도 8이나 도 9에 상당하는 것이고, 도 13의 Z1 Z2 단면도이다. 1층째와 2층째와 3층째의 배선 구조는 모두 제4 실시예에서 도 12에 설명한 바와 같은 배선 구조인 것으로 한다.
그런데, 여기서는 최하위 배선층(1층째)에 대해서는 배선으로서의 주회는 행하지 않는다. 이에 의해, 최하위 배선층의 Al 배선층의 면적을 작게 할 수 있다. 즉, 도 12C의 우측과 같이 Al 배선층(70)을 SiO2 층간 절연막(30)과 W 플러그층(50) 중의 대략 W 플러그층(50) 상에만 퇴적시키는 것이 현실적으로 가능하게 된다. 이 경우, 보다 다층의 배선층이 필요해져 CMOS 이미지 센서의 사이즈가 대형화하지 않을 수 없어, 4트랜지스터형과 비교하여 3트랜지스터형에 적합하다고 할 수 있다.
(제5 실시예)
도 15는 CMOS 이미지 센서와 그 제조 방법의 제5 실시예를 나타내는 주요부 단면도이다. 보다 상세하게는, 도 15는 CMP(화학 기계 연마)를 이용하여 다층 배선 구조를 형성하는 실시예이다. 도 15의 좌측은 아래로부터 2층째 이후의 배선 구조이고, 도 15의 우측은 아래로부터 1층째의 배선 구조이고, 도 15A, B의 흐름은 배선 구조를 형성하는 공정의 흐름(다마신 기법)에 상당한다.
2층째 이후에 관해서는 도 15A의 좌측과 같이, 하층 배선 구조(20) 상에 SiO2 층간 절연막(30)과 SiO2 층간 절연막(90)을 퇴적시켜, SiO2 층간 절연막(90)을 관통하는 배선홈(271)과 SiO2 층간 절연막(30)을 관통하는 비아홀(창)(21)을 형성하 여, SiO2 층간 절연막(30) 및 SiO2 층간 절연막(90) 상에 Ta(탄탈)막(260)을 퇴적시켜, 배선홈(271)과 비아홀(21)과 Ta막(260)을 통하여 Cu(구리) 배선층(270)을 매립하여, 도 15B의 좌측과 같이, CMP에 의해 Cu 배선층(270)을 평탄화한다. 또한, Ta막(260)을 TaN(탄탈 나이트라이드)막으로 치환해도 된다.
1층째에 관해서는 도 15A의 우측과 같이 픽셀 등이 만들어 넣어진 Si 기판(10) 상에 SiO2 층간 절연막(30)을 퇴적시켜, SiO2 층간 절연막(30)을 관통하는 컨택트홀(창)(11)을 형성하여, SiO2 층간 절연막(30) 상에 Ti(티탄)막(40)을 퇴적시키고 나서 TiN(티탄 나이트라이드)막(45)을 퇴적시켜, 컨택트홀(11)에 W(텅스텐) 플러그층(50)을 매립하여, CMP에 의해 W 플러그층(50)을 평탄화한 후, SiO2 층간 절연막(30) 상에 SiO2 층간 절연막(90)을 퇴적시켜, SiO2 층간 절연막(90)을 관통하는 배선홈(271)을 형성하고, SiO2 층간 절연막(30) 및 SiO2 층간 절연막(90) 상에 Ta막(탄탈)(260)을 퇴적시켜, 배선홈(271)에 Cu(구리) 배선층(270)을 매립하고, 도 15B의 우측과 같이 CMP에 의해 Cu 배선층(270)을 평탄화한다. 또한, Ta막(260)을 TaN(탄탈 나이트라이드)막으로 치환해도 된다.
2층째 이후에 관해서도 1층째에 관해서도, 도 15B와 같이 SiO2 층간 절연막(30) 상에 Ta막(260)이 퇴적되어, Ta막(260) 상에 Cu 배선층(270)이 퇴적된다. 이에 의해, Ta막(260)의 하면이 SiO2 층간 절연막(30)에 표출되게 된다. 이와 같이 Cu 배선층은 Ti막 상 대신에 Ta막 상에 퇴적되는 것이지만, Ti막과 비교하여 Ta막 은 H2 흡장 효과가 작다. 그 때문에, Ti막의 하면이 SiO2 층간 절연막에 표출되는 경우와 비교하여, Ta막의 하면이 SiO2 층간 절연막에 표출되는 경우에는 H2 어닐링에 끼치는 악영향이 작다. 따라서, CMOS 이미지 센서에 적합하다고 할 수 있다. 이는 TaN막이라도 마찬가지다.
또한, 도 16은 제5 실시예에 따른 CMOS 이미지 센서의 측면도이다. 단, 1층째와 2층째의 배선 구조는 제5 실시예에서 도 15에 설명한 바와 같은 배선 구조이지만, 3층째의 배선 구조는 제1 실시예에서 도 4에 설명한 바와 같은 배선 구조이다. 이와 같이 하여, 제1 실시예 내지 제5 실시예까지의 2 이상의 배선 구조를 병용해도 된다.
본 발명은 구체적으로 개시된 실시예에 한정되는 것이 아니라, 청구된 본 발명의 범위로부터 일탈하지 않고, 여러가지의 변형예나 실시예를 고려할 수 있다. 일례를 들면, 실시예에서는 3트랜지스터형 및 4트랜지스터형의 CMOS 이미지 센서에 대하여 설명했지만, 본 발명은 5트랜지스터형의 CMOS 이미지 센서에 대해서도 적용할 수 있다. 또한, 5트랜지스터형의 CMOS 이미지 센서의 단위 픽셀은 포토다이오드와, 소스 팔로워 트랜지스터와, 셀렉트 트랜지스터와, 리세트 트랜지스터와, 트랜스퍼 트랜지스터 외에, 잉여 전하를 제거하기 위해서 사용되는 오버 플로우 드레인 트랜지스터를 구비한다.

Claims (20)

  1. 층간 절연막을 관통하는 창에 매립되어 화학 기계 연마에 의해 평탄화된 플러그층과, 상기 층간 절연막 상으로부터 상기 플러그층 상에 연장하도록 퇴적된 Ti(티탄)막과, 상기 Ti막 상에 퇴적된 TiN(티탄 나이트라이드)막과, 상기 TiN막 상에 퇴적된 Al(알루미늄) 내지 Cu(구리)를 포함하는 배선층과, 상기 층간 절연막과 상기 Ti막 사이에 형성되어, 수소를 투과하지 않는 밑깔개막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 Ti 막의 측면을 피복하는 TiN(티탄 나이트라이드) 사이드월을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 층간 절연막을 관통하는 창에 매립되어 드라이 에치백에 의해 평탄화된 플러그층과, 상기 층간 절연막과 상기 플러그층의 내의 대략 상기 플러그층 상에만 퇴적된 Al(알루미늄) 내지 Cu(구리)를 포함하는 배선층을 구비하고,
    상기 배선층은, 다층 배선 구조에 있어서의 최하위 배선층인 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 장치는, CMOS 이미지 센서인 것을 특징으로 하는 반도체 장치.
  5. 층간 절연막 상에 퇴적된 Ta(탄탈)막 또는 TaN(탄탈 나이트라이드)막과, 상기 Ta막 또는 상기 TaN막 상에 퇴적된 Cu(구리)를 포함하는 복수의 배선층을 구비하는 반도체 장치로서,
    상기 반도체 장치는 CMOS 이미지 센서이며,
    상기 Cu를 포함하는 복수의 배선층은, 적어도 최하층의 배선층과, 그 상층의 2층의 배선층을 포함하고, 상기 최하층의 배선층과 기판이 W(텅스텐) 플러그층에 의해 접촉해 있는 것을 특징으로 하는 반도체 장치.
  6. 층간 절연막을 관통하는 창을 형성하는 공정과, 상기 창에 플러그층을 매립하는 공정과, 화학 기계 연마에 의해 상기 플러그층을 평탄화하는 공정과, 상기 층간 절연막 상으로부터 상기 플러그층 상에 연장하도록 Ti(티탄)막을 퇴적시키는 공정과, 상기 Ti막 상에 TiN(티탄 나이트라이드)막을 퇴적되는 공정과, 상기 TiN막 상에 Al(알루미늄) 내지 Cu(구리)를 포함하는 배선층을 퇴적시키는 공정과, 상기 층간 절연막과 상기 Ti막 사이에, 수소를 투과하지 않는 밑깔개막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 Ti막의 측면을 피복하는 TiN(티탄 나이트라이드) 사이드월을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 층간 절연막을 관통하는 창을 형성하는 공정과, 상기 창에 플러그층을 매립하는 공정과, 드라이 에치백에 의해 상기 플러그층을 평탄화하는 공정과, 상기 층간 절연막과 상기 플러그층의 내의 대략 상기 플러그층 상에만 Al(알루미늄) 내지 Cu(구리)를 포함하는 배선층을 퇴적시키는 공정을 포함하되, 상기 배선층은, 다층 배선 구조에 있어서의 최하위 배선층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체 장치의 제조 방법은, CMOS 이미지 센서의 제조 방법인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 기판 상에 실리콘 산화막을 포함하는 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에, 상기 기판에 도달하는 콘택트 홀을 개구하는 공정과,
    상기 콘택트 홀에 W(텅스텐) 플러그층을 형성하는 공정과,
    상기 층간 절연막과 상기 W 플러그층 상에 절연막을 퇴적시키는 공정과,
    상기 절연막에 상기 W 플러그층의 표면에 도달하는 트렌치를 형성하는 공정과,
    상기 트렌치 내에 Ta(탄탈)막 또는 TaN(탄탈 나이트라이드)막을 퇴적시키는 공정과,
    상기 Ta막 또는 TaN막 상에 Cu(구리)를 포함하는 배선층을 퇴적시키는 공정
    을 포함하고,
    CMOS 이미지 센서의 제조 방법인 것을 특징으로 하는 반도체 장치의 제조 방법.
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