KR20010066121A - 반도체 소자의 구리 박막 형성 방법 - Google Patents
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Abstract
본 발명은 낮은 비저항과 베리어 금속층과의 우수한 계면 특성을 동시에 만족시킬 수 있도록한 반도체 소자의 구리 박막 형성 방법에 관한 것으로, 반도체 기판상에 베리어 메탈을 형성하는 단계;반도체 기판을 반응관내에 로딩하고 Cu CVD 전구체와 수증기(H2O vapor)를 반응관내로 공급하여 1차 Cu 박막을 제 1 두께로 형성하는 단계;상기 1차 Cu 박막상에 수증기의 공급없이 Cu CVD 전구체만을 이용하여 2차 Cu 박막을 제 2 두께로 형성하여 최종적인 두께를 갖는 완성된 Cu 박막을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 낮은 비저항과 베리어 금속층과의 우수한 계면 특성을 동시에 만족시킬 수 있도록한 반도체 소자의 구리 박막 형성 방법에 관한 것이다.
구리(Cu) 배선은 알루미늄(Al) 배선에 비해 저항이 낮고 신뢰성이 높아서고속의 신뢰성을 요구하는 고급 소자에 사용되고 있다.
Cu는 Al과 달리 할로겐 가스를 이용한 플라즈마 식각이 어렵기 때문에 주로 Cu 배선은 다마신 프로세스(Damascene process)를 이용해 형성되고 있다.
Al 배선에는 Al 박막을 블랭킷으로 증착한다음 패터닝하기 때문에 일반적으로 스퍼터링과 같은 PVD 방법을 이용하여 증착했으나, Cu 다마신 배선에서는 산화막에 형성된 트렌치 및 홀 패턴에 Cu 박막을 보이드(Void)없이 채워 넣어야 하기 때문에 기존의 PVD 공정으로는 대응하기가 어렵다.
이하, 첨부된 도면을 참고하여 종래 기술의 Cu 박막 형성에 관하여 설명하면 다음과 같다.
도 1은 CVD Cu 전구체 및 관련 화합물들의 분자 구조도이다.
Cu 증착 방법으로는 CVD, 일렉트롤리틱 플래팅(electrolytic plating), 일렉트로리스 플래팅(electroless plating), PVD/reflow 등의 여러 방법이 시도되고 있다.
특히 CVD(Chemical Vapour Deposition)는 1990년대초부터 많은 연구가 이루어지고 있다.
Cu CVD는 주로 Cu를 포함하는 유기금속화합물을 전구체(precursor)로 한다.
특히, 베타 다이크토네이트(Beta-diketonate)계열의 화합물들이 높은 증기압과 안정성을 나타내기 때문에 많이 사용되고 있으며 그중 [Cu(hfac)(tmvs)] 즉, Copper(Ⅰ)Hexafluoroacetylacetonate trimethylvinylsilane가 가장 유망한 전구체로 알려져 있다.
[Cu(hfac)(tmvs)]의 증착은 기판을 반응관내에 장입하고 증착 온도 100 ~ 250℃ 범위, 증착 압력 1mTorr-1기압 범위에서 주로 증착을 수행한다.
Cu CVD 전구체를 반응관내에 운반하기 위한 캐리어 가스로는 H2이나 He등의 불활성 가스(Inert gas)들이 사용되고 있다.
증착 속도의 증가나 전구체의 안정성 향상을 위해 전구체에 tmvs나 Hhfac 또는 그 수화물(hydrate)을 첨가한 혼합 전구체(blend precursor)를 사용하기도 한다.
이와 같은 Cu(hfac)(tmvs)를 전구체로 한 Cu CVD의 반응식은 다음과 같다.
즉, Cu가 +1가로 산화되어 있는 상태인 전구체 분자 두 개가 반응기에 공급되고 기판 표면에 흡착된 다음 전자와 hfac 분자(ligand)를 주고 받는데, 전자를 받고 hfac ligand를 내준 Cu는 중성 상태의 고체가 되고 전자를 내주고 hfac 분자를 한 개 받은 Cu(hfac)2화합물은 기체 상태로 반응관에서 제거된다.
이와 같은 반응을 불균형 반응(disproportionation reaction)이라고 한다.
Cu(hfac)(tmvs)의 분자 구조는 도 1과 같다.
분자 구조에서 보면 전구체가 CF3그룹을 갖고 있고, 이와 같은 CF3그룹은 전구체의 증기압을 높여주는 등의 중요 역할을 한다.
CF3그룹은 금속 배선 구조에서 베리어 메탈로 주로 사용되는 Ta,Ti등의 전이 금속 및 그 화합물들과 반응하여 증기압이 높은 불화물(fluoride)을 형성한다.
이와 같은 종래 기술의 Cu 박막 형성에 있어서는 다음과 같은 문제가 있다.
Cu(hfac)(tmvs)를 이용한 Cu CVD의 가장 큰 문제는 베리어 메탈로 주로 사용되는 Ta,Ti등의 전이 금속 및 그 화합물들과 반응하여 증기압이 높은 불화물(fluoride)을 형성하여 베리어 메탈과의 점착성(adhesion)이 좋지 않다는 것이다.
이를 해결하기 위하여 CVD Cu를 증착하기전에 PVD 공정으로 Cu를 얇게 증착하는 PVD 플래쉬 또는 어닐링등의 방법을 사용할 수 있으나 이는 공정의 복잡도를 증가시킨다.
즉, PVD 플래쉬 방법의 경우에는 Cu 박막을 트렌치등에 채우는 것이 어렵고, 어닐링을 이용한 방법에서는 열적 결함(thermal budget)이 증가하는 문제가 있다.
본 발명은 이와 같은 종래 기술의 Cu 박막 형성에서의 문제를 해결하기 위한 것으로, 낮은 비저항과 베리어 금속층과의 우수한 계면 특성을 동시에 만족시킬 수 있도록한 반도체 소자의 구리 박막 형성 방법을 제공하는데 그 목적이 있다.
도 1은 CVD Cu 전구체 및 관련 화합물들의 분자 구조도
도 2a내지 도 2c는 본 발명에 따른 Cu 박막 형성 방법을 나타낸 공정 단면도
도 3은 본 발명에 따른 Cu 박막 형성 순서를 나타낸 공정 흐름도
도 4는 수증기 첨가에 따른 Cu 박막의 비저항의 변화를 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 베리어 메탈
23. 1차 Cu 박막 24. 2차 Cu 박막
25. 완성된 Cu 박막
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 구리 박막형성 방법은 반도체 기판상에 베리어 메탈을 형성하는 단계;반도체 기판을 반응관내에 로딩하고 Cu CVD 전구체와 수증기(H2O vapor)를 반응관내로 공급하여 1차 Cu 박막을 제 1 두께로 형성하는 단계;상기 1차 Cu 박막상에 수증기의 공급없이 Cu CVD 전구체만을 이용하여 2차 Cu 박막을 제 2 두께로 형성하여 최종적인 두께를 갖는 완성된 Cu 박막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 구리 박막 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2c는 본 발명에 따른 Cu 박막 형성 방법을 나타낸 공정 단면도이고, 도 3은 본 발명에 따른 Cu 박막 형성 순서를 나타낸 공정 흐름도이다.
본 발명에 따른 Cu 박막 형성은 전구체만을 이용하여 1 스텝으로 박막 증착 공정을 진행하는 것이 아니고, 베리어층과의 계면 특성을 향상시키기 위하여 수증기 공급과 증착 시간을 짧게 한것이다.
공정 순서는 도 3에서와 같이, 베리어 메탈을 증착하고 1차로 전구체 및 수증기를 공급한 상태에서 CVD 공정으로 Cu 박막을 형성한다. 그리고 전구체만을 이용하여 2차로 CVD 공정으로 Cu 박막을 형성한다.
더욱 상세하게는 먼저, 도 2a에서와 같이, 반도체 기판(21)의 표면에 베리어 메탈(22)을 형성한다.
베리어 메탈(22)은 Ta, TaN, TiN의 어느 하나 또는 그들중의 하나를 포함하는 화합물이 사용된다.
그리고 도 2b에서와 같이, 베리어 메탈(22)이 형성된 반도체 기판(21)을 반응관내에 로딩하고 Cu CVD 전구체와 수증기(H2O vapor)를 반응관내에 공급하여 비저항은 높으나 상기 베리어 메탈층(22)과의 계면 특성이 우수한 1차 Cu 박막(23)을 얇게 형성한다.
이때의 증착 시간은 전구체만을 사용하는 Cu 박막 형성시보다 짧게한다.
이어, 상기 1차 Cu 박막(23)상에 수증기의 공급없이 전구체만을 이용하여 2차 Cu 박막(24)을 형성하여 최종적인 두께를 갖는 완성된 Cu 박막(25)을 형성한다.
만약, 설정된 Cu 박막의 두께가 10,000Å인 경우에 1차 Cu 박막(23)의 두께가 1,000Å이면, 수증기의 공급없이 전구체만을 이용하여 2차 Cu 박막(24)을 9000Å의 두께로 증착한다.
1차 Cu 박막(23)의 두께는 전체 완성된 Cu 박막(25)의 전체 두께의 50% 이하로 한다.
이와 같은 1,2차 Cu 박막 증착 공정에서 사용되는 대표적인 전구체로는 플로오린(Flourine)을 포함하는 Lewis-base stabilized Cu(l) beta-diketonate 또는 그를 포함하는 혼합 전구체가 사용된다.
Lewis-base stabilized Cu(l) beta-diketonate로는 Cu(hfac)(tmvs) 즉, copper hexafluoroacetylacetonate trimethylvinylsilane를 사용한다.
그리고 혼합 전구체는 Cu(hfac)(tmvs)에 소량의 tmvs 및 Hhfac Dihydrate(HDH)를 첨가한 것을 사용한다.
이와 같은 Cu 박막의 증착 공정에서 1차 Cu 박막(23)보다 2차 Cu 박막(24)의 격자 크기(grain size)가 크게 형성되고, 2차 Cu 박막(24)의 일렉트로마이그레이션저항성이 더 크게 형성된다.
이는 주배선으로 2차 Cu 박막(24)을 사용하기 위한 것이다.
이와 같이 1차로 수증기+전구체를 사용하여 Cu 박막을 형성하고, 2차로 전구체만을 이용하여 Cu 박막을 형성하는 방법이외에 다른 방법으로는 다음과 같은것이 있다.
즉, 수증기의 공급량을 1차 Cu 박막 증착시보다 줄여서 2차 Cu 박막 증착을 행하는 방법과 수증기의 공급량을 단계적으로 줄여가면서 1,2차 Cu 박막 증착 공정을 진행하는 방법이 있다.
Cu 박막 형성시에 대기중에 장시간 노출되어 수증기등이 흡착되어 있던 TiN이 형성된 반도체 기판이 청정한 상태의 TiN + 반도체 기판보다 높은 증착 속도와 우수한 점착 특성을 갖는다. 또한, 반응관내의 베이스 압력(base pressure)이 낮을수록(즉, 진공도가 높을수록) 증착 속도는 낮아진다.
이와 같은 현상들은 다음과 같이 설명된다.
예를들어, Cu(hfac)(tmvs)에 의한 Cu의 증착 반응은 다음과 같이 여러 단계로 나눌 수 있는데, 반응식 (5)가 전체 반응 속도를 결정하는 속도결정단계이다.
이와 같은 반응식에서 반도체 기판상에 H2O가 흡착되어 있다면 전구체인 Cu(hfac)(tmvs)와의 하이드로리시스 반응(hydrolysis reaction)에 의해 Hhfac(hexafluoroacetylacetone)이 형성된다.
Hhfac는 산(acid)으로서 H+와 (hfac)-로 분리되어 각각 반응식(5)의 반응에 참여한다.
즉, H+는 Cu0(hfac)와 반응하여 (hfac)를 떼어내어 Hhfac를 형성하고 (hfac)-는 Cu2+(hfac)과 반응하여 Cu2+(hfac)2를 형성하여 반응식(5)의 반응을 빠르게 한다.
이는 Cu 박막의 증착 과정에서 전체의 증착 속도를 빠르게 한다.
또한, 이 경우 CVD Cu막의 핵생성이 빨라지기 때문에 반도체 기판의 표면 상태에 따라 증착 속도가 달라지던 것이 모두 비슷해진다.
이와 같이 증착 속도가 빨라지고 수증기의 흡착에 의해 전구체와 베리어 메탈간의 불화물(fluoride) 형성 반응도 억제되어 점착성이 향상된다.
수증기의 흡착을 이용하지 않고 증착 속도만을 향상시키는 경우에는 베리어 메탈의 종류에 따라 점착도가 결정된다.
즉, Cu(hfac)(tmvs)에 소량의 Hhfac Dihydrate(HDH)를 첨가한 혼합 전구체를 사용하여 증착 속도를 향상시켜 막의 균일도(uniformity) 및 반사율(reflectance)을 향상시키는 공정에서는 TiN 베리어층의 경우 점착성 향상 효과가 있으나, 베리어층으로 Ta, TaN등의 대부분의 베리어 메탈에서는 점착성 향상이 제한적이다.
이와 같이 점착성 향상이 제한적으로 이루어지는 문제는 본 발명에서와 같이 Cu(hfac)(tmvs)대비 약 10 ~ 20%의 수증기 첨가로 개선될 수 있다.
수증기 첨가에 따른 비저항 증가에 대하여 설명하면 다음과 같다.
도 4는 수증기 첨가에 따른 Cu 박막의 비저항의 변화를 나타낸 그래프이다.
점착성의 향상을 위하여 수증기를 첨가하는 경우 비저항의 증가가 필연적이다.
도 4는 수증기 첨가에 따른 CVD Cu 박막의 비저항 증가를 나타낸 것으로, 수증기를 첨가하지 않은 상태에서 증착된 Cu 박막의 비저항이 1.8μΩ/cm인데 비하여 10%의 수증기를 첨가한 경우에는 약 2.0μΩ/cm, 20%의 수증기를 첨가한 경우에는 약 2.5μΩ/cm이다.
그리고 30%의 수증기를 첨가한 경우에는 3.5μΩ/cm으로 급격하게 증가하는데 이 경우에는 Cu 배선의 저저항 장점이 거의 없는 상태이다.
이는 수증기에 의한 Cu 박막의 산화때문이다.
본 발명에서는 이와 같은 문제를 해결하기 위하여 수증기를 주입하여 비저항이 높으나 베리어 금속과의 계면 특성이 우수한 1차 Cu 박막(23)을 먼저 얇게 형성하고 그위에 연속적으로 수증기를 주입하지 않은 상태에서 비저항이 낮은 2차 Cu 박막(24)을 두껍게 형성한다.
따라서, 완성된 Cu 박막(25)의 비저항이 2차 Cu 박막(24)의 비저항에 가깝게 유지되고 베리어 메탈(22)과의 점착성은 향상된다.
이와 같은 공정에서 수증기의 주입 여부를 제외하고는 동일 조건에서 공정이 진행되고 에어 브레이크(air break)없이 연속적으로 같은 반응관내에서 공정이 진행되어 생산량(throughput)의 감소 및 공정 스텝수의 증가는 없다.
또한, 1차 Cu 박막(23)의 형성시에 핵생성이 활발하게 일어나므로 1차 Cu 박막(23)에 비해 2차 Cu 박막(24)의 그레인 사이즈가 크다. 따라서, 일렉트로마이그레이션 저항성과 같은 신뢰성 측면에서 전체적으로 2차 Cu 박막(24)과 같은 수준을 유지한다.
이와 같은 본 발명에 따른 구리 박막 형성 방법은 다음과 같은 효가가 있다.
첫째, Cu CVD 공정에서 베리어 메탈로 주로 사용되는 Ta,Ti등의 전이 금속 및 그 화합물들과 전구체가 반응하여 증기압이 높은 불화물(fluoride)을 형성하여 베리어 메탈과의 점착성(adhesion)이 좋지 않은 문제를 해결하여 배선의 신뢰성을 높이는 효과가 있다.
둘째, 단순한 공정으로 베리어 메탈과의 계면 특성 및 저저항 특성을 동시에 만족시킬 수 있으므로 양산 적용성이 높다.
Claims (9)
- 반도체 기판상에 베리어 메탈을 형성하는 단계;반도체 기판을 반응관내에 로딩하고 Cu CVD 전구체와 수증기(H2O vapor)를 반응관내로 공급하여 1차 Cu 박막을 제 1 두께로 형성하는 단계;상기 1차 Cu 박막상에 수증기의 공급없이 Cu CVD 전구체만을 이용하여 2차 Cu 박막을 제 2 두께로 형성하여 최종적인 두께를 갖는 완성된 Cu 박막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
- 제 1 항에 있어서, 베리어 메탈층을 Ta, TaN, TiN의 어느 하나 또는 그들중의 어느 하나를 포함하는 화합물을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
- 제 1 항에 있어서, 제 2 두께를 제 1 두께보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
- 제 1 항에 있어서, 1차 Cu 박막의 두께를 전체 완성된 Cu 박막의 전체 두께의 50% 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
- 제 1 항에 있어서, 1,2차 Cu 박막을 형성하기 위한 전구체로 플로오린(Flourine)을 포함하는 Lewis-base stabilized Cu(l) beta-diketonate 또는 그를 포함하는 혼합 전구체를 사용하는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
- 제 5 항에 있어서, Lewis-base stabilized Cu(l) beta-diketonate로는 Cu(hfac)(tmvs)를 사용하는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
- 제 5 항에 있어서, 혼합 전구체로는 Cu(hfac)(tmvs)에 tmvs 및 Hhfac Dihydrate(HDH)를 첨가한 것을 사용하는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
- 제 1 항에 있어서, 1차 Cu 박막 형성시에 Cu CVD 전구체와 수증기(H2O vapor)를 사용하고, 2차 Cu 박막 형성시에는 Cu CVD 전구체는 1차 Cu 박막과 동일하게 하고 수증기의 공급량을 1차 Cu 박막 증착시보다 줄여서 진행하는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
- 제 1 항에 있어서, 1,2차 Cu 박막의 증착 공정을 Cu CVD 전구체는 동일하게유지하고 수증기의 공급량을 단계적으로 줄여가면서 진행하는 것을 특징으로 하는 반도체 소자의 구리 박막 형성 방법.
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