JP4790156B2 - 半導体素子の銅金属配線形成方法 - Google Patents

半導体素子の銅金属配線形成方法 Download PDF

Info

Publication number
JP4790156B2
JP4790156B2 JP2001172245A JP2001172245A JP4790156B2 JP 4790156 B2 JP4790156 B2 JP 4790156B2 JP 2001172245 A JP2001172245 A JP 2001172245A JP 2001172245 A JP2001172245 A JP 2001172245A JP 4790156 B2 JP4790156 B2 JP 4790156B2
Authority
JP
Japan
Prior art keywords
copper
forming
metal wiring
copper metal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001172245A
Other languages
English (en)
Other versions
JP2002033391A (ja
Inventor
成 奎 表
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2002033391A publication Critical patent/JP2002033391A/ja
Application granted granted Critical
Publication of JP4790156B2 publication Critical patent/JP4790156B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865Selective removal of parts of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体素子の銅金属配線形成方法に係り、特に1,1,1,5,5,5-ヘキサフル オロ-2,4-ペンタジオネート(3,3-ジメチル-1-ブテン)-銅(I){,1,1,5,5,5,-hexafluoro-2,4-pentadionato(3,3-dimethyl-1-butene)-copper(I);以下、「(hfac)Cu (DMB)」と称する}化合物を銅の前駆体(銅源)として用いる有機金属化学気相蒸着(Metal Organic Chemical Vapor Deposition;MOCVD)工程技術を確立して、銅蒸着工程の高度の再現性を実現すると共に、優れた特性を備えた銅薄膜を得ることが出来る半導体素子の銅金属配線形成方法に関する。
【0002】
【従来の技術】
半導体産業が超大規模集積回路(Ultra Large Scale Integration;ULSI)の製造に移行するに伴って、半導体素子のジオメトリ(geometry)がサブハーフミクロン(sub-half-micron)領域に縮小し続ける一方において、性能の向上及び信頼度に対するより高度の要求に対応して、回路密度(circuit density)は増大しつつある。このような厳しい技術的要求に応えるべく、半導体素子に金属配線を形成する際に、銅薄膜が、一般に集積回路(IC)に有用な相互連結材料(interconnection material) として用いられている。これは、銅薄膜が、アルミニウム薄膜に比べて融点が高ので、エレクトロ・マイグレーション(electro-migration:EM)に対する抵抗が大きく、半導体素子の信頼性を向上させることが出来ると共に、比抵抗が低いので、信号伝達速度を増大させることが出来るからである。
【0003】
銅金属配線形成方法において、銅薄膜形成工程は、高速度素子及び高集積度素子の実現に重要な役割を果たす工程であり、この工程においては、物理気相蒸着(Physical Vapor Deposition; PVD)、電解メッキ法(Electroplating)、無電解メッキ法(Electroless-plating)、有機金属化学気相蒸着法(MOCVD)など様々な技術が採用されている。このような銅薄膜形成技術の中でも、有機金属化学気相蒸着法による銅蒸着は、銅前駆体である有機金属化合物により大きく影響されるので、容易に蒸着出来る銅前駆体の開発が求められており、且つこのような銅前駆体を安定して供給出来るデリバリ・システム(delivery system)の開発が必要である。
【0004】
有機金属化学気相蒸着法による銅蒸着は、バブラー(bubbler)方式のリキットデリバリシステム(Liquid Delivery System;以下、「LDS」という)を利用するか、 ダイレクト・リキット・インジェクション(Direct Liquid Injection ;以下、 「DLI」という)のようなLDSを使用するか、コントロール・エバポレイション・ミキサ(Control Evaporation Mixer;以下、「CEM」という)のようなLDS を使用することが出来る。その他にも、オリフィス方式またはスプレー方式のベイパライザ(vaporizer)を有するLDSなどの種々のLDSも、使用されている。銅蒸着は、このようなLDSにおいては、前駆体と呼ばれる銅金属を含む化合物を分解させることにより、実施される。有機金属化学気相蒸着用の銅前駆体は、蒸気圧の低い1,1,1,5,5,5-ヘキサフルオロ-2,4-ペンタジオネート-銅(II){1,1,1,5,5,5,-hexafluoro-2,4-pentadionato-copper(II) ;以下、「Cu(hfac)2」と称する}化合物の ような銅II価(CuII)化合物が開発された後に、銅II価化合物に比べて蒸気圧が高いため蒸着速度が速く、150〜250℃の低温度域で高純度の銅薄膜蒸着を可能とする銅I価(CuI)化合物が開発された。現在まで開発されている各種の銅I価化合物の中で、1,1,1,5,5,5-ヘキサフルオロ-2,4-ペンタジオネート(ト リメチルビニルシラン)-銅(I){1,1,1,5,5,5,-hexafluoro-2,4-pentadionato(trimethylvinylsilane)-copper(I) :以下、「(hfac)Cu(TMVS)」と称する}化合物は、常温において液状であり、高純度銅薄膜を低温度で蒸着出来るので、現在全世界的に最も広く用いられている代表的な有機金属化学気相蒸着用の銅前駆体である。しかしながら、(hfac)Cu(TMVS)は、このような長所にもかかわらず、常温保管時に次第に分解(degradation)するという問題を抱えているので、半導体素子の製造工程への適用時に工程の再現性が低い。さらに、上記(hfac)Cu(TMVS)は、開発された様々な銅前駆体の中では、蒸気圧の高い方であるが、既存のLDSにおいて工程の良好な再現性を確保するには、蒸気圧が低すぎる。従って、安定して実施し得る新しいLDSが開発されない限り、所望の再現性を確保することは、困難である。また、(hfac)Cu(TMVS)は、気化(vaporization)温度と液化(condensation)温度との温度差が非常に小さいので、一定の温度を保持し続けなければならないという操作上の大きな問題がある。
【0005】
前記(hfac)Cu(TMVS)化合物の問題点を解決するために、銅前駆体として(hfac)Cu(DMB)化合物が開発された。(hfac)Cu(DMB)化合物は、3,3-ジメチル-1-ブテン(3,3-dimethyl-1-butene;以下、「DMB」という)をルイス塩基配位子 (Lewis base ligand)として開発された新しい化合物であり、TMVSのメチル基に代えて、分子量が低く且つ蒸気圧が高いDMBをルイス塩基配位子として使用するため、(hfac)Cu(TMVS)よりも高い蒸気圧を有する。従って、(hfac)Cu(DMB)は、MOCVDで使用する 銅前駆体の最も大きい問題点の一つである、きわめて低い蒸着速度を大幅に改善することが出来るという大きい長所をもつ銅前駆体である。しかしながら、現在まで既存のLDSにおいて、(hfac)Cu(DMB)を銅前駆体として用いた有機金属化学気相蒸着工程技術は確立されておらず、商業化には至っていないのが現状である。
【0006】
【発明が解決しようとする課題】
従って、本発明の目的は、コンタクトホール及びトレンチの底部に化学的強化剤層を形成し、(hfac)Cu(DMB)化合物を銅前駆体として用いた有機金属化学気相蒸着工程技術を用いて銅を選択的に形成することにより、新しいLDSの開発無しに銅蒸着工程の再現性を実現すると共に優れた膜質の銅薄膜を得ることが出来る半導体素子の銅金属配線形成方法を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体素子の銅金属配線形成方法は、半導体基板上に形成された層間絶縁膜の所定の領域をパターニングしてトレンチ及びコンタクトホールからなるダマシンパターンを形成した後、洗浄する段階と、前記ダマシンパターンを含む全体構造上に拡散防止膜を形成する段階と、銅の蒸着速度を加速化するために、ヨード含有液体化合物、純粋I 、ヨード含有ガスのいずれか一つを触媒として利用するか、液状のF、Cl、Br、I、At、ガス状態のF、Cl、Br、I、Atのいずれか一つを触媒として利用して、前記拡散防止膜の表面に化学的強化剤層を形成する段階と、湿式浸漬洗浄及びウォーム・アニーリングを行って前記コンタクトホールの内部および前記トレンチの底部を除いた残部の化学的強化剤を除去する段階と、前記ダマシンパターンが埋め込まれるようにMOCVD法によって銅層を形成する段階と、前記銅層を研磨して銅金属配線を形成する段階とを含んでなることを特徴とする。
【0008】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【0009】
図1aを参照すると、半導体素子を形成するための各種要素が形成された半導体基板10上に第1絶縁膜11、第1金属層12及び層間絶縁膜13を順次形成した後、層間絶縁膜13にコンタクトホール及びトレンチからなるダマシンパターンを形成し、洗浄工程を行う。
【0010】
層間絶縁膜13は低誘電定数値をもつ絶縁物質を用いて形成する。層間絶縁膜13に形成されたダマシンパターンは二重ダマシン方式で形成される。洗浄工程は第1金属層12がW及びAlなどの金属の場合にはRFプラズマを用いる。一方、第1金属層12がCuの場合にはリアクティブ・クリーニング(reactive cleaning)方法を適用して行う。
【0011】
図1bを参照すると、ダマシンパターンの側壁を含む全体構造上に拡散防止膜14を形成する。拡散防止膜14はイオン化された PVD TiN、CVD TiN、 MOCVD TiN、イオン化されたPVD Ta、イオン化されたPVD TaN、CVD Ta 、CVD TaN、CVD WN、CVD TiAlN、CVD TiSiN、CVD TaSiN の少なくともいずれか一つで形成する。
【0012】
図1cを参照すると、トレンチ及びコンタクトホールを含む全体構造上に化学的強化剤層15を形成する。化学的強化剤層15はヨード(I)含有液体化合物、Hhfacl/2H2O、Hhfac、TMVS、純粋I2、ヨード(I)含有ガス及び水蒸気のうちいずれか一つを触媒としてCECVD(Chemically Enhanced CVD)工程で形成する。また、周期律表上の7族元素である液状の F、Cl、Br、I、At、ガス状態のF、Cl、Br、I、Atも触媒として使用される。CECVD工程は触媒及びその化合物を液体及びガス状態の運送が可能なリキッド・デリバリ・システム(LDS)を装着したMOCVD装備で1〜600秒間行われる。CECVD工程は−20〜300℃で行われるため、MOCVD装備も−20〜300℃の温度での工程遂行が可能でなければならない。
【0013】
図1dを参照すると、化学的強化剤層15を形成した後、前記化学的強化剤層15を容易に除去するため、洗浄溶液16を用いて湿式浸漬洗浄(Immersion Wet Cleaning)工程を行う。そして、ウォーム・アニーリング(Warm Annealing)を行って化学的強化剤層15がダマシンパターンの底部にのみ残留し、層間絶縁膜13の表面には残らないようにする。
【0014】
湿式浸漬洗浄は純水(DI)、純水+H2SO4、BOE及び純水+HFのいずれか一つを洗浄溶液として1秒〜5分間行う。湿式浸漬洗浄は半導体基板10を洗浄溶液に浸して1〜3000rpmの回転範囲で回転させるスピン・リンシング(Spin Rinsing)方法で−20〜50℃の温度で行う。湿式浸漬洗浄工程後、残留する洗浄溶液16を除去するためにウォーム・アニーリングを行う。ウォーム・アニーリング工程も残留する洗浄溶液16を容易に除去するため、半導体基板10を1〜2000rpmで回転させながら常温〜200℃の温度範囲で行う。
【0015】
図1eを参照すると、MOCVD法を用いた自己整列成長工程でダマシンパターンの内部を銅(Cu)17で埋め込む。このような工程は図1dの工程で用いられたヨード等の化学的強化剤が集中している部分を中心として銅(Cu)の蒸着が加速化されるため、ダマシンパターンの内部が銅(Cu)で容易に埋め込まれる。銅の埋込みは(hfac)CuVTMOS系列、(hfac)CuDMB系列及び(hfac)CuTMVS系列などのhfacを用いた全種類の銅前駆体を用いてダイレクト・リキッド・インジェクション(DLI)、コントロール・エバポレイション・ミキサ(CEM)、オリフィス又はスプレー方式の全てのベイパライザに適用したMOCVD法により行われる。前記の工程において、キャリアガスをHe、H2及びArのいずれか一つとし、流量を100〜700sccmの範囲とする。また、反応チャンバの圧力を0.5〜5Torrの範囲とし、蒸着温度を50〜300℃の温度範囲とし、銅蒸着装備(図示せず)内のシャワーヘッドとサセプタプレートとの間隔を5〜50mmとする。更に、銅前駆体の(hfac)Cu(DMB)化合物の流量比を0.1〜5.0sccmの範囲とする。化学的強化剤を形成した後、銅の代わりにアルミニウムまたはタングステンで埋め込むことも出来る。
【0016】
図1fを参照すると、MOCVD工程によって銅埋込みが完了した後、水素還元熱処理工程を行い、化学的機械的研磨(CMP)工程を行ってダマシンパターンの内部を除いた層間絶縁膜13の表面に残留する銅17及び拡散防止膜14を除去して銅配線17aを形成する。
【0017】
水素還元熱処理工程は水素還元雰囲気、常温〜450℃の温度範囲で1分〜3時間熱処理してグレイン形態(grain morphology)を変える。この際、水素還元雰囲 気は水素(H2)のみを適用するか、H2+Ar(1〜95%)、 H2+N2(1〜95%)などのような水素混合気体を使用する。CMP処理後、ポスト・クリーニング(post-cleaning)を行うことも出来る。洗浄工程と拡散障壁形成工程は時間遅延なく(no time delay)、インサイチュ(in-situ)で行うことが出来る。また、銅メッキ工程及び水素還元熱処理工程も時間遅延なくイサイチュで行なうことが出来る。
【0018】
【発明の効果】
上述したように、本発明は、湿式浸漬洗浄及びウォーム・アニーリング工程でコンタクトホール及びトレンチの底部にのみ化学的強化剤層を形成し、MOCVD法を用いた自己整列成長工程で銅を成長させることにより、超微細構造の構造においても二重ダマシンパターン内部への銅の埋込みを容易にして、銅蒸着工程の再現性を実現すると共に優れた膜質の銅薄膜を得ることが出来るという効果がある。
【図面の簡単な説明】
【図1】図1a乃至図1fは本発明に係る半導体素子の銅金属配線形成方法を説明するために順次示した断面図である。
【符号の説明】
10 半導体基板
11 第1絶縁膜
12 第1金属層
13 層間絶縁膜
14 拡散防止膜
15 化学的強化剤層
16 洗浄溶液
17 銅層
17a 銅金属配線

Claims (25)

  1. 半導体基板上に形成された層間絶縁膜の所定の領域をパターニングしてトレンチ及びコンタクトホールからなるダマシンパターンを形成した後、洗浄する段階と、
    前記ダマシンパターンを含む全体構造上に拡散防止膜を形成する段階と、
    銅の蒸着速度を加速化するために、ヨード含有液体化合物、純粋I 、ヨード含有ガスのいずれか一つを触媒として利用するか、液状のF、Cl、Br、I、At、ガス状態のF、Cl、Br、I、Atのいずれか一つを触媒として利用して、前記拡散防止膜の表面に化学的強化剤層を形成する段階と、
    湿式浸漬洗浄及びウォーム・アニーリングを行って前記コンタクトホールの内部および前記トレンチの底部を除いた残部の化学的強化剤を除去する段階と、
    前記ダマシンパターンが埋め込まれるようにMOCVD法によって銅層を形成する段階と、
    前記銅層を研磨して銅金属配線を形成する段階とを含んでなることを特徴とする半導体素子の銅金属配線形成方法。
  2. 前記ダマシンパターンはデュアル・ダマシン方式で形成することを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  3. 前記層間絶縁膜は低誘電定数値を有する絶縁物質を用いて形成することを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  4. 前記ダマシンパターン形成後の洗浄は、露出される下部層がW及びAlのいずれかの場合にRFプラズマを用いて行うことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  5. 前記ダマシンパターン形成後の洗浄は、露出される下部層が銅の場合にリアクティブ洗浄工程を用いて行うことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  6. 前記拡散防止膜はイオン化されたPVD TiN、CVD TiN、MOCVD TiN、イオン化されたPVD Ta、イオン化された PVD TaN、CVDTa、CVD TaN、CVD WN、CVD TiAlN、CVD TiSiN、CVD TaSiNの少なくともいずれか一つで形成することを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  7. 前記化学的強化剤層を1〜600秒間のCECVD法によって形成することを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  8. 前記CECVD工程は前記液状のF、Cl、Br、I、Atとの化合物及びガス状態のF、Cl、Br、I、Atとの化合物を運送するリキッド・デリバリ・システムを装着したMOCVD装備で行われることを特徴とする請求項7記載の半導体素子の銅金属配線形成方法。
  9. 前記CECVD工程は−20〜300℃で行うことを特徴とする請求項7記載の半導体素子の銅金属配線形成方法。
  10. 前記湿式浸漬洗浄は純水(DI)、DI+H2SO4、BOE及びDI+HFのいずれか一つを洗浄溶液として用いて行うことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  11. 前記湿式浸漬洗浄は1〜300秒間行うことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  12. 前記湿式浸漬洗浄は−20〜50℃の温度で行うことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  13. 前記湿式浸漬洗浄は1〜3000rpmの回転範囲で前記ウェーハを回転させて行うことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  14. 前記ウォーム・アニーリングは常温〜200℃の温度で行うことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  15. 前記ウォーム・アニーリングは1〜2000rpmの回転範囲で前記ウェーハを回転させて行う場合を含むことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  16. 前記銅層は(hfac)CuVTMOS系列、(hfac)CuDMB系列及び(hfac)CuTMVS系列の前駆体のいずれか一つを用いて形成することを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  17. 前記前駆体の流量比を0.1〜1.0sccmの範囲とすることを特徴とする請求項16記載の半導体素子の銅金属配線形成方法。
  18. 前記銅層は自己整列成長工程によって形成され、前記自己整列成長工程はダイレクト・リキッド・インジェクション(DLI)、コントロール・エバポレイション・ミキサ(CEM)、オリフィス方式又はスプレー方式のベイパライザを有する銅装着装備でMOCVD法により行われることを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  19. 前記MOCVD工程はHe、H2及びArのいずれか一つをキャリアガスとして使用することを特徴とする請求項18記載の半導体素子の銅金属配線形成方法。
  20. 前記キャリアガスの流量を100〜700sccmの範囲とすることを特徴とする請求項19記載の半導体素子の銅金属配線形成方法。
  21. 前記銅蒸着装備の内部圧力を0.5〜5Torrの圧力範囲とすることを特徴とする請求項18記載の半導体素子の銅金属配線形成方法。
  22. 前記自己整列成長工程は50〜300℃の温度範囲で行うことを特徴とする請求項18記載の半導体素子の銅金属配線形成方法。
  23. 前記銅蒸着装備のシャワーヘッドと前記銅蒸着装備のサセプタプレートとの間隔を5〜50mmの範囲とすることを特徴とする請求項18記載の半導体素子の銅金属配線形成方法。
  24. 前記銅蒸着工程後、時間遅延なくインサイチュで水素還元熱処理工程を行い、前記水素還元熱処理工程は水素還元雰囲気、常温〜450℃の温度範囲で1分〜3時間行うことを特徴とする請求項1記載の半導体素子の銅金属配線形成方法。
  25. 前記水素還元雰囲気はH2、H2+Ar(1〜95%)及びH2+N2(1〜95%)のいずれか一つを使用することを特徴とする請求項24記載の半導体素子の銅金属配線形成方法。
JP2001172245A 2000-06-15 2001-06-07 半導体素子の銅金属配線形成方法 Expired - Fee Related JP4790156B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2000-32921 2000-06-15
KR10-2000-0032921A KR100407679B1 (ko) 2000-06-15 2000-06-15 반도체 소자의 구리 금속 배선 형성방법

Publications (2)

Publication Number Publication Date
JP2002033391A JP2002033391A (ja) 2002-01-31
JP4790156B2 true JP4790156B2 (ja) 2011-10-12

Family

ID=19671990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001172245A Expired - Fee Related JP4790156B2 (ja) 2000-06-15 2001-06-07 半導体素子の銅金属配線形成方法

Country Status (3)

Country Link
US (1) US6468907B2 (ja)
JP (1) JP4790156B2 (ja)
KR (1) KR100407679B1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100383759B1 (ko) * 2000-06-15 2003-05-14 주식회사 하이닉스반도체 반도체 소자의 구리 금속 배선 형성 방법
US7022610B2 (en) * 2003-12-22 2006-04-04 Taiwan Semiconductor Manufacturing Company Wet cleaning method to eliminate copper corrosion
US7041596B1 (en) 2004-04-08 2006-05-09 Novellus Systems, Inc. Surface treatment using iodine plasma to improve metal deposition
KR100621630B1 (ko) * 2004-08-25 2006-09-19 삼성전자주식회사 이종 금속을 이용하는 다마신 공정
US7442267B1 (en) 2004-11-29 2008-10-28 Novellus Systems, Inc. Anneal of ruthenium seed layer to improve copper plating
US7553755B2 (en) * 2006-01-18 2009-06-30 Macronix International Co., Ltd. Method for symmetric deposition of metal layer
KR100859380B1 (ko) 2006-12-13 2008-09-22 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR101517580B1 (ko) * 2013-11-27 2015-05-06 롯데알미늄 주식회사 자동판매기의 상품 반출장치
KR101517579B1 (ko) * 2013-11-27 2015-05-06 롯데알미늄 주식회사 자동판매기의 상품 반출장치
CN106887390A (zh) * 2017-04-06 2017-06-23 京东方科技集团股份有限公司 一种电极制作方法、薄膜晶体管、阵列基板及显示面板
CN111834466A (zh) * 2020-07-22 2020-10-27 Oppo广东移动通信有限公司 薄膜晶体管及其制造方法、阵列基板、显示面板及设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11283979A (ja) * 1998-03-27 1999-10-15 Sony Corp 半導体装置の製造方法
KR100265615B1 (ko) * 1998-06-29 2000-10-02 김영환 반도체 소자의 금속배선 제조방법
KR100566905B1 (ko) * 1998-09-11 2006-07-03 에이에스엠지니텍코리아 주식회사 표면 촉매를 이용한 화학 증착방법_
US6037258A (en) * 1999-05-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Method of forming a smooth copper seed layer for a copper damascene structure
WO2001045149A1 (en) * 1999-12-15 2001-06-21 Genitech Co., Ltd. Method of forming copper interconnections and thin films using chemical vapor deposition with catalyst
KR20010096408A (ko) * 2000-04-11 2001-11-07 이경수 금속 배선 형성방법
KR100407678B1 (ko) * 2000-06-15 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 구리 금속배선 형성 방법
KR100404941B1 (ko) * 2000-06-20 2003-11-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법

Also Published As

Publication number Publication date
US20020031912A1 (en) 2002-03-14
US6468907B2 (en) 2002-10-22
KR20010112964A (ko) 2001-12-24
KR100407679B1 (ko) 2003-12-01
JP2002033391A (ja) 2002-01-31

Similar Documents

Publication Publication Date Title
US6413864B1 (en) Method of manufacturing a copper metal wiring in a semiconductor device
US7102235B2 (en) Conformal lining layers for damascene metallization
US6464779B1 (en) Copper atomic layer chemical vapor desposition
EP1221177B1 (en) Conformal lining layers for damascene metallization
US10784157B2 (en) Doped tantalum nitride for copper barrier applications
US20080194105A1 (en) Organometallic precursors for seed/barrier processes and methods thereof
JP4850337B2 (ja) 半導体素子の銅金属配線形成方法
US20110306203A1 (en) Interconnect structure and method of manufacturing a damascene structure
US6593236B2 (en) Method of forming a metal wiring in a semiconductor device with copper seed
JP4790156B2 (ja) 半導体素子の銅金属配線形成方法
US6346478B1 (en) Method of forming a copper wiring in a semiconductor device
US6436826B1 (en) Method of forming a metal wiring in a semiconductor device
US6645858B2 (en) Method of catalyzing copper deposition in a damascene structure by plasma treating the barrier layer and then applying a catalyst such as iodine or iodine compounds to the barrier layer
TWI609095B (zh) 用於氮化錳整合之方法
KR100612543B1 (ko) 반도체 소자의 구리 금속배선 형성 방법
KR100576046B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법
TW518715B (en) Method of forming metal wiring in a semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110621

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110720

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140729

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees