KR100265615B1 - 반도체 소자의 금속배선 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 제조방법에 관한 것으로, 금속배선 상부 표면이 노출되는 콘택홀과 중첩되는 폭넓은 트렌치를 형성하고 콘택홀과 트랜치의 표면에 식각장벽층 및 무전해 도금을 위한 촉매 금속배선 패턴을 형성한 다음, 상기 콘택홀 및 트렌치를 메우는 무전해 도금 플러그 및 캡핑층을 형성함으로 선택적인 무전해 구리도금에 의한 구리 플러그와 금속배선을 형성하는 구리 두얼 다마신(dual damascene) 공정을 이용할 수 있어 비아콘택 매립 특성 및 금속배선의 신뢰성을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 금속배선 제조방법
본 발명은 반도체 소자의 금속배선 제조방법에 관한 것으로, 특히 선택적인 무전해 구리도금에 의한 구리 플러그와 금속배선을 형성하는 구리 두얼 다마신(dual damascene)공정을 이용함으로서 비아콘택 매립 특성 및 금속배선의 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로 금속 배선으로 널리 사용하는 금속으로는 텅스텐(W), 알루미늄(Al) 및 알루미늄 합금 등이 있다. 그러나, 구리(Cu)는 텅스텐, 알루미늄에 비하여 비저항이 작으며 신뢰성(특히 이.엠(electro migration 이하, EM), 에스.엠(SM)이 우수한 금속 배선 재료이다. 따라서, 반도체 소자의 금속배선을 구리로 대체하려는 연구가 활발히 진행되고 있다.
한편, 구리는 텅스텐, 알루미늄과는 달리 건식 식각(Reactive Ion Etching)에 의한 배선 형성이 어려운 재료이다. 따라서, 구리의 경우에는 건식 식각 공정을 거치지 않으면서 플러그(plug)와 금속배선(line)을 동시에 형성할 수 있는 방법에 관하여 활발히 연구되고 있는바, 이러한 공정을 두얼 다마신(dual damascene)공정이라고 한다.
그리고, 기존의 구리를 이용한 두얼 다마신공정에 의하면 구리를 웨이퍼에 전면(blanket) 증착한 후에 불필요한 웨이퍼 표면의 구리층을 화확적, 기계적 연마(Chemical Mechanical Polishing 이하, CMP)공정으로 제거함으로써 최종적인 구리 플러그(plug)와 금속배선(line)을 형성한다.
이 때, 상기 구리를 전면 증착하는 방법으로는 물리적기상증착(Physical Vapor Deposition 이하, PVD) & 리플로우(reflow) 화학적기상증착(Chemical Vapor Deposition이하, CVD), 무전해도금(electroless deposition),전기도금(electrodeposition) 등을 이용할 수 있다.
그런데, 웨이퍼 표면의 비아(via)와 트렌치(trench)에 구리를 전면증착하는 경우 구리 플러그(plug)와 금속배선(line) 형성시 반도체소자의 고집적화에 따른 비아 크기의 감소와 에스퍽트 비의 증가에 따라 금속배선이 단락됨으로서 소자의 생산수율 및 신뢰성을 떨어뜨리는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 금속배선 상부 표면이 노출되는 콘택홀과 중첩되는 트렌치를 형성하고 상기 콘택홀과 트렌치 내벽에 촉매 금속배선패턴 및 식각장벽층패턴을 형성한 후, 상기 콘택홀 및 트렌치를 메우는 무전해 도금 플러그 및 캡핑층을 형성함으로서 선택적인 무전해 구리도금에 의한 구리 플러그와 금속배선을 형성하는 구리 두얼 다마신(dual damascene) 공정을 이용할 수 있어 비아콘택 매립 특성 및 금속배선의 신뢰성을 향상시키는 반도체 소자의 금속배선 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1i 는 본 발명에 따른 반도체 소자의 금속배선 제조공정도
<도면의 주요 부분에 대한 부호의 설명>
10 : 절연막 12 : 금속배선
13 : 제 1층간절연막 14 : 제 2층간절연막
16 : 콘택홀 18 : 트랜치
20 : 식각장벽층 22 : 촉매 금속배선
24 : 감광막 26 : 무전해 도금 플러그
28 : 캡핑층
상기 목적을 달성하기 위해 본 발명에 따르면,
소정의 하부구조물을 구비하는 반도체 기판 상에 형성되어있는 절연막상에 금속배선을 형성하는 공정과,
상기 구조의 전표면에 층간절연막을 형성하는 공정과,
상기 금속배선 상부 표면이 노출되는 콘택홀을 형성하는 공정과,
상기 콘택홀과 중첩되는 넓은 폭의 트렌치를 형성하는 공정과,
상기 콘택홀과 트랜치의 내벽에 식각장벽층 패턴 및 무전해 도금을 위한 촉매 금속배선 패턴을 순차적으로 형성하는 공정과,
상기 콘택홀 및 트렌치를 메우는 무전해 도금 플러그를 형성하는 공정과,
상기 구조의 전표면에 캡핑층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 금속배선 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1i 는 본 발명에 따른 반도체 소자의 금속배선 제조공정도이다.
먼저, 반도체 기판(도시되지 않음) 상부에 소정의 하부 구조물들, 예컨대 소자분리 산화막과, 모스 전계효과 트랜지스터, 비트선, 캐패시터등을 형성하고, 상기 구조의 전표면에 산화막으로 이루어진 절연막(10)을 형성한 후, 예를들어 Al막 또는 Cu막으로 이루어진 금속배선(12)과 산화막 재질의 제 1층간절연막(13) 및 제 2층간절연막(14)을 순차적으로 형성한다.
다음, 후속공정에서 두얼 마다신공정을 진행하기 위해 상기 제 2층간절연막(14)에서 콘택마스크를 이용하여 콘택으로 예정된 부분의 상기 금속배선(12) 상부 표면이 노출될때 까지 식각하여 콘택홀(16)을 형성한 후, 식각마스크를 이용하여 상기 제 2층간절연막(14)의 일부가 노출될때 까지 식각하여 상기 콘택홀(16)과 층첩되는 넓은 폭의 트렌치(18)을 형성한다. (도 1a 참조).
그 다음, 상기 구조의 전표면에 TiN막, Ta막, TaN막으로 이루어진 군에서 하나의 막으로 형성되는 식각장벽층(20)을 CVD법 또는 PVD법으로 형성한다. 이 때, 상기 식각장벽층(20)은 후속 공정에서 플러그의 구리원자가 확산되는 것을 방지할 수 있다. (도 1b 참조).
다음, 상기 식각장벽층(20) 상부에 후속공정의 무전해 구리 도금층을 위한 촉매 금속배선(22)을 PVD법 또는 무전해 도금법으로 형성한다. 이 때, 상기 촉매 금속배선(22)은 무전해 구리 도금 용액에 존재하는 구리이온의 환원를 촉진시키며, 무전해 구리 도금층의 균일성을 증가시키며, 무전해 구리 도금층의 초기 핵생성 자리 역할을 한다. 따라서, 상기 촉매 금속배선(22)이 존재하는 부위에만 구리가 선택적으로 무전해 도금된다. 상기 촉매 금속배선(22)으로는 금(Au), 은(Ag), 백금(Pt), 필라듐(Pd) 등이 사용되나, 무전해 구리 도금의 경우에는 주로 필라듐(Pd)을 사용한다. 또한, 구리가 촉매 금속배선(22) 상부에 도금된 후에는 구리층 자신이 촉매역할을 하여 무전해 도금이 계속적으로 진행된다. (도 1c 참조).
다음, 상기 콘택홀(16)과 중첩되는 트렌치(18) 내벽에 감광막(24)을 형성한다. (도 1d 참조).
그 다음, 상기 감광막(24)을 전면노광 및 용해 공정을 거쳐 상기 콘택홀(16)와 트렌치(18)내의 감광막(24)을 제외한 나머지 부분을 제거한다. 이 때, 상기 감광막(24) 패턴 형성공정은 상기 콘택홀(16)와 트렌치(18)를 제외한 표면 부위의 상기 촉매 금속배선(22)과 식각장벽층(20)을 제거하기 위함이다. (도 1e 참조).
다음, 상기 제 2층간절연막(14) 상부에 존재하는 상기 촉매 금속배선(22)과 식각장벽층(20)을 건식 또는 습식공정으로 제거한다. 이 때. 상기 콘택홀(16)과 중첩되는 트렌치(18) 내벽에 촉매 금속배선(22)패턴 및 식각장벽층(20)패턴을 형성하되 표면 균일성을 향상시키기 위한 상기 촉매 금속배선(22) 패턴의 일부가 식각되게 형성한 후, 상기 감광막(24) 패턴을 제거한다. 여기서, 상기와 같은 공정은 상기 콘택홀(16)와 트렌치(18)에만 구리를 선택적으로 무전해 도금하기 위함이다. 또한, 상기 트렌치(18) 내벽에 존재하는 촉매 금속배선(22)의 윗부분을 일부 제거함으로써 무전해 도금에 의한 구리 플러그와 금속배선의 표면 균일성을 높일 수 있다. (도 1f 및 도 1g 참조).
다음, 상기 콘택홀(16) 및 트렌치(18)를 메우는 구리막을 형성하여 무전해 도금 플러그(26)를 형성한다.
이 때, 무전해 구리 도금층으로 이루어진 Pd 무전해 도금 플러그(24)에서의 구리 이온의 환원 반응은 다음과 같다.
CU2++ 2e →Pd 촉매 → Cu0
즉, 상기 무전해 도금플러그(26)는 구리이온과 환원제가 함유된 무전해 구리 도금 용액을 적절한 온도와 pH로 유지할 경우에 환원제로부터 공급된 전자와 촉매 금속배선(22)과의 작용으로 인하여 구리이온이 촉매금속배선(22)의 표면에 자발적으로 환원 석출된다. 상기 무전해 구리도금 용액은 황산동(금속염 : 구리이온의 공급), 포르말린(환원제 : 전자의 공급), 롯셀염 (착화제 : 용액의 수명연장을 목적으로 첨가하는 용액) 등으로 이루어지며, 도금온도는 20∼70℃, pH는 9.0~13.0 이다.
여기서, 상기 무전해 구리 도금 공정을 진행함으로써 스텝 커버리지 특성과 비아콘택 매립 특성이 개선된다.
그리고 상기 콘택홀(16)의 크기와 에스펙트 비가 서로 다르거나, 상기 트렌치(18)의 깊이와 폭이 서로 다른 경우에는 최종적인 구리 플러그와 금속배선의 표면 높낮이가 서로 다를 수 있는데, 이런 경우에는 불필요한 구리 부분을 CMP 공정으로 제거할 수 있다. (도 1h 참조).
다음, 상기 구조의 전표면에 SiN막으로 형성된 캡핑층(capping layer, 28)을 형성한다. 여기서 상기 캡핑층(28)은 구리원자가 상기 제 2층간절연막(14)으로 확산하는 것을 막는 역할을 한다. 그리고, 금속배선의 수에 따라 상기와 같은 공정을 반복함으로써 다층의 금속배선을 형성하게 된다.(도 1i 참조)
상기한 바와같이 본 발명에 따르면, 선택적인 무전해 구리도금 공정으로 구리 플러그와 금속배선을 형성할 수 있는 두얼 다미신공정을 사용함으로써 다음과 같은 잇점이 있다.
첫째, 구리는 텅스텐, 알루미늄에 비하여 비저항이 작으며 신뢰성(특히 EM, SM)이 우수한 금속 재료이므로 반도체 소자의 성능 향상(RC delay time 감소)과 신뢰성 향상에 유리하다.
둘째, 콘택홀과 트렌치에 구리를 선택적으로 무전해 도금함으로써, 기존의 구리 전면 증착 & 구리전면 CMP 공정을 진행하지 않고 최종적인 구리 플러그와 금속배선을 형성할 수 있으며, 기존의 구리 두얼 다마신공정에 비하여 훨씬 단순화된 공정에 의하여 구리 두얼 다마신공정을 완성할 수 있어 생산성을 향상시킬 수 있다.
셋째, 콘택홀과 트렌치에 구리를 선택적으로 무전해 도금함으로써, 비아 매립 특성을 더욱 높일 수 있어 반도체 소자의 고집적화에 따른 비아 크기의 감소와 어스펙트 비의 증가에도 불구하고 단락 현상없이 금속 배선을 형성시킬 수 있다.
넷째, 구리 무전해 도금은 20~70℃에서 가능하므로, 구리 플러그와 금속배선의 형성시에 반도체 기판에 열충격을 유발하지 않는다.

Claims (5)

  1. 소정의 하부구조물을 구비하는 반도체 기판 상에 형성되어있는 절연막상에 금속배선을 형성하는 공정과,
    상기 구조의 전표면에 층간절연막을 형성하는 공정과,
    상기 금속배선 상부 표면이 노출되는 콘택홀을 형성하는 공정과,
    상기 콘택홀과 중첩되는 넓은 폭의 트렌치를 형성하는 공정과,
    상기 콘택홀과 트랜치의 내벽에 식각장벽층 패턴 및 무전해 도금을 위한 촉매 금속배선 패턴을 순차적으로 형성하는 공정과,
    상기 콘택홀 및 트렌치를 메우는 무전해 도금 플러그를 형성하는 공정과,
    상기 구조의 전표면에 캡핑층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  2. 제 1 항에 있어서, 상기 식각장벽층은 TiN막, Ta막, TaN막으로 이루어진 군에서 하나의 막으로 형성되며, CVD법 또는 PVD법으로 형성된 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  3. 제 1 항에 있어서, 상기 촉매 금속배선은 Au막, Ag막, Pt막, Pd막으로 이루어진 군에서 하나의 막으로 형성되며, PVD법 또는 무전해 도금법으로 형성된 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  4. 제 1 항에 있어서, 상기 무전해 도금 플러그는 Cu막으로 형성된 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  5. 제 1 항에 있어서, 상기 캡핑층은 SiN막으로 형성된 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
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