JP2010153884A

JP2010153884A - Ｃｍｏｓイメージセンサの製造方法及びｃｍｏｓイメージセンサ

Info

Publication number: JP2010153884A
Application number: JP2010020023A
Authority: JP
Inventors: Shigemi Okawa; 成実大川
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-02-01
Filing date: 2010-02-01
Publication date: 2010-07-08

Abstract

【課題】ＣＭＰ（化学機会研磨）による、酸化膜界面の界面準位発生による画質低下を低減する。
【解決手段】層間絶縁膜３０を貫通する窓に埋め込まれて化学機械研磨により平坦化されたプラグ層５０と、前記層間絶縁膜３０上から前記プラグ層５０上に延在するように堆積されたＴｉ（チタン）膜と、前記Ｔｉ膜上に堆積されたＡｌ（アルミニウム）乃至Ｃｕ（銅）を含む配線層７０と、前記層間絶縁膜３０と前記Ｔｉ膜との間に形成され、水素を透過しない下敷膜５５とを備えることを特徴とする。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関するものであり、特に、ＣＭＯＳイメージセンサである半導体装置及びその製造方法に関する。

イメージセンサとしては、ＣＭＯＳイメージセンサやＣＣＤイメージセンサが広く知られている。一般的にＣＭＯＳイメージセンサは、ＣＣＤイメージセンサと比べて画質が悪いものの消費電力が少なくサイズが小さいため、携帯電話機等に広く用いられている。

一般的にＣＭＯＳイメージセンサの単位ピクセルは、１個のフォトダイオードと３個又は４個のトランジスタにより構成される。図１Ａは、３トランジスタ型のＣＭＯＳイメージセンサ１００の単位ピクセル１１０を表し、図１Ｂは、４トランジスタ型のＣＭＯＳイメージセンサ１００の単位ピクセル１１０を表す。前者は、フォトダイオード（ＰＤ）１２０と、ソースフォロワトランジスタ（ＳＦ−ＴＲ）１３０と、セレクトトランジスタ（ＳＣＴ−ＴＲ）１４０と、リセットトランジスタ（ＲＳＴ−ＴＲ）１５０とを備え、後者はさらに、トランスファートランジスタ（ＴＦ−ＴＲ）１６０を備える。

ＰＤ１２０は光電変換により信号電荷を生成して、ＳＦ−ＴＲ１３０は信号電荷を信号電圧に変換する。ＳＣＴ−ＴＲ１４０は単位ピクセル１１０を選択するために使用されて、ＲＳＴ−ＴＲ１５０はＰＤ１２０をリセットするために使用されて、ＴＦ−ＴＲ１６０はＰＤ１２０からＳＦ−ＴＲ１３０に信号電荷を転送するために使用される。ＰＤ１２０はＲＳＴ−ＴＲ１５０を介してリセット電圧線１２５に接続されて、ＳＦ−ＴＲ１３０はＳＣＴ−ＴＲ１４０を介して信号電圧読出線１３５に接続される。ＳＣＴ−ＴＲ１４０はセレクト線１４５に接続されて、ＲＳＴ−ＴＲ１５０はリセット線１５５に接続されて、ＴＦ−ＴＲ１６０はトランスファー線１６５に接続される。

ところで、ＣＭＯＳイメージセンサでは、フォトダイオードとしてＮ＋Ｐ接合を使用するため、Ｓｉ／ＳｉＯ_２酸化膜界面の界面準位にて発生する「ジャンクションリーク」を抑制する必要がある。そのため、Ｓｉ基板の表面付近にＰ＋シールド層を形成してＰ＋ＮＰ埋め込みダイオード構造にすることで、Ｓｉ／ＳｉＯ_２酸化膜界面と空乏層とを分離して、ジャンクションリークを抑制することが多い。しかし、Ｓｉ／ＳｉＯ_２酸化膜界面と空乏層とを完全に分離するのは困難であるという欠点がある。そのため、ウエハプロセスの最終段階にてＨ_２アニールを実行することで、ウエハプロセスでのダメージにより発生したＳｉ／ＳｉＯ_２酸化膜界面の界面準位を低減して、ジャンクションリークを抑制することが多い。

特許３０２１６８３号公報特開平７−２６３５４６号公報特開平８−２９３５５２号公報特開平８−３４００４７号公報特開平９−３２６４９０号公報特開平１０−２２３９０号公報特開２０００−２６０８６３号公報特開２００２−５０５９５号公報

しかし、Ｈ_２アニールにはＣＭＯＳイメージセンサの配線構造に関する次のような欠点がある。

図２と図３は、ＣＭＯＳイメージセンサとその製造方法の従来例を表す要部断面図である。より詳細には、図２はＣＭＰ（化学機械研磨）を利用して多層配線構造を形成する従来例であり、図３はドライエッチバックを利用して多層配線構造を形成する従来例である。各図左は下から２層目以降の配線構造であり、各図右は下から１層目の配線構造であり、各図（ａ）、（ｂ）、（ｃ）の流れは配線構造を形成する工程の流れに相当する。

配線層材料としてＡｌ（アルミニウム）を使用する場合、図２（ｃ）や図３（ｃ）のように、下からＴｉ（チタン）膜６０／ＴｉＮ（チタンナイトライド）膜６５／Ａｌ（アルミニウム）配線層７０／Ｔｉ（チタン）膜８０／ＴｉＮ（チタンナイトライド）膜８５という配線構造（膜厚はこの順番に２０ｎｍ前後／５０ｎｍ前後／０．３〜１．０μｍ／５ｎｍ前後／１００ｎｍ前後）を採用することが多い。ＴｉによりＡｌの結晶配向性を制御することで、エレクトロマイグレーション等のストレスに対する耐性を向上させるためである。このような配線構造を形成する場合、図２（ａ）、（ｂ）のようにＣＭＰを利用してもよいし、図３（ａ）、（ｂ）のようにドライエッチバックを利用してもよい。

ＣＭＰを利用する場合には、２層目以降なら図２（ａ）左のように、下層配線構造２０上にＳｉＯ_２層間絶縁膜３０を堆積させて、ＳｉＯ_２層間絶縁膜３０を貫通するビアホール（窓）２１を形成して、ＳｉＯ_２層間絶縁膜３０上にＴｉＮ（チタンナイトライド）膜４５（膜厚は５０ｎｍ前後）を堆積させて、ビアホール２１にＷ（タングステン）プラグ層５０を埋め込んで、図２（ｂ）左のように、ＣＭＰによりＷプラグ層５０を平坦化する。１層目なら図２（ａ）右のように、ピクセル等が作り込まれたＳｉ基板１０上にＳｉＯ_２層間絶縁膜３０を堆積させて、ＳｉＯ_２層間絶縁膜３０を貫通するコンタクトホール（窓）１１を形成して、ＳｉＯ_２層間絶縁膜３０上にＴｉ（チタン）膜４０（膜厚は２０ｎｍ前後）を堆積させてからＴｉＮ（チタンナイトライド）膜４５（膜厚は５０ｎｍ前後）を堆積させて、コンタクトホール１１にＷ（タングステン）プラグ層５０を埋め込んで、図２（ｂ）右のように、ＣＭＰによりＷプラグ層５０を平坦化する。

ＣＭＰを利用する場合には、２層目以降でも１層目でも図２（ｃ）のように、Ｔｉ膜６０の下面がＳｉＯ_２層間絶縁膜３０に表出されることになる。このことが、Ｈ_２アニールに悪影響を与えてしまう。すなわち、Ｈ_２は各ＳｉＯ_２層間絶縁膜を通過してＳｉ／ＳｉＯ_２酸化膜界面に到達するはずなのであるが、途中のＳｉＯ_２層間絶縁膜３０にてＴｉ膜６０に吸収されてしまうのである。そのため、Ｓｉ／ＳｉＯ_２酸化膜界面の界面準位が十分に低減されず、ジャンクションリークが十分に抑制されないため、画質が悪くなるという欠点がある。この欠点は、Ｔｉ膜６０の下面の面積が大きくなるほど深刻である。

ＣＭＰに代えてドライエッチバックを利用する場合には、２層目以降なら図３（ｂ）左のように、ＴｉＮ膜４５のＳｉＯ_２層間絶縁膜３０上に堆積された部分４６がドライエッチバックにより除去されずに残存するため、Ｔｉ膜６０の下面がＳｉＯ_２層間絶縁膜３０に表出されることはなくなる。しかし、１層目なら図３（ｂ）右のように、Ｔｉ膜４０のＳｉＯ_２層間絶縁膜３０上に堆積された部分４１もドライエッチバックにより除去されずに残存するため、Ｔｉ膜６０に代えてＴｉ膜４０の下面がＳｉＯ_２層間絶縁膜３０に表出されることになる。そのためやはり、Ｓｉ／ＳｉＯ_２酸化膜界面の界面準位が十分に低減されず、ジャンクションリークが十分に抑制されないため、画質が悪くなるという欠点がある。この欠点はやはり、Ｔｉ膜４０の下面の面積が大きくなるほど深刻である。さらに、２層目以降でも１層目でも図３（ｂ）のように、ドライエッチバックによりＷプラグ層５０のリセス５１が発生するという欠点がある。

本発明の一観点によれば、フォトダイオードが形成された半導体基板上に配線構造を形成する工程と、前記配線構造が形成された半導体基板に対してＨ_２アニールを行う工程と、を含むＣＭＯＳイメージセンサの製造方法であって、前記配線構造を形成する工程は、層間絶縁膜上にチタンナイトライド又はシリコンナイトライドの下敷層を形成する工程と、前記下敷層及び前記層間絶縁膜を貫通するビアホールを形成する工程と、前記ビアホールの内部を埋め込むプラグ層を形成する工程と、化学機械研磨により前記プラグ層の上部を平坦化する工程と、次いで、前記下敷層上及び前記プラグ層上に、前記下敷層上から前記プラグ層上に延在するチタン膜を堆積させる工程と、次いで、前記チタン膜上に配線層を堆積させる工程と、を備えることを特徴とする。

また、前記Ｈ_２アニールを行う工程の前に、前記チタン膜の側面を覆うチタンナイトライドのサイドウォールを形成する工程を更に備えることを特徴とする。

また、前記チタン膜を堆積させる工程の後、かつ、前記配線層を堆積させる工程の前に、チタンナイトライド膜を前記チタン膜上に堆積させる工程を更に備えることを特徴とする。

また、前記配線層の材料は、アルミニウムまたは銅であることを特徴とする。

また、本発明の他の一観点によれば、半導体基板内に形成されたフォトダイオードと、前記フォトダイオード上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたチタンナイトライド又はシリコンナイトライドの下敷層と、前記下敷層及び前記層間絶縁膜を貫通するビアホールに形成されたプラグ層と、前記下敷層上及び前記プラグ層上に、前記下敷層から前記プラグ層上に延在するように堆積されたチタン膜と、前記チタン膜上に堆積された配線層と、を備えることを特徴とする。

また、前記チタン膜の側面を覆うチタンナイトライドのサイドウォールを更に備えることを特徴とする。

更に、本発明に関連する技術を以下に記載する。

第１の技術は、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することを目的とする。第１の技術は、層間絶縁膜を貫通する窓に埋め込まれて化学機械研磨により平坦化されたプラグ層と、前記層間絶縁膜上から前記プラグ層上に延在するように堆積されたＴｉ（チタン）膜と、前記Ｔｉ膜上に堆積されたＡｌ（アルミニウム）乃至Ｃｕ（銅）を含む配線層と、前記層間絶縁膜と前記Ｔｉ膜との間に形成され、水素を透過しない下敷膜とを備えることを特徴とする半導体装置に関する。第１の技術では、Ｔｉ膜に代えてＨ_２（水素）を透過しない下敷膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することが可能となる。

第２の技術は、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することを目的とする。第２の技術は、前記第１の技術に関して、前記下敷膜は、ＴｉＮ（チタンナイトライド）膜又はＳｉＮ（シリコンナイトライド）膜であることを特徴とする半導体装置に関する。第１の技術では、Ｔｉ膜に代えてＴｉＮ膜又はＳｉＮ膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することが可能となる。

第３の技術は、前記第１の技術に関して、前記下敷膜は、前記窓により貫通されたことを特徴とする半導体装置に関する。

第４の技術は、前記第１の技術に関して、前記下敷膜は、前記窓と前記プラグ層との間に形成されたことを特徴とする半導体装置に関する。

第５の技術は、前記第１の技術に関して、前記下敷膜は、前記プラグ層と前記Ｔｉ膜との間に形成されたことを特徴とする半導体装置に関する。

第６の技術は、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを更に抑制することを目的とする。第６の技術は、前記第１乃至５のいずれか１の技術に関して、前記Ｔｉ膜の側面を覆うＴｉＮ（チタンナイトライド）サイドウォールを更に備えることを特徴とする半導体装置に関する。第６の技術では、Ｔｉ膜の側面がＴｉＮサイドウォールで覆われるため、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを更に抑制することが可能となる。

第７の技術は、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを更に抑制することを目的とする。第７の技術は、前記第１乃至５のいずれか１の技術に関して、前記配線層は、多層配線構造における最上位配線層又は最下位配線層であることを特徴とする半導体装置に関する。第７の技術では、Ｔｉ膜の下面の面積が大きくなる最上位配線層に関して、Ｔｉ膜に代えてＨ_２（水素）を透過しない下敷膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを更に抑制することが可能となる。

第８の技術は、ドライエッチバックを利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することを目的とする。第８の技術は、層間絶縁膜を貫通する窓に埋め込まれてドライエッチバックにより平坦化されたプラグ層と、前記層間絶縁膜と前記プラグ層との内の略前記プラグ層上のみに堆積されたＡｌ（アルミニウム）乃至Ｃｕ（銅）を含む配線層とを備え、前記配線層は、多層配線構造における最下位配線層であることを特徴とする半導体装置に関する。第８の技術では、ドライエッチバックを利用して配線構造を形成する場合にネックとなる最下位配線層に関して、Ｔｉ膜の下面が層間絶縁膜に略表出されないようにすることができるため、ドライエッチバックを利用して配線構造が形成される半導体装置に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することが可能となる。

第９の技術は、前記第１又は８の技術に関して、ＣＭＯＳイメージセンサであることを特徴とする半導体装置に関する。

第１０の技術は、層間絶縁膜上に堆積されたＴａ（タンタル）膜又はＴａＮ（タンタルナイトライド）膜と、前記Ｔａ膜又は前記ＴａＮ膜上に堆積されたＣｕ（銅）を含む配線層とを備え、ＣＭＯＳイメージセンサであることを特徴とする半導体装置に関する。

第１１の技術は、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することを目的とする。第１１の技術は、層間絶縁膜を貫通する窓を形成する工程と、前記窓にプラグ層を埋め込む工程と、化学機械研磨により前記プラグ層を平坦化する工程と、前記層間絶縁膜上から前記プラグ層上に延在するようにＴｉ（チタン）膜を堆積させる工程と、前記Ｔｉ膜上にＡｌ（アルミニウム）乃至Ｃｕ（銅）を含む配線層を堆積させる工程と、前記層間絶縁膜と前記Ｔｉ膜との間に、水素を透過しない下敷膜を形成する工程とを備える特徴とする半導体装置の製造方法に関する。第１１の技術では、Ｔｉ膜に代えてＨ_２（水素）を透過しない下敷膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することが可能となる。

第１２の技術は、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することを目的とする。第１２の技術は、前記第１１の技術に関して、前記下敷膜は、ＴｉＮ（チタンナイトライド）膜又はＳｉＮ（シリコンナイトライド）膜であることを特徴とする半導体装置の製造方法に関する。第１２の技術では、Ｔｉ膜に代えてＴｉＮ膜又はＳｉＮ膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することが可能となる。

第１３の技術は、前記第１１の技術に関して、前記下敷膜は、前記窓により貫通されることを特徴とする半導体装置の製造方法に関する。

第１４の技術は、前記第１１の技術に関して、前記下敷膜は、前記窓と前記プラグ層との間に形成されることを特徴とする半導体装置の製造方法に関する。

第１５の技術は、前記第１１の技術に関して、前記下敷膜は、前記プラグ層と前記Ｔｉ膜との間に形成されることを特徴とする半導体装置の製造方法に関する。

第１６の技術は、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを更に抑制することを目的とする。第１６の技術は、前記第１１乃至１５のいずれか１の技術に関して、前記Ｔｉ膜の側面を覆うＴｉＮ（チタンナイトライド）サイドウォールを形成する工程を更に備えることを特徴とする半導体装置の製造方法に関する。第１６の技術では、Ｔｉ膜の側面がＴｉＮサイドウォールで覆われるため、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを更に抑制することが可能となる。

第１７の技術は、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを更に抑制することを目的とする。第１７の技術は、前記第１１乃至１５のいずれか１の技術に関して、前記配線層は、多層配線構造における最上位配線層又は最下位配線層であることを特徴とする半導体装置の製造方法に関する。第１７の技術では、Ｔｉ膜の下面の面積が大きくなる最上位配線層に関して、Ｔｉ膜に代えてＨ_２（水素）を透過しない下敷膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを更に抑制することが可能となる。

第１８の技術は、ドライエッチバックを利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することを目的とする。第１８の技術は、層間絶縁膜を貫通する窓を形成する工程と、前記窓にプラグ層を埋め込む工程と、ドライエッチバックにより前記プラグ層を平坦化する工程と、前記層間絶縁膜と前記プラグ層との内の略前記プラグ層上のみにＡｌ（アルミニウム）乃至Ｃｕ（銅）を含む配線層を堆積させる工程とを備え、前記配線層は、多層配線構造における最下位配線層であることを特徴とする半導体装置の製造方法に関する。第１８の技術では、ドライエッチバックを利用して配線構造を形成する場合にネックとなる最下位配線層に関して、Ｔｉ膜の下面が層間絶縁膜に略表出されないようにすることができるため、ドライエッチバックを利用して配線構造を形成する半導体装置の製造方法に関して、Ｔｉ膜がＨ_２アニールに悪影響を与えることを抑制することが可能となる。

第１９の技術は、前記第１１又は１８の技術に関して、ＣＭＯＳイメージセンサの製造方法であることを特徴とする半導体装置の製造方法に関する。

第２０の技術は、層間絶縁膜上にＴａ（タンタル）膜又はＴａＮ（タンタルナイトライド）膜を堆積させる工程と、前記Ｔａ膜又はＴａＮ膜上にＣｕ（銅）を含む配線層を堆積させる工程とを備え、ＣＭＯＳイメージセンサの製造方法であることを特徴とする半導体装置の製造方法に関する。

は、ＣＭＯＳイメージセンサの単位ピクセルを表す模式平面図と回路構成図（１）である。は、ＣＭＯＳイメージセンサの単位ピクセルを表す模式平面図と回路構成図（２）である。は、ＣＭＯＳイメージセンサとその製造方法の従来例（ＣＭＰ）を表す要部断面図である。は、ＣＭＯＳイメージセンサとその製造方法の従来例（ドライエッチバック）を表す要部断面図である。は、ＣＭＯＳイメージセンサとその製造方法の第１実施例を表す要部断面図である。は、サイドウォールについて説明するための図である。は、アライメントマークについて説明するための図である。は、第１実施例に係るＣＭＯＳイメージセンサの上面図（１）である。は、第１実施例に係るＣＭＯＳイメージセンサの上面図（２）である。は、第１実施例に係るＣＭＯＳイメージセンサの上面図（３）である。は、第１実施例に係るＣＭＯＳイメージセンサの上面図（４）である。は、第１実施例に係るＣＭＯＳイメージセンサの側面図である。は、第１実施例に係るＣＭＯＳイメージセンサの側面図である。は、ＣＭＯＳイメージセンサとその製造方法の第２実施例を表す要部断面図である。は、ＣＭＯＳイメージセンサとその製造方法の第３実施例を表す要部断面図である。は、ＣＭＯＳイメージセンサとその製造方法の第４実施例を表す要部断面図である。は、第４実施例に係るＣＭＯＳイメージセンサの上面図（１）である。は、第４実施例に係るＣＭＯＳイメージセンサの上面図（２）である。は、第４実施例に係るＣＭＯＳイメージセンサの上面図（３）である。は、第４実施例に係るＣＭＯＳイメージセンサの上面図（４）である。は、第４実施例に係るＣＭＯＳイメージセンサの側面図である。は、ＣＭＯＳイメージセンサとその製造方法の第５変形例を表す要部断面図である。は、第５実施例に係るＣＭＯＳイメージセンサの側面図である。面図である。

（第１実施例）
図４は、ＣＭＯＳイメージセンサとその製造方法の第１実施例を表す要部断面図である。より詳細には、図４はＣＭＰ（化学機械研磨）を利用して多層配線構造を形成する実施例である。図４左は下から２層目以降の配線構造であり、図４右は下から１層目の配線構造であり、図４（ａ）、（ｂ）、（ｃ）の流れは配線構造を形成する工程の流れに相当する。

２層目以降に関しては、図４（ａ）左のように、ＣＶＤにより下層配線構造２０上にＳｉＯ_２層間絶縁膜３０を堆積させて、スパッタリングによりＳｉＯ_２層間絶縁膜３０上に直に下敷膜５５（膜厚は１５０ｎｍ前後）を堆積させて、ＳｉＯ_２層間絶縁膜３０と下敷膜５５とを貫通するビアホール（窓）２１を形成して、スパッタリングによりＳｉＯ_２層間絶縁膜３０上に下敷膜５５を介してＴｉＮ（チタンナイトライド）膜４５（膜厚は５０ｎｍ前後）を堆積させて、ＣＶＤによりビアホール２１にＷ（タングステン）プラグ層５０を埋め込んで、図４（ｂ）左のように、ＣＭＰによりＷプラグ層５０を平坦化する。下敷膜５５は、ビアホール２１により貫通されたことになる。

１層目に関しては、図４（ａ）右のように、ＣＶＤによりピクセル等が作り込まれたＳｉ基板１０上にＳｉＯ_２層間絶縁膜３０を堆積させて、スパッタリングによりＳｉＯ_２層間絶縁膜３０上に直に下敷膜５５（膜厚は１５０ｎｍ前後）を堆積させて、ＳｉＯ_２層間絶縁膜３０と下敷膜５５とを貫通するコンタクトホール（窓）１１を形成して、スパッタリングによりＳｉＯ_２層間絶縁膜３０上に下敷膜５５を介してＴｉ（チタン）膜４０（膜厚は２０ｎｍ前後）を堆積させてからＴｉＮ（チタンナイトライド）膜４５（膜厚は５０ｎｍ前後）を堆積させて、ＣＶＤによりコンタクトホール１１にＷ（タングステン）プラグ層５０を埋め込んで、図４（ｂ）右のように、ＣＭＰによりＷプラグ層５０を平坦化する。下敷膜５５は、コンタクトホール１１により貫通されたことになる。

２層目以降に関しても１層目に関しても、Ａｌ配線層７０の下敷きとなる膜である下敷膜５５は、Ｈ_２（水素）を透過しない膜、ここではＴｉＮ（チタンナイトライド）膜又はＳｉＮ（シリコンナイトライド）膜である。１５０ｎｍ前後の下敷膜５５（これに加えて２０ｎｍ前後のＴｉ膜４０や５０ｎｍ前後のＴｉＮ膜４５）を堆積させることで、下敷膜５５のＳｉＯ_２層間絶縁膜３０上に堆積された部分５６に関して、ＣＭＰにより５０ｎｍ前後の下敷膜５５を残存させつつＷプラグ層５０を平坦化することができる。膜厚減少分はオーバー研磨による。ちなみに、０．３〜０．４μｍのビアホール２１やコンタクトホール１１には４００ｎｍ前後のＷプラグ層５０を埋め込む必要があり、３０％前後のオーバー研磨により１００ｎｍ前後の下敷膜５５が除去される。よって、１５０ｎｍ前後の下敷膜５５を堆積させることで、下敷膜５５のＳｉＯ_２層間絶縁膜３０上に堆積された部分５６に関して、ＣＭＰにより５０ｎｍ前後の下敷膜５５を残存させつつＷプラグ層５０を平坦化することができる。

２層目以降に関しても１層目に関しても、引き続いて図４（ｃ）のように、スパッタリングによりＳｉＯ_２層間絶縁膜３０上からＷプラグ層５０上に延在するようにＴｉ（チタン）膜６０／ＴｉＮ（チタンナイトライド）膜６５／Ａｌ（アルミニウム）配線層７０／Ｔｉ（チタン）膜８０／ＴｉＮ（チタンナイトライド）膜８５（膜厚はこの順番に２０ｎｍ前後／５０ｎｍ前後／０．３〜１．０μｍ／５ｎｍ前後／１００ｎｍ前後）を下からこの順番に堆積させて、フォトエッチングにより配線をパターニングして、配線を覆うようにしてＣＶＤによりＳｉＯ_２層間絶縁膜３０上にＳｉＯ_２層間絶縁膜９０を堆積させる。Ａｌ配線層７０の材料としては、ここでは微量のＣｕ（銅）が添加されたＡｌ（アルミニウム）を使用する。

２層目以降に関しても１層目に関しても、図４（ｂ）のように、下敷膜５５のＳｉＯ_２層間絶縁膜３０上に堆積された部分５６が残存しているため、図４（ｃ）のように、ＳｉＯ_２層間絶縁膜３０とＴｉ膜６０との間に下敷膜５５を形成したことになる。このようにして、ＳｉＯ_２層間絶縁膜３０とＴｉ膜６０との間に下敷膜５５を形成して、Ｔｉ膜６０の下面を下敷膜５５で覆うことにより、Ｔｉ膜６０に代えてＴｉＮ膜又はＳｉＮ膜である下敷膜５５の下面がＳｉＯ_２層間絶縁膜３０に表出されて、Ｔｉ膜６０の下面がＳｉＯ_２層間絶縁膜３０に表出されないため、Ｔｉ膜６０がＨ_２アニールに悪影響を与えることが抑制される。さらには、ドライエッチバックではなくＣＭＰによりＷプラグ層５０を平坦化するため、Ｗプラグ層５０のリセス５１が回避される。

なお、２層目以降に関しても１層目に関しても、図５のように、スパッタリングによりＷプラグ層５０上にさらに上敷膜８６（膜厚は３０〜５０ｎｍ）を堆積させて、ＣＶＤとＲＩＥ（リアクティブ・イオン・エッチング）によりＡｌ配線層７０の側面にＴｉＮ（チタンナイトライド）サイドウォール８７を形成してから、ＳｉＯ_２層間絶縁膜９０を堆積させてもよい。Ａｌ配線層７０の上敷きとなる膜である上敷膜８６は、ＳｉＮ（シリコンナイトライド）膜又はＳｉＯＮ（シリコンナイトライドオキサイド）膜であり、ＲＩＥによりＴｉＮ膜８５が除去されるのを防止している。

このようにして、Ｔｉ膜６０の下面を下敷膜５５で覆うことに加えて、Ｔｉ膜６０の側面をＴｉＮサイドウォール８７で覆うことにより、Ｔｉ膜６０の下面がＳｉＯ_２層間絶縁膜３０に表出されないことに加えて、Ｔｉ膜６０の側面がＳｉＯ_２層間絶縁膜９０に表出されないため、Ｔｉ膜６０がＨ_２アニールに悪影響を与えることがさらに抑制される。さらには、Ｔｉ膜８０の側面をＴｉＮサイドウォール８７で覆うことにより、Ｔｉ膜８０がＨ_２アニールに悪影響を与えることが抑制される。さらには、Ａｌ配線層７０の側面をＴｉＮサイドウォール８７で覆うことにより、ＣＭＯＳイメージセンサにとって不都合な反射光ノイズ（図９の矢印を参照）が抑制される。

また、２層目以降に関しては、図６のように、下敷膜５５を堆積させる前に、スクライブの下層配線構造２０とビアホール２１のアライメントマークのみ開口するレジストパターンを形成して、エッチングによりスクライブのアライメントマークの下層配線構造２０を露出させるようにしてもよい。これにより、フォトリソグラフィにおける下層配線構造２０とビアホール２１との位置合わせが容易になる。

以下、第１実施例に係るＣＭＯＳイメージセンサについて、上面図と側面図に基づいて説明する。

図７Ａ〜Ｄは、第１実施例に係るＣＭＯＳイメージセンサの上面図である。より詳細には、図７ＡはＳｉ基板１０の上面図であり、図７Ｂは１層目（最下位配線層）の配線構造の上面図であり、図７Ｃは２層目の配線構造の上面図であり、図７Ｄは３層目（最上位配線層）の配線構造の上面図である。

図７Ｂと図７Ｃと図７Ｄにはそれぞれ、Ａｌ配線層７０とＳｉＯ_２層間絶縁膜９０とが図示されている。なお、これらを互いに区別するために、１層目に係るＡｌ配線層７０とＳｉＯ_２層間絶縁膜９０には「添字Ａ」を、２層目に係るＡｌ配線層７０とＳｉＯ_２層間絶縁膜９０には「添字Ｂ」を、３層目に係るＡｌ配線層７０とＳｉＯ_２層間絶縁膜９０には「添字Ｃ」を添付した。

図７Ａには、図１Ａ、Ｂにて図示したようなＰＤ１２０や、ＳＦ−ＴＲ１３０や、ＳＣＴ−ＴＲ１４０や、ＲＳＴ−ＴＲ１５０や、ＴＦ−ＴＲ１６０が図示されている。図７Ａには、図１Ａ、Ｂにて図示したようなセレクト線１４５やトランスファー線１６５が、図７Ｂには、図１Ａ、Ｂにて図示したようなリセット線１５５（Ａｌ配線層７０Ａの一部）が、図７Ｃには、図１Ａ、Ｂにて図示したようなリセット電圧線１２５や信号電圧読出線１３５（Ａｌ配線層７０Ｂの一部）が図示されている。これらのことから理解されるように、このＣＭＯＳイメージセンサは４トランジスタ型である。図７Ａにはさらに、フローティングディフュージョン（ＦＤ）であるＷプラグ層５０_ＦＤや、リセット電圧線用１２５のＷプラグ層５０_１２５や、信号電圧読出線用１３５のＷプラグ層５０_１３５が図示されている。

図８と図９は、第１実施例に係るＣＭＯＳイメージセンサの側面図である。より詳細には、図８は図７ＡのＸ１Ｘ２断面図であり、図９は図７ＡのＹ１Ｙ２断面図である。１層目と２層目と３層目の配線構造は、いずれも第１実施例として図４にて説明したような配線構造であるとする。

ところで、最上位配線層（３層目）の配線構造に関して考察するに、最上位配線層のＡｌ配線層７０の面積は他層のＡｌ配線層７０の面積と比べて大きくなることが多い。実際、図７Ａ〜Ｄ乃至９にはそのように図示されている。そのため、最上位配線層のＴｉ膜６０の下面の面積は他層のＴｉ膜６０の下面の面積と比べて大きくなることが多い。したがって、最上位配線層のＴｉ膜６０は他層のＴｉ膜６０と比べてＨ_２アニールにより悪影響を与えることが多い。そのため、特に最上位配線層に関して、第１実施例として図４にて説明したような配線構造を採用する利点は大きいと言える。

さらには、ＣＭＯＳイメージセンサにとって不都合な反射光ノイズの観点からすると、Ａｌ配線層７０を遮光層として使用するためにＡｌ配線層７０の面積が大きくなることが多い最上位配線層（３層目）や、フローティングディフュージョンであるＷプラグ層５０_ＦＤに近接する最下位配線層（１層目）に関して、第１実施例として図４にて説明したような配線構造を採用する利点は大きいと言える。最下位配線層（１層目）に関しては特に、フローティングディフュージョン内に信号電荷を一定時間（数ｍｓ以上）保持する動作を行う場合に、利点が大きい。なお、図８と図９には、反射光の様子が矢印で図示されている。

（第２実施例）
図１０は、ＣＭＯＳイメージセンサとその製造方法の第２実施例を表す要部断面図である。より詳細には、図１０はＣＭＰ（化学機械研磨）を利用して多層配線構造を形成する実施例である。図１０は下から２層目以降の配線構造であり、図１０（ａ）、（ｂ）、（ｃ）の流れは配線構造を形成する工程の流れに相当する。

第２実施例は第１実施例の変形例であり、第１実施例との共通点については上記（第１実施例の欄）の通りであり、第１実施例との相違点については下記（第２実施例の欄）の通りである。

２層目以降に関しては、図４（ａ）左のように、ＳｉＯ_２層間絶縁膜３０を堆積させて、下敷膜５５を堆積させて、ビアホール２１を形成して、ＴｉＮ膜４５を堆積させて、Ｗプラグ層５０を埋め込んで、図４（ｂ）左のように、Ｗプラグ層５０を平坦化する代わりに、図１０（ａ）のように、ＣＶＤにより下層配線構造２０上にＳｉＯ_２層間絶縁膜３０を堆積させて、ＳｉＯ_２層間絶縁膜３０を貫通するビアホール（窓）２１を形成して、スパッタリングによりＳｉＯ_２層間絶縁膜３０上に直に下敷膜を兼ねるＴｉＮ（チタンナイトライド）膜４５（膜厚は２００ｎｍ前後）を堆積させて、ＣＶＤによりビアホール２１に下敷膜を兼ねるＴｉＮ膜４５を介してＷ（タングステン）プラグ層５０を埋め込んで、図１０（ｂ）のように、ＣＭＰによりＷプラグ層５０を平坦化する。下敷膜を兼ねるＴｉＮ膜４５は、ビアホール２１とＷプラグ層５０との間に形成されたことになる。

２層目以降に関しては、２００ｎｍ前後のＴｉＮ膜４５（下敷膜）を堆積させることで、ＴｉＮ膜４５（下敷膜）のＳｉＯ_２層間絶縁膜３０上に堆積された部分４６に関して、ＣＭＰにより５０ｎｍ前後のＴｉＮ膜４５（下敷膜）を残存させつつＷプラグ層５０を平坦化することができる。第１実施例と同様である。

（第３実施例）
図１１は、ＣＭＯＳイメージセンサとその製造方法の第３実施例を表す要部断面図である。より詳細には、図１１はＣＭＰ（化学機械研磨）を利用して多層配線構造を形成する実施例である。図１１左は下から２層目以降の配線構造であり、図１０右は下から１層目の配線構造であり、図１１（ａ）、（ｂ）、（ｃ）の流れは配線構造を形成する工程の流れに相当する。

第３実施例は第１実施例の変形例であり、第１実施例との共通点については上記（第１実施例の欄）の通りであり、第１実施例との相違点については下記（第３実施例の欄）の通りである。

２層目以降に関しては、図４（ａ）左のように、ＳｉＯ_２層間絶縁膜３０を堆積させて、下敷膜５５を堆積させて、ビアホール２１を形成して、ＴｉＮ膜４５を堆積させて、Ｗプラグ層５０を埋め込んで、図４（ｂ）左のように、Ｗプラグ層５０を平坦化する代わりに、図１１（ａ）左のように、ＣＶＤにより下層配線構造２０上にＳｉＯ_２層間絶縁膜３０を堆積させて、ＳｉＯ_２層間絶縁膜３０を貫通するビアホール（窓）２１を形成して、スパッタリングによりＳｉＯ_２層間絶縁膜３０上にＴｉＮ（チタンナイトライド）膜４５（膜厚は５０ｎｍ前後）を堆積させて、ＣＶＤによりビアホール２１にＷ（タングステン）プラグ層５０を埋め込んで、図１１（ｂ）左のように、ＣＭＰによりＷプラグ層５０を平坦化する。

１層目に関しては、図４（ａ）右のように、ＳｉＯ_２層間絶縁膜３０を堆積させて、下敷膜５５を堆積させて、コンタクトホール１１を形成して、Ｔｉ膜４０を堆積させてからＴｉＮ膜４５を堆積させて、Ｗプラグ層５０を埋め込んで、図４（ｂ）右のように、Ｗプラグ層５０を平坦化する代わりに、図１１（ａ）右のように、ＣＶＤによりピクセル等が作り込まれたＳｉ基板１０上にＳｉＯ_２層間絶縁膜３０を堆積させて、ＳｉＯ_２層間絶縁膜３０を貫通するコンタクトホール（窓）１１を形成して、スパッタリングによりＳｉＯ_２層間絶縁膜３０上にＴｉ（チタン）膜４０（膜厚は２０ｎｍ前後）を堆積させてからＴｉＮ（チタンナイトライド）膜４５（膜厚は５０ｎｍ前後）を堆積させて、ＣＶＤによりコンタクトホール１１にＷ（タングステン）プラグ層５０を埋め込んで、図１１（ｂ）右のように、ＣＭＰによりＷプラグ層５０を平坦化する。

２層目以降に関しても１層目に関しても、引き続いて図１１（ｃ）のように、スパッタリングによりＳｉＯ_２層間絶縁膜３０上からＷプラグ層５０上に延在するように直に下敷膜５５（膜厚は５０ｎｍ前後）を堆積させて、以下図４（ｃ）と同様にして、ＳｉＯ_２層間絶縁膜３０上からＷプラグ層５０上に延在するように下敷膜５５を介してＴｉ（チタン）膜６０／ＴｉＮ（チタンナイトライド）膜６５／Ａｌ（アルミニウム）配線層７０／Ｔｉ（チタン）膜８０／ＴｉＮ（チタンナイトライド）膜８５を下からこの順番に堆積させて、ＳｉＯ_２層間絶縁膜９０を堆積させる。下敷膜５５は、Ｗプラグ層５０とＴｉ膜６０との間に形成されたことになる。

２層目以降に関しても１層目に関しても、Ａｌ配線層７０の下敷きとなる膜である下敷膜５５は、Ｈ_２（水素）を透過しない膜、ここではＴｉＮ（チタンナイトライド）膜である。２層目以降に関しても１層目に関しても、図１１（ｃ）のように、ＳｉＯ_２層間絶縁膜３０とＴｉ膜６０との間に下敷膜５５を形成したことになる。第１実施例と同様である。

（第４実施例）
図１２は、ＣＭＯＳイメージセンサとその製造方法の第４実施例を表す要部断面図である。より詳細には、図１２はドライエッチバックを利用して多層配線構造を形成する実施例である。図１２左は下から２層目以降の配線構造であり、図１２右は下から１層目の配線構造であり、図１２（ａ）、（ｂ）、（ｃ）の流れは配線構造を形成する工程の流れに相当する。

２層目以降に関しては、図１２（ａ）左のように、ＣＶＤにより下層配線構造２０上にＳｉＯ_２層間絶縁膜３０を堆積させて、ＳｉＯ_２層間絶縁膜３０を貫通するビアホール（窓）２１を形成して、スパッタリングによりＳｉＯ_２層間絶縁膜３０上にＴｉＮ（チタンナイトライド）膜４５（膜厚は５０ｎｍ前後）を堆積させて、ＣＶＤによりビアホール２１にＷ（タングステン）プラグ層５０を埋め込んで、図１２（ｂ）左のように、ドライエッチバックによりＷプラグ層５０を平坦化する。

１層目に関しては、図１２（ａ）右のように、ＣＶＤによりピクセル等が作り込まれたＳｉ基板１０上にＳｉＯ_２層間絶縁膜３０を堆積させて、ＳｉＯ_２層間絶縁膜３０を貫通するコンタクトホール（窓）１１を形成して、スパッタリングによりＳｉＯ_２層間絶縁膜３０上にＴｉ（チタン）膜４０（膜厚は２０ｎｍ前後）を堆積させてからＴｉＮ（チタンナイトライド）膜４５（膜厚は５０ｎｍ前後）を堆積させて、ＣＶＤによりコンタクトホール１１にＷ（タングステン）プラグ層５０を埋め込んで、図１２（ｂ）右のように、ドライエッチバックによりＷプラグ層５０を平坦化する。

２層目以降に関しても１層目に関しても、引き続いて図１２（ｃ）のように、スパッタリングによりＳｉＯ_２層間絶縁膜３０上からＷプラグ層５０上に延在するようにＴｉ（チタン）膜６０／ＴｉＮ（チタンナイトライド）膜６５／Ａｌ（アルミニウム）配線層７０／Ｔｉ（チタン）膜８０／ＴｉＮ（チタンナイトライド）膜８５（膜厚はこの順番に２０ｎｍ前後／５０ｎｍ前後／０．３〜１．０μｍ／５ｎｍ前後／１００ｎｍ前後）を下からこの順番に堆積させて、フォトエッチングにより配線をパターニングして、配線を覆うようにしてＣＶＤによりＳｉＯ_２層間絶縁膜３０上にＳｉＯ_２層間絶縁膜９０を堆積させる。Ａｌ配線層７０の材料としては、ここでは微量のＣｕ（銅）が添加されたＡｌ（アルミニウム）を使用する。

１層目に関しては、図１２（ｂ）右のように、Ｔｉ膜４０の下面がＳｉＯ_２層間絶縁膜３０に表出されることになる。しかし、図１２（ｃ）右のように、Ａｌ配線層７０がＳｉＯ_２層間絶縁膜３０とＷプラグ層５０との内の略Ｗプラグ層５０上のみに堆積されるようにすることで、Ｔｉ膜４０の下面がＳｉＯ_２層間絶縁膜４０に略表出されないようにすることができる。そのため、Ｔｉ膜４０がＨ_２アニールに悪影響を与えることが抑制される。

以下、第４実施例に係るＣＭＯＳイメージセンサについて、上面図と側面図に基づいて説明する。

図１３Ａ〜Ｄは、第４実施例に係るＣＭＯＳイメージセンサの上面図である。図１３Ａ〜Ｄは図７Ａ〜Ｄに相当するものであり、図１３ＡはＳｉ基板１０の上面図であり、図１３Ｂは１層目（最下位配線層）の配線構造の上面図であり、図１３Ｃは２層目の配線構造の上面図であり、図１３Ｄは３層目（最上位配線層）の配線構造の上面図である。ただし、図７Ａ〜ＤのＣＭＯＳイメージセンサは４トランジスタ型であるのに対して、図１３Ａ〜ＤのＣＭＯＳイメージセンサは３トランジスタ型である。

図１４は、第４実施例に係るＣＭＯＳイメージセンサの側面図である。図１４は図８や図９に相当するものであり、図１３ＡのＺ１Ｚ２断面図である。１層目と２層目と３層目の配線構造は、いずれも第４実施例として図１２にて説明したような配線構造であるとする。

ところで、ここでは最下位配線層（１層目）については配線としての引き回しは行わない。これにより、最下位配線層のＡｌ配線層の面積を小さくすることができる。すなわち、図１２（ｃ）右のように、Ａｌ配線層７０をＳｉＯ_２層間絶縁膜３０とＷプラグ層５０との内の略Ｗプラグ層５０上のみに堆積させることが現実的に可能となる。この場合、より多層の配線層が必要となってＣＭＯＳイメージセンサのサイズが大型化しかねないため、４トランジスタ型と比べて３トランジスタ型に適していると言える。

（第５実施例）
図１５は、ＣＭＯＳイメージセンサとその製造方法の第５実施例を表す要部断面図である。より詳細には、図１５はＣＭＰ（化学機械研磨）を利用して多層配線構造を形成する実施例である。図１５左は下から２層目以降の配線構造であり、図１５右は下から１層目の配線構造であり、図１５（ａ）、（ｂ）の流れは配線構造を形成する工程の流れ（ダマシン法）に相当する。

２層目以降に関しては、図１５（ａ）左のように、下層配線構造２０上にＳｉＯ_２層間絶縁膜３０とＳｉＯ_２層間絶縁膜９０とを堆積させて、ＳｉＯ_２層間絶縁膜９０を貫通する配線溝２７１とＳｉＯ_２層間絶縁膜３０を貫通するビアホール（窓）２１とを形成して、ＳｉＯ_２層間絶縁膜３０及びＳｉＯ_２層間絶縁膜９０上にＴａ（タンタル）膜２６０を堆積させて、配線溝２７１とビアホール２１とにＴａ膜２６０を介してＣｕ（銅）配線層２７０を埋め込んで、図１５（ｂ）左のように、ＣＭＰによりＣｕ配線層２７０を平坦化する。なお、Ｔａ膜２６０をＴａＮ（タンタルナイトライド）膜に置き換えてもよい。

１層目に関しては、図１５（ａ）右のように、ピクセル等が作り込まれたＳｉ基板１０上にＳｉＯ_２層間絶縁膜３０を堆積させて、ＳｉＯ_２層間絶縁膜３０を貫通するコンタクトホール（窓）１１を形成して、ＳｉＯ_２層間絶縁膜３０上にＴｉ（チタン）膜４０を堆積させてからＴｉＮ（チタンナイトライド）膜４５を堆積させて、コンタクトホール１１にＷ（タングステン）プラグ層５０を埋め込んで、ＣＭＰによりＷプラグ層５０を平坦化した後、ＳｉＯ_２層間絶縁膜３０上にＳｉＯ_２層間絶縁膜９０を堆積させて、ＳｉＯ_２層間絶縁膜９０を貫通する配線溝２７１を形成して、ＳｉＯ_２層間絶縁膜３０及びＳｉＯ_２層間絶縁膜９０上にＴａ膜（タンタル）２６０を堆積させて、配線溝２７１にＣｕ（銅）配線層２７０を埋め込んで、図１５（ｂ）右のように、ＣＭＰによりＣｕ配線層２７０を平坦化する。なお、Ｔａ膜２６０をＴａＮ（タンタルナイトライド）膜に置き換えてもよい。

２層目以降に関しても１層目に関しても、図１５（ｂ）のように、ＳｉＯ_２層間絶縁膜３０上にＴａ膜２６０が堆積されて、Ｔａ膜２６０上にＣｕ配線層２７０が堆積される。これにより、Ｔａ膜２６０の下面がＳｉＯ_２層間絶縁膜３０に表出されることになる。このように、Ｃｕ配線層は、Ｔｉ膜上の代わりにＴａ膜上に堆積されるのだが、Ｔｉ膜と比べてＴａ膜はＨ_２吸蔵効果が小さい。そのため、Ｔｉ膜の下面がＳｉＯ_２層間絶縁膜に表出される場合と比べて、Ｔａ膜の下面がＳｉＯ_２層間絶縁膜に表出される場合はＨ_２アニールに与える悪影響が小さい。したがって、ＣＭＯＳイメージセンサに適していると言える。これはＴａＮ膜でも同様である。

なお、図１６は、第５実施例に係るＣＭＯＳイメージセンサの側面図である。ただし、１層目と２層目の配線構造は第５実施例として図１５にて説明したような配線構造であるが、３層目の配線構造は第１実施例として図４にて説明したような配線構造である。このようにして、第１実施例から第５実施例までの２以上の配線構造を併用してもよい。

本発明は、具体的に開示された実施例に限定されるものではなく、クレームされた本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。一例を挙げると、実施例では、３トランジスタ型及び４トランジスタ型のＣＭＯＳイメージセンサについて説明したが、本発明は、５トランジスタ型のＣＭＯＳイメージセンサについても適用することができる。なお、５トランジスタ型のＣＭＯＳイメージセンサの単位ピクセルは、フォトダイオードと、ソースフォロワトランジスタと、セレクトトランジスタと、リセットトランジスタと、トランスファートランジスタとに加えて、余剰電荷を除去するために使用されるオーバーフロードレイントランジスタを備える。

Claims

フォトダイオードが形成された半導体基板上に配線構造を形成する工程と、前記配線構造が形成された半導体基板に対してＨ_２アニールを行う工程と、を含むＣＭＯＳイメージセンサの製造方法であって、
前記配線構造を形成する工程は、
層間絶縁膜上にチタンナイトライド又はシリコンナイトライドの下敷層を形成する工程と、
前記下敷層及び前記層間絶縁膜を貫通するビアホールを形成する工程と、
前記ビアホールの内部を埋め込むプラグ層を形成する工程と、
化学機械研磨により前記プラグ層の上部を平坦化する工程と、
次いで、前記下敷層上及び前記プラグ層上に、前記下敷層上から前記プラグ層上に延在するチタン膜を堆積させる工程と、
次いで、前記チタン膜上に配線層を堆積させる工程と、
を備えることを特徴とするＣＭＯＳイメージセンサの製造方法。
前記Ｈ_２アニールを行う工程の前に、前記チタン膜の側面を覆うチタンナイトライドのサイドウォールを形成する工程を更に備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
前記チタン膜を堆積させる工程の後、かつ、前記配線層を堆積させる工程の前に、チタンナイトライド膜を前記チタン膜上に堆積させる工程を更に備えることを特徴とする請求項１または２に記載のＣＭＯＳイメージセンサの製造方法。
前記配線層の材料は、アルミニウムまたは銅であることを特徴とする請求項１から３のいずれか一項に記載のＣＭＯＳイメージセンサの製造方法。
半導体基板内に形成されたフォトダイオードと、
前記フォトダイオード上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたチタンナイトライド又はシリコンナイトライドの下敷層と、
前記下敷層及び前記層間絶縁膜を貫通するビアホールに形成されたプラグ層と、
前記下敷層上及び前記プラグ層上に、前記下敷層から前記プラグ層上に延在するように堆積されたチタン膜と、
前記チタン膜上に堆積された配線層と、
を備えることを特徴とするＣＭＯＳイメージセンサ。
前記チタン膜の側面を覆うチタンナイトライドのサイドウォールを更に備えることを特徴とする請求項５に記載のＣＭＯＳイメージセンサ。