JP2809193B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2809193B2 JP2809193B2 JP8111393A JP11139396A JP2809193B2 JP 2809193 B2 JP2809193 B2 JP 2809193B2 JP 8111393 A JP8111393 A JP 8111393A JP 11139396 A JP11139396 A JP 11139396A JP 2809193 B2 JP2809193 B2 JP 2809193B2
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- Japan
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、タングステン埋設スルーホールによって相互
に接続された、Ａｌを主体とする上・下層配線を有する
半導体装置に関するものである。
し、特に、タングステン埋設スルーホールによって相互
に接続された、Ａｌを主体とする上・下層配線を有する
半導体装置に関するものである。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴い、スル
ーホールの微細化も進み、スルーホールの深さを直径で
割ったアスペクト比が次第に大きくなってきている。ア
スペクト比が増大したスルーホールでは、従来からのス
パッタ法によるＡｌではステップカバレッジがよくなく
これを埋め込むことができないため、代わってステップ
カバレッジのよい化学気相成長法によるタングステン
（Ｗ）でスルーホールを埋め込むタングステン埋設スル
ーホールが採用されるようになってきている。
ーホールの微細化も進み、スルーホールの深さを直径で
割ったアスペクト比が次第に大きくなってきている。ア
スペクト比が増大したスルーホールでは、従来からのス
パッタ法によるＡｌではステップカバレッジがよくなく
これを埋め込むことができないため、代わってステップ
カバレッジのよい化学気相成長法によるタングステン
（Ｗ）でスルーホールを埋め込むタングステン埋設スル
ーホールが採用されるようになってきている。
【０００３】図３（ａ）〜（ｃ）は、タングステン埋設
スルーホールを有する従来の半導体装置の製造過程を示
す工程順断面図である。まず、図３（ａ）に示すよう
に、第１層間絶縁膜１上に、チタン膜２ａ、窒化チタン
膜３ａ、アルミニウム−シリコン−銅からなるＡｌ合金
層４ａ、窒化チタン膜３ｂを順次堆積した後、フォトリ
ソグラフィ技術およびエッチング技術を用いてこの積層
金属膜をパターニングして下層アルミ配線７を形成す
る。
スルーホールを有する従来の半導体装置の製造過程を示
す工程順断面図である。まず、図３（ａ）に示すよう
に、第１層間絶縁膜１上に、チタン膜２ａ、窒化チタン
膜３ａ、アルミニウム−シリコン−銅からなるＡｌ合金
層４ａ、窒化チタン膜３ｂを順次堆積した後、フォトリ
ソグラフィ技術およびエッチング技術を用いてこの積層
金属膜をパターニングして下層アルミ配線７を形成す
る。
【０００４】次に、図３（ｂ）に示すように、第２層間
絶縁膜５をＣＶＤ法により堆積し、化学機械研磨（Chem
ical Mechanical Polishing ; ＣＭＰ）法により表面を
平坦化する。次に、図３（ｃ）に示すように、フォトリ
ソグラフィ技術およびエッチング技術を適用して、第２
層間絶縁膜５および窒化チタン膜３ｂを選択的に除去し
て所望の位置にスルーホールを開孔する。次いで、チタ
ン膜２ｂ、窒化チタン膜３ｃ、タングステン膜６を堆積
した後、エッチバックを行いスルーホール部分にのみタ
ングステン膜６を残す。その後、アルミニウム−シリコ
ン−銅からなるＡｌ合金層４ｂ、窒化チタン膜３ｄを堆
積し、この多層金属膜をパターニングして上層アルミ配
線８を形成する。
絶縁膜５をＣＶＤ法により堆積し、化学機械研磨（Chem
ical Mechanical Polishing ; ＣＭＰ）法により表面を
平坦化する。次に、図３（ｃ）に示すように、フォトリ
ソグラフィ技術およびエッチング技術を適用して、第２
層間絶縁膜５および窒化チタン膜３ｂを選択的に除去し
て所望の位置にスルーホールを開孔する。次いで、チタ
ン膜２ｂ、窒化チタン膜３ｃ、タングステン膜６を堆積
した後、エッチバックを行いスルーホール部分にのみタ
ングステン膜６を残す。その後、アルミニウム−シリコ
ン−銅からなるＡｌ合金層４ｂ、窒化チタン膜３ｄを堆
積し、この多層金属膜をパターニングして上層アルミ配
線８を形成する。
【０００５】
【発明が解決しようとする課題】上述した従来の配線構
造では、タングステン埋設スルーホールを形成するため
のチタン、窒化チタン、タングステンの堆積時の熱、ス
トレスによりアルミニウムのマイグレーションが起こり
下層アルミ配線よりＡｌが析出して、図３（ｃ）に示す
ように、凸状のアルミウイスカー１１が発生する。
造では、タングステン埋設スルーホールを形成するため
のチタン、窒化チタン、タングステンの堆積時の熱、ス
トレスによりアルミニウムのマイグレーションが起こり
下層アルミ配線よりＡｌが析出して、図３（ｃ）に示す
ように、凸状のアルミウイスカー１１が発生する。
【０００６】アルミウイスカーが発生すると、上層のＡ
ｌ合金層に突起部が発生しその結果フォトリソグラフィ
の精度の低下して配線ショートを発生させることにな
る。また、マイグレーションにより下層アルミ配線に断
線、高抵抗化部が発生し製造歩留りおよび信頼性の低下
が問題になる。したがって、本発明の解決すべき課題
は、下層アルミ配線におけるストレスマイグレーショ
ン、アルミウイスカーの発生を抑制して、製造歩留りお
よび信頼性の向上を図ることである。
ｌ合金層に突起部が発生しその結果フォトリソグラフィ
の精度の低下して配線ショートを発生させることにな
る。また、マイグレーションにより下層アルミ配線に断
線、高抵抗化部が発生し製造歩留りおよび信頼性の低下
が問題になる。したがって、本発明の解決すべき課題
は、下層アルミ配線におけるストレスマイグレーショ
ン、アルミウイスカーの発生を抑制して、製造歩留りお
よび信頼性の向上を図ることである。
【０００７】
【課題を解決するための手段】上記の課題は、スルーホ
ール下の下層アルミ配線内に、バリアメタル層を埋め込
むことによって解決することができる。アルミウイスカ
ーの発生件数は配線を形成するためのＡｌ層の膜厚が厚
くなるほど多くなることが経験的に分かっている。上記
のようにスルーホール下の下層アルミ配線内にバリアメ
タル層を配置した場合には、その部分での実効的な配線
層の膜厚が薄くなりその結果アルミウイスカーの発生は
抑制される。
ール下の下層アルミ配線内に、バリアメタル層を埋め込
むことによって解決することができる。アルミウイスカ
ーの発生件数は配線を形成するためのＡｌ層の膜厚が厚
くなるほど多くなることが経験的に分かっている。上記
のようにスルーホール下の下層アルミ配線内にバリアメ
タル層を配置した場合には、その部分での実効的な配線
層の膜厚が薄くなりその結果アルミウイスカーの発生は
抑制される。
【０００８】
【発明の実施の形態】本願発明の配線構造は次のように
して形成される。 下層アルミ配線の下層部を形成する。 下層アルミ配線の下層部上に単層あるいは多層のバ
リアメタル層を堆積し、スルーホール下のみに残るよう
にパターニングする。 下層アルミ配線の上層部を形成する。 層間絶縁膜を堆積し、下層アルミ配線の表面を露出
させるスルーホールを開孔する。 スルーホール埋設金属を堆積し、エッチバックして
スルーホール内を金属で埋め込む。 上層アルミ配線を形成する。
して形成される。 下層アルミ配線の下層部を形成する。 下層アルミ配線の下層部上に単層あるいは多層のバ
リアメタル層を堆積し、スルーホール下のみに残るよう
にパターニングする。 下層アルミ配線の上層部を形成する。 層間絶縁膜を堆積し、下層アルミ配線の表面を露出
させるスルーホールを開孔する。 スルーホール埋設金属を堆積し、エッチバックして
スルーホール内を金属で埋め込む。 上層アルミ配線を形成する。
【０００９】バリアメタル層を形成する材料としては、
チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、窒化チタン（ＴｉＮ）、珪化チタン（ＴｉＳ
ｉ）、珪化タングステン（ＷＳｉ）、珪化モリブデン
（ＭｏＳｉ）、チタンタングステン（ＴｉＷ）等からな
る単層若しくは多層のバリア層が用いられる。バリアメ
タル層をスルーホール下のみに選択的に設ける場合に
は、スルーホール下を完全に覆うために、そしてアルミ
ウイスカーの発生をより抑制できるようにするために、
スルーホールの直径の少なくとも１．５倍の直径の円形
（角型のスルーホールの場合には一辺の長さをスルーホ
ールの一辺の長さの少なくとも１．５倍の角型）の大き
さとすることが望ましい。また、バリアメタル層の配置
位置（深さ）は、より確実にアルミウイスカーの発生を
抑制するために、下層アルミ配線の膜厚の１／２以下の
深さに位置させることが望ましい。但し、この深さが浅
すぎる場合には配線抵抗の増大を招くため、配線膜厚の
１／１０より深い位置に配置することが望ましい。
チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、窒化チタン（ＴｉＮ）、珪化チタン（ＴｉＳ
ｉ）、珪化タングステン（ＷＳｉ）、珪化モリブデン
（ＭｏＳｉ）、チタンタングステン（ＴｉＷ）等からな
る単層若しくは多層のバリア層が用いられる。バリアメ
タル層をスルーホール下のみに選択的に設ける場合に
は、スルーホール下を完全に覆うために、そしてアルミ
ウイスカーの発生をより抑制できるようにするために、
スルーホールの直径の少なくとも１．５倍の直径の円形
（角型のスルーホールの場合には一辺の長さをスルーホ
ールの一辺の長さの少なくとも１．５倍の角型）の大き
さとすることが望ましい。また、バリアメタル層の配置
位置（深さ）は、より確実にアルミウイスカーの発生を
抑制するために、下層アルミ配線の膜厚の１／２以下の
深さに位置させることが望ましい。但し、この深さが浅
すぎる場合には配線抵抗の増大を招くため、配線膜厚の
１／１０より深い位置に配置することが望ましい。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１（ａ）〜（ｃ）は、本発明の参
考例の主要製造工程を順に示した工程断面図である。ま
ず、半導体基板（図示なし）上に形成された第１層間絶
縁膜１上に、スパッタ法によりチタン膜２ａを０．０５
μｍの膜厚に、窒化チタン膜３ａを０．１μｍの膜厚
に、アルミニウム−シリコン−銅からなるＡｌ合金層４
ａ′を０．２５μｍの膜厚に順次堆積し、その上に、バ
リアメタル層１０として、スパッタ法により、窒化チタ
ン膜３ｅを０．０５μｍの厚さに、チタン膜２ｃを０．
０５μｍの厚さに、窒化チタン膜３ｆを０．０５μｍの
厚さに順に堆積する。続いて、Ａｌ合金層４ａ″を０．
２５μｍの膜厚に、窒化チタン膜３ｂを０．０５μｍの
膜厚に順次堆積する。
て詳細に説明する。図１（ａ）〜（ｃ）は、本発明の参
考例の主要製造工程を順に示した工程断面図である。ま
ず、半導体基板（図示なし）上に形成された第１層間絶
縁膜１上に、スパッタ法によりチタン膜２ａを０．０５
μｍの膜厚に、窒化チタン膜３ａを０．１μｍの膜厚
に、アルミニウム−シリコン−銅からなるＡｌ合金層４
ａ′を０．２５μｍの膜厚に順次堆積し、その上に、バ
リアメタル層１０として、スパッタ法により、窒化チタ
ン膜３ｅを０．０５μｍの厚さに、チタン膜２ｃを０．
０５μｍの厚さに、窒化チタン膜３ｆを０．０５μｍの
厚さに順に堆積する。続いて、Ａｌ合金層４ａ″を０．
２５μｍの膜厚に、窒化チタン膜３ｂを０．０５μｍの
膜厚に順次堆積する。
【００１１】次に、フォトリソグラフィ法を用いて配線
パターン状にフォトレジスト膜（図示なし）を形成し、
これをマスクとしてドライエッチングにより積層金属膜
をパターニングして下層配線９を形成する〔図１
（ａ）〕。次に、熱ＣＶＤ法によりシリコン酸化膜を
１．５μｍの厚さに堆積し、ＣＭＰ法により研磨を行っ
て表面の平坦化された第２層間絶縁膜５を形成する〔図
１（ｂ）〕。
パターン状にフォトレジスト膜（図示なし）を形成し、
これをマスクとしてドライエッチングにより積層金属膜
をパターニングして下層配線９を形成する〔図１
（ａ）〕。次に、熱ＣＶＤ法によりシリコン酸化膜を
１．５μｍの厚さに堆積し、ＣＭＰ法により研磨を行っ
て表面の平坦化された第２層間絶縁膜５を形成する〔図
１（ｂ）〕。
【００１２】次に、フォトリソグラフィ法を用いてスル
ーホール形成領域に開口を有するフォトレジスト膜（図
示なし）を形成し、これをマスクとして第２層間絶縁膜
５、窒化チタン膜３ｂをエッチングしてＡｌ合金層４
ａ″の表面を露出させるスルーホールを開孔する。次
に、スパッタ法により、チタン膜２ｂを０．０５μｍの
厚さに、窒化チタン膜３ｃを０．１μｍの厚さに堆積
し、続いてＣＶＤ法により、タングステン膜６を０．３
μｍの膜厚に堆積する。そして、タングステン膜をエッ
チバックしてスルーホール内のみにタングステン膜６を
残す。さらに、スパッタ法により、Ａｌ合金層４ｂを
０．６μｍの厚さに、窒化チタン膜３ｄを０．０５μｍ
の厚さに堆積し、フォトリソグラフィ技術およびドライ
エッチング技術を用いて積層金属膜をパターニングして
上層アルミ配線８を形成する〔図１（ｃ）〕。
ーホール形成領域に開口を有するフォトレジスト膜（図
示なし）を形成し、これをマスクとして第２層間絶縁膜
５、窒化チタン膜３ｂをエッチングしてＡｌ合金層４
ａ″の表面を露出させるスルーホールを開孔する。次
に、スパッタ法により、チタン膜２ｂを０．０５μｍの
厚さに、窒化チタン膜３ｃを０．１μｍの厚さに堆積
し、続いてＣＶＤ法により、タングステン膜６を０．３
μｍの膜厚に堆積する。そして、タングステン膜をエッ
チバックしてスルーホール内のみにタングステン膜６を
残す。さらに、スパッタ法により、Ａｌ合金層４ｂを
０．６μｍの厚さに、窒化チタン膜３ｄを０．０５μｍ
の厚さに堆積し、フォトリソグラフィ技術およびドライ
エッチング技術を用いて積層金属膜をパターニングして
上層アルミ配線８を形成する〔図１（ｃ）〕。
【００１３】このようにして形成した半導体装置におい
ては、下層アルミ配線内にバリアメタル層１０が配置さ
れているため、スルーホール開口後のチタン、窒化チタ
ン、タングステン堆積時の熱、ストレスにより下層アル
ミ配線よりＡｌが析出することはなく、したがってマイ
グレーションによる断線や凸状のウイスカーによる配線
ショートが発生することはなく、製造歩留りの低下を防
止し信頼性の向上を図ることができる。
ては、下層アルミ配線内にバリアメタル層１０が配置さ
れているため、スルーホール開口後のチタン、窒化チタ
ン、タングステン堆積時の熱、ストレスにより下層アル
ミ配線よりＡｌが析出することはなく、したがってマイ
グレーションによる断線や凸状のウイスカーによる配線
ショートが発生することはなく、製造歩留りの低下を防
止し信頼性の向上を図ることができる。
【００１４】図２（ａ）〜（ｃ）は、本発明の一実施例
の主要製造工程を順に示した工程断面図である。まず、
半導体基板（図示なし）上に形成された第１層間絶縁膜
１上に、スパッタ法によりチタン膜２ａを０．０５μｍ
の膜厚に、窒化チタン膜３ａを膜厚０．１μｍに、Ａｌ
合金層４ａ′を０．３μｍの膜厚に順次堆積し、その上
に、バリアメタル層１０として、スパッタ法により、窒
化チタン膜３ｅを０．０５μｍの厚さに、チタン膜２ｃ
を０．０５μｍの厚さに、窒化チタン膜３ｆを０．０５
μｍの厚さに順に堆積する。次いで、フォトリソグラフ
ィ法とドライエッチング技術を用いてバリアメタル層１
０をスルーホール形成予定領域下のみに残るようにパタ
ーニングする〔図２（ａ）〕。
の主要製造工程を順に示した工程断面図である。まず、
半導体基板（図示なし）上に形成された第１層間絶縁膜
１上に、スパッタ法によりチタン膜２ａを０．０５μｍ
の膜厚に、窒化チタン膜３ａを膜厚０．１μｍに、Ａｌ
合金層４ａ′を０．３μｍの膜厚に順次堆積し、その上
に、バリアメタル層１０として、スパッタ法により、窒
化チタン膜３ｅを０．０５μｍの厚さに、チタン膜２ｃ
を０．０５μｍの厚さに、窒化チタン膜３ｆを０．０５
μｍの厚さに順に堆積する。次いで、フォトリソグラフ
ィ法とドライエッチング技術を用いてバリアメタル層１
０をスルーホール形成予定領域下のみに残るようにパタ
ーニングする〔図２（ａ）〕。
【００１５】続いて、Ａｌ合金層４ａ″を０．２μｍの
膜厚に、窒化チタン膜３ｂを０．０５μｍの膜厚に順次
堆積する。次に、フォトリソグラフィ法とドライエッチ
ングにより積層金属膜をパターニングして下層配線９を
形成する。次いで、熱ＣＶＤ法によりシリコン酸化膜を
１．５μｍの厚さに堆積し、ＣＭＰ法により研磨を行っ
て表面の平坦化された第２層間絶縁膜５を形成する〔図
２（ｂ）〕。
膜厚に、窒化チタン膜３ｂを０．０５μｍの膜厚に順次
堆積する。次に、フォトリソグラフィ法とドライエッチ
ングにより積層金属膜をパターニングして下層配線９を
形成する。次いで、熱ＣＶＤ法によりシリコン酸化膜を
１．５μｍの厚さに堆積し、ＣＭＰ法により研磨を行っ
て表面の平坦化された第２層間絶縁膜５を形成する〔図
２（ｂ）〕。
【００１６】次に、フォトリソグラフィ法を用いてスル
ーホール形成領域に開口を有するフォトレジスト膜（図
示なし）を形成し、これをマスクとして第２層間絶縁膜
５、窒化チタン膜３ｂをエッチングしてＡｌ合金層４
ａ″の表面を露出させるスルーホールを開孔する。次
に、スパッタ法により、チタン膜２ｂを０．０５μｍの
厚さに、窒化チタン膜３ｃを０．０５μｍの厚さに堆積
し、続いてＣＶＤ法により、タングステン膜６を０．３
μｍの膜厚に堆積する。そして、タングステン膜をエッ
チバックしてスルーホール内のみにタングステン膜６を
残す。さらに、スパッタ法により、Ａｌ合金層４ｂを
０．６μｍの厚さに、窒化チタン膜３ｄを０．０５μｍ
の厚さに堆積し、フォトリソグラフィ技術およびドライ
エッチング技術を用いて積層金属膜をパターニングして
上層アルミ配線８を形成する〔図２（ｃ）〕。
ーホール形成領域に開口を有するフォトレジスト膜（図
示なし）を形成し、これをマスクとして第２層間絶縁膜
５、窒化チタン膜３ｂをエッチングしてＡｌ合金層４
ａ″の表面を露出させるスルーホールを開孔する。次
に、スパッタ法により、チタン膜２ｂを０．０５μｍの
厚さに、窒化チタン膜３ｃを０．０５μｍの厚さに堆積
し、続いてＣＶＤ法により、タングステン膜６を０．３
μｍの膜厚に堆積する。そして、タングステン膜をエッ
チバックしてスルーホール内のみにタングステン膜６を
残す。さらに、スパッタ法により、Ａｌ合金層４ｂを
０．６μｍの厚さに、窒化チタン膜３ｄを０．０５μｍ
の厚さに堆積し、フォトリソグラフィ技術およびドライ
エッチング技術を用いて積層金属膜をパターニングして
上層アルミ配線８を形成する〔図２（ｃ）〕。
【００１７】このようにして形成した半導体装置におい
ては、スルーホール下の下層アルミ配線内にバリアメタ
ル層１０が配置されているため、第１の実施例と同様
に、マイグレーションによる断線や凸状のウイスカーに
よる配線ショートを防止することができる。さらに、本
実施例によれば、下層アルミ配線のパターニングを容易
に行うことでき、また配線抵抗を先の参考例の場合より
も低下させることができる。
ては、スルーホール下の下層アルミ配線内にバリアメタ
ル層１０が配置されているため、第１の実施例と同様
に、マイグレーションによる断線や凸状のウイスカーに
よる配線ショートを防止することができる。さらに、本
実施例によれば、下層アルミ配線のパターニングを容易
に行うことでき、また配線抵抗を先の参考例の場合より
も低下させることができる。
【００１８】
【発明の効果】以上説明したように、本発明による半導
体装置は、スルーホール下の下層アルミ配線内にバリア
メタル層を配置したものであるので、スルーホール開口
後のチタン、窒化チタン、タングステン堆積時の熱、ス
トレスによる下層アルミ配線からのＡｌの析出が抑制さ
れ、アルミウイスカーの発生が防止される。従って、本
発明によれば、マイグレーションによる断線やウイスカ
ーに起因する配線ショートが抑制され、製造歩留りおよ
び信頼性の向上を図ることができる。
体装置は、スルーホール下の下層アルミ配線内にバリア
メタル層を配置したものであるので、スルーホール開口
後のチタン、窒化チタン、タングステン堆積時の熱、ス
トレスによる下層アルミ配線からのＡｌの析出が抑制さ
れ、アルミウイスカーの発生が防止される。従って、本
発明によれば、マイグレーションによる断線やウイスカ
ーに起因する配線ショートが抑制され、製造歩留りおよ
び信頼性の向上を図ることができる。
【図１】本発明の参考例を説明するための工程順断面
図。
図。
【図２】本発明の一実施例を説明するための工程順断面
図。
図。
【図３】従来例の工程順断面図。
１ 第１層間絶縁膜 ２ａ〜２ｃ チタン膜 ３ａ〜３ｆ 窒化チタン膜 ４ａ、４ａ′、４ａ″、４ｂ Ａｌ合金層 ５ 第２層間絶縁膜 ６ タングステン膜 ７、９ 下層アルミ配線 ８ 上層アルミ配線 １０ バリアメタル層
Claims (3)
- 【請求項１】 Ａｌを主体とする少なくとも上下２つの
金属配線層を有し、これら２つの金属配線層が金属が埋
設されたスルーホールを介して接続されている半導体装
置において、下層配線内の前記スルーホール下に位置す
る部分のみにバリアメタル層が埋め込まれていることを
特徴とする半導体装置。 - 【請求項２】 前記バリアメタル層が、Ｔｉ、Ｗ、Ｍ
ｏ、ＴｉＷ、ＴｉＮ、ＴｉＳｉ、ＷＳｉ、ＭｏＳｉの中
から選択された材料からなる１ないし複数のバリア層に
より構成されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記バリアメタル層が、前記下層配線の
１／２の厚さより浅く１／１０の厚さより深い位置に配
置されていることを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8111393A JP2809193B2 (ja) | 1996-05-02 | 1996-05-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8111393A JP2809193B2 (ja) | 1996-05-02 | 1996-05-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298198A JPH09298198A (ja) | 1997-11-18 |
| JP2809193B2 true JP2809193B2 (ja) | 1998-10-08 |
Family
ID=14560028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8111393A Expired - Lifetime JP2809193B2 (ja) | 1996-05-02 | 1996-05-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809193B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617231B1 (en) * | 2002-03-06 | 2003-09-09 | Texas Instruments Incorporated | Method for forming a metal extrusion free via |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2511892B2 (ja) * | 1986-08-08 | 1996-07-03 | 松下電器産業株式会社 | 多層薄膜配線及びその形成方法 |
| JPH02271633A (ja) * | 1989-04-13 | 1990-11-06 | Hitachi Ltd | 半導体装置の配線層 |
-
1996
- 1996-05-02 JP JP8111393A patent/JP2809193B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09298198A (ja) | 1997-11-18 |
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