KR100354596B1 - 알루미늄 콘택트 형성 방법 및 집적 회로 구조체 - Google Patents

알루미늄 콘택트 형성 방법 및 집적 회로 구조체 Download PDF

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Abstract

본 발명은 초기 반도체 웨이퍼 내에 매립되어 있는 Cu 배선과 전기적으로 도통되는 Al 콘택트를 구비한 집적 회로(IC) 구조체를 제조하는 방법을 제공한다. 본 발명의 방법에 따라, 하부 Cu 배선 영역을 포함하거나 또는 포함하지 않는 IC 구조체의 영역 내에 Al 콘택트가 형성된다. 본 발명은 또한 와이어 본딩 또는 C4(controlled collapse chip connection) 땜납을 사용함으로써 반도체 패키징 재료에 제조된 구조체를 상호 접속하는 방법을 제공한다.

Description

알루미늄 콘택트 형성 방법 및 집적 회로 구조체{METHOD/STRUCTURE FOR CREATING ALUMINUM WIREBOND PAD ON COPPER BEOL}
본 발명은 집적 회로의 패키징(packaging)에 관한 것으로, 구체적으로는 집적 회로(IC) 소자의 구리(Cu) 상호 접속 배선과 전기적으로 도통되는 알루미늄 콘택트를 생성하는 방법에 관한 것이다. 본 발명의 일 실시예에서는, 큰 비아와 하부 구리 패드를 피복하는 알루미늄 플러그(plugg) 구조체가 채용된다. 제 2 실시예는 알루미늄 본드 패드로 이루어지는데, 그 알루미늄 본드 패드에서는 구리 알루미늄 비아 영역을 최소화하도록 하부 구리로의 개구가 본드 패드(bond pad)의 활성 영역으로부터 수평 방향으로 이동되어 있으며 구리 알루미늄 접속부를 규정하는 영역의 크기도 축소되어 있다. 본 발명에 기술된 알루미늄 콘택트의 목적은 노출된 구리를 피복하여 외적 요인에 의한 공격 및/또는 본드(bond)(즉, 납-주석)를 형성하는 데 사용된 재료와 하부 구리의 혼합을 방지하는 것이다.
반도체 제조에 있어서, 제조된 집적 회로(integrated circuit: IC) 소자는 통상 패키지로 조립되어 보다 큰 회로의 일부분으로 인쇄 회로 기판 상에서 사용된다. 패키지의 리드(lead)가 제조된 IC 소자의 본딩 패드와 전기적으로 접촉하도록 하기 위하여, 금속 본드를 형성함으로써 IC 소자의 본딩 패드와 패키지 리드 프레임에 연장되어 있는 리드 사이에 접속이 이루어지게 하거나 세라믹 또는 폴리머성 칩 캐리어에 땜납 볼 접속이 이루어지게 한다.
종래에는 Al과 Al 합금이 통상적인 칩 배선 재료로 사용되었다. Al 배선 재료가 Cu와 Cu 합금으로 대체되고 있는데, 이는 Cu 배선이 Al과 Al 합금에 비해 개선된 칩 성능과 뛰어난 신뢰성을 제공하기 때문이다. 구리 배선을 채용한 IC 소자의 패키징은 땜납 볼 공정에 사용되는 재료와의 구리의 반응 및/또는 외적 요인에 의한 공격과 부식에 대한 구리의 취약성과 관련된 많은 기술적 과제를 제기한다.
도 1에는 패키지와 상호 접속되기 전의 전형적인 종래의 제조된 IC 구조체가 도시되어 있다. 구체적으로, 도 1에 도시한 종래의 제조된 IC 구조체는 적어도 하나의 Cu 배선 영역(12)이 표면 내에 매립되어 있는 반도체 웨이퍼(10)를 포함한다. 반도체 웨이퍼(10)는 그 내부에 다수의 IC 소자 영역을 포함한다는 것을 주목해야 한다. 명료함을 위해 이들 IC 소자 영역은 도면에 도시되어 있지 않다. 도 1에 도시한 종래의 IC 구조체는 반도체 웨이퍼(10)의 표면 상부에 형성되어 있으며 그 안에 Cu 배선 영역(12) 위에 연장되어 있는 개구를 갖는 패시베이션층(passivating layer)(14)을 더 포함한다. 개구 내에는 단자 비아 장벽층(16)이 도시되어 있는데, 단자 비아 장벽층(16) 또한 개구에 인접한 부분의 패시베이션층 위로 연장되어 있다. 전형적으로 폴리이미드 막과 같은 유기 재료로 구성되면서 Cu 배선(12) 상에 개구를 갖는 제 2 패시베이션층(18)이 패시베이션층(14)의 표면 상에 위치한다.
도 1에 도시한 종래 구조체는, 내부에 Cu 배선을 구비하는 평탄화된 IC 웨이퍼를 제공하는 단계와, 평탄화된 IC 웨이퍼의 표면 상에 패시베이션층을 형성하는 단계와, 패시베이션층을 반응성 이온 에칭(reactive ion etching: RIE)하여 하부의 Cu 배선 상에 단자 비아 개구를 형성하는 단계와, 상기 단자 비아 개구에 장벽층을 제공하는 단계와, 장벽층의 표면 상에 유기 패시베이션층을 형성하는 단계와, 외각 패시베이션층을 에칭하여 Cu 배선에 개구를 제공하는 단계에 의해 통상적으로 제조된다.
현재 공정에서는 패시베이션층(14) 내에 (90μm의) 큰 단자 비아 개구를 형성하여 하부 Cu 배선 레벨에 생성된 패드를 노출시킨다. Cu BEOL(back-of-the line) 구조체에 대해 종래 기술에서 사용되는 이러한 공정은 와이어 본드 접속이 단자 비아 개구를 통해 하부 Cu 배선에 직접 이루어지는 예전의 BEOL 기법으로부터 개발되었다. 추가 Cu 배선 레벨들이 채용되는 현재의 응용예에서는 전술한 기법을 사용하는 데 여러 가지 문제점이 있다.
첫째, 구리는 알루미늄과는 달리 자체 패시베이션 산화물층을 형성하지 않기 때문에, 구리가 대기 조건에 노출되면 수 천 옹스트롱(Å)의 깊이까지 부식되어 IC 소자의 신뢰도를 저하시킬 것이다. 둘째, 땜납 볼 응용예에서는, 통상적으로 사용되는 볼 제한 또는 장벽 금속이 구리 배선에 적절하지 않을 수도 있고, 납-주석(Pb-Sn) 땜납 재료가 하부 구리와 혼합될 수도 있다. 이런 경우 취성을 갖는 Cu-Sn 금속간 화합물이 형성되어 전기 저항을 증가시키고 상호 접속 기법의 신뢰도를 손상시킬 것이다.
구리 배선 IC 구조체에 대한 패키징 접속의 종래 공정과 관련하여 언급된 결함을 고려하여, 종래 공정에 연관된 결점을 극복하기 위한 신규하고 개선된 공정을 개발할 필요성이 계속 제기되어 왔다. 이러한 구조체와 방법에서 요구되는 조건은그 구조체와 방법이 통상적인 칩 패키징 및 테스트 방법론과 양립할 수 있어야 하고, 외적 요인에 의한 공격 및/또는 패키징 재료와의 반응으로부터 구리 배선을 보호해야 한다는 것이다.
본 발명의 목적은 종래의 Al 콘택트 제조 방법과 연관된 모든 문제를 극복하는 Al 콘택트, 즉 본드 패드를 Cu BEOL 상에 제조하는 공정을 제공하는 것이다.
본 발명의 또다른 목적은 IC 구조체 내에 매립되어 있는 하부 Cu 배선과 전기적으로 도통하는 Al 콘택트를 제조하는 공정을 제공하는 것이다.
본 발명의 또다른 목적은 반도체 패키지로 본딩된 때 하부 재료층의 파괴가 일어나지 않도록 Cu BEOL 구조체 내에 Al 콘택트를 제조하는 공정을 제공하는 것이다.
본 발명의 또다른 목적은 구리 배선과 땜납 재료의 혼합을 방지하고 통상적으로 사용되는 땜납 및 BLM(ball limiting metallurgy) 재료를 구리 상호 접속 공정에서 사용할 수 있게 하는 땜납 볼 접속부를 형성하는 공정을 제공하는 것이다.
본 발명에서 이들 및 다른 측면과 장점은,
① 내부에 Cu 배선을 구비하는 집적 회로(IC) 반도체 웨이퍼 상에 패시베이션층을 형성하는 단계와,
② 상기 패시베이션층을 통해 단자 비아 개구를 형성하여 상기 Cu 배선을 노출시키는 개구 형성 단계와,
③ 적어도 상기 노출된 Cu 배선 위와, 상기 단자 비아 개구의 측벽 위와, 상기 단자 비아 개구에 인접한 상기 패시베이션층의 영역 위에 장벽층을 형성하는 단계와,
④ 적어도 상기 단자 비아 개구 내에 있는 상기 장벽층 위와, 상기 단자 비아 개구에 인접한 상기 장벽층의 영역 위에 Al 스택(stack)을 형성하는 단계와,
⑤ 상기 Al 스택과 상기 장벽층을 패터닝하고 에칭하는 단계와,
⑥ 상기 패터닝된 Al 스택 상에 제 2 패시베이션층을 형성하는 단계와,
⑦ 상기 Cu 배선의 상부에 위치하는 상기 패터닝된 Al 스택의 영역을 노출시키도록 상기 제 2 패시베이션층 내에 제 2 개구를 제공하는 단계를 포함하는
방법을 사용함으로써 달성될 수 있다.
본 발명의 일 실시예에서, 전술한 단계 ⑦은 상기 Cu 배선의 상부에 위치하지 않은 상기 패터닝된 Al 스택 영역을 노출시키도록 상기 제 2 패시베이션층 내에 제 2 개구를 제공하는 것을 포함하는 단계 ⑦'로 대체된다.
본 발명의 또다른 실시예에서, 본 발명의 방법은 먼저 단계 ① 내지 단계 ⑦ 또는 단계 ① 내지 전술한 단계 ⑦'을 수행한 후 반도체 패키지에 IC 구조체를 상호 접속하는 수단을 제공하기 위하여 상기 노출된 Al 스택, 즉 Al 패드에 와이어 본드 또는 C4 땜납 재료를 제공하는 단계를 포함한다.
본 발명의 또다른 측면에 따라, 하부 Cu 배선과 전기적으로 도통되는 Al 콘택트를 포함하는 IC 구조체가 제공된다. 구체적으로, 본 발명의 IC 구조체는 내부에 Cu 배선을 구비하는 반도체 웨이퍼와, 상기 Cu 배선을 노출시키도록 상기 반도체 웨이퍼 상에 있으며 내부에 단자 비아 개구를 구비하는 패시베이션층과, 적어도 상기 노출된 Cu 배선 위와, 상기 단자 비아 개구의 측벽 위와, 상기 단자 비아 개구에 인접한 상기 패시베이션층 위에 위치하는 장벽층과, 상기 장벽층 상의 Al 스택과, 상기 Al 스택 상에 위치하여 상기 하부 Cu 배선의 상부의 상기 Al 스택 영역을 노출시키는 개구를 내부에 갖는 제 2 패시베이션층을 포함한다.
일 실시예에서, IC 구조체는 상기 패터닝된 Al 스택 상에 위치하며 하부 Cu 배선 상에 위치하지 않은 상기 패터닝된 Al 스택 영역을 노출시키는 개구를 내부에 구비하는 제 2 패시베이션층을 포함한다.
도 1은 하부 구리 상호 접속 도선에 직접적으로 와이어 본드를 접속하는 종래 기술의 IC BEOL 구조체에 대한 도면,
도 2a 내지 도 2d는 콘택트층이 노출된 구리 배선 상부에 위치하는 IC 구조체를 제조하기 위해 본 발명에서 채용되는 공정 단계를 도시한 도면,
도 3a 내지 도 3d는 본드 패드의 콘택트 영역이 구리 접속부가 형성되어 있는 패드 영역으로부터 떨어져 있는 IC 구조체를 제조하기 위해 본 발명에서 채용되는 공정 단계를 도시한 도면,
도 4a 내지 도 4d는 와이어 본딩과 C4(땜납 볼) 상호 접속 후의 도 2d 및 도 3d의 상호 접속 구조체를 도시한 도면,
도 5a 및 도 5b는 본 발명에 따라 생성된 두 유형의 구조체에 대한 평면도.
도면의 주요 부분에 대한 부호의 설명
20: 웨이퍼 22: Cu 배선
24: 패시베이션층 26: 단자 비아 개구
28: 장벽층 30: Al 스택
32: 제 2 패시베이션층 34: 제 2 개구
첨부된 도면을 참조하여 본 발명을 보다 상세하게 기술할 것인데, 도면에서 동일한 대응되는 구성 요소에 대하여 동일한 도면 부호를 사용한다. Al 콘택트가 하부 Cu 배선과 전기적으로 도통되는 본 발명에 따른 IC 구조체를 제조하기 위해 본 발명에서 채용되는 두 실시예를 도시하는 도 2a 내지 도 2d와 도 3a 내지 도 3d를 먼저 참조한다. 도 2a 내지 도 2d에서 Al 콘택트는 하부 구리 배선의 상부에 바로 위치하는 반면, 도 3a 내지 도 3d에서 Al 콘택트는 하부 Cu 배선의 상부에 위치하지 않는다.
도 2a 및 도 3a에는 본 발명에서 채용될 수 있는 전형적인 IC 구조체가 도시되어 있다. 구체적으로, IC 구조체는 Cu 배선(22)이 자체 표면 내에 매립되어 있는 반도체 웨이퍼(20)와 그 상부에 형성되어 있는 패시베이션층(24)을 포함한다. 이러한 구조체는 반도체 웨이퍼(20) 내에 다수의 IC 소자 영역을 포함할 수도 있다. 명료함을 위해 이러한 IC 소자 영역을 도면에 도시하지 않는다.
도 2a 또는 도 3a의 IC 구조체는 이러한 구조체를 생산하는 기술 분야의 당업자에게 잘 알려져 있는 방법을 사용하여 제조된다. 이는 표준 리소그래피 공정에 의해 반도체 웨이퍼 내에 비아 개구를 제공하는 단계와, 그 비아를 Cu로 충진하는 단계와, Cu가 충진된 구조체를 화학 기계 연마(chemical mechnical polishing: CMP) 또는 평탄화된 구조체를 형성할 수 있는 임의의 다른 연마 단계로 처리하는 단계와, 스퍼터링, 화학 기상 증착, 플라즈마 기상 증착과 같은 임의의 공지된 증착 기법을 사용하여 상기 구조체의 표면 상에 패시베이션층을 증착하는 단계를 포함하지만, 여기에 한정되지는 않는다.
웨이퍼(20)를 구성하는 반도체 재료는 반도체 성질을 갖는 어떠한 재료로도 구성될 수 있다. 이러한 재료는 Si, Ge, GaAs, GaP, InAs, InP는 물론 SiO2와 다이아몬드형 탄소와 같은 유전 재료를 포함한다. 이들 반도체 재료 중에서 Si를 웨이퍼(20)의 반도체 재료로 사용하는 것이 본 발명에서 매우 바람직하다.
본 발명에 따라, 패시베이션층(24)은 습기 및/또는 이온이 Cu 배선(22)과 접촉할 수 없게 할 수 있는 적어도 하나의 재료를 포함한다. 적절한 재료에는 SiO2, Si3N4와 그 조합물이 포함되지만 여기에 한정되는 것은 아니다. 본 발명에서 채용될 수 있는 아주 바람직한 패시베이션층은 SiO2/Si3N4또는 Si3N4/SiO2/Si3N4와 같은 전술한 재료의 조합물이다.
비록 패시베이션층의 두께가 그 패시베이션층을 형성하는 데 사용되는 재료의 유형에 따라 달라질 수 있지만, 패시베이션층의 전형적인 두께는 약 500Å 내지 약 20,000Å이다. 더욱 바람직하게는 패시베이션층의 두께는 전반적으로 약 5000Å 내지 약 10,000Å이다. 산화물과 질화물의 조합이 사용되는 실시예에서는, 부착층으로 작용하는 제 1 선택적 질화물층은 약 100Å, 혹은 그 미만, 내지 약 1000Å의 두께를 갖고, 산화물층은 약 5000Å 내지 약 10,000Å의 두께를 가지며, 다른 질화물층은 약 5000Å 내지 약 10,000Å의 두께를 갖는다. 질화물, 산화물, 질화물 패시베이션층을 사용하는 실시예에서 더욱 바람직하게는, 제 1 선택적 질화물층의 두께는 약 400Å 내지 약 900Å이고, 산화물층의 두께는 약 5000Å 내지 약 10,000Å이며, 다른 질화물의 두께는 약 5000Å 내지 약 10,000Å이다.
그 다음으로 도 2b 또는 도 3b에 도시한 바와 같이, 패시베이션층을 통하여 매립된 Cu 배선(22)을 노출시키는 단자 비아 개구(26)를 형성하도록 패시베이션층(24)을 패터닝한다. 단자 비아 개구는, 포토레지스트를 패시베이션층에 제공하는 단계와, 포토레지스트를 패터닝하는 단계와, RIE와 같은 건식 에칭 공정 또는 습식 화학 에칭 공정을 사용하여 패터닝된 포토레지스트를 에칭하는 단계와, 포토레지스트를 제거하는 단계를 포함하는 당업자에게 잘 알려져 있는 표준 리소그래피 기법을 사용하여 형성된다. 이렇게 하여 Cu 배선(22)을 노출시키는 단자 비아 개구(26)를 갖는 도 2b 또는 도 3b의 구조체가 제공된다.
구조체 내에 단자 비아 개구(26)를 형성한 후에, 적어도 노출된 Cu 배선 영역 위와, 단자 비아 개구(26)의 측벽 위와, 단자 비아 개구에 인접한 패시베이션층(24)의 표면 위에 장벽층(28)을 형성한다. 당업자에게 알려져 있는 전류의 처리량을 보장하는 어떠한 장벽층도 본 발명에서 사용할 수 있다. 본 발명에 사용할 수 있는 적절한 장벽층의 예는 TaN, TiN, Ta, Cr, W와 그 조합물을 포함하지만 여기에 한정되지는 않는다. 이들 재료 중에서 TaN으로 장벽층(28)을 구성하는 것이 매우 바람직하다.
장벽층은 당업자에 잘 알려져 있는 증착(deposition) 기법을 사용하여 형성된다. 그러므로, 스퍼터링, 화학 기상 증착, 플라즈마 기상 증착, 전기 도금, 무전해 도금, 그 밖의 유사 증착 기법에 의해 장벽층을 형성할 수 있다. 본 발명에서 형성되는 장벽층의 두께가 변할 수 있지만, 장벽층의 두께는 전형적으로 약 100Å 내지 약 1500Å이다. 더욱 바람직하게는 장벽층(28)의 두께는 이 약 300Å 내지 약 800Å이다.
본 발명의 다음 단계에 따라, 적어도 단자 비아 개구(26) 내에 있는 장벽층(28)의 표면과 단자 비아 개구에 인접한 장벽층 영역 위에 Al 스택(30)을 형성한다. 본 명세서에서 Al 스택이란 용어는 최외각 층이 Al 또는 Al 합금을 포함하는 다수의 금속성층을 나타내는 데 사용된다. 도면에는 Al 스택이 한 층으로 도시되어 있다. 본 발명에서 채용할 수 있는 매우 바람직한 Al 스택 구성은 Ti/TiN/AlCu를 포함한다. Ti/AlCu/TiN, Ti/Al/TiN, Ti/TiN/AlCuSi/TiN 또는 Ti/AlCuSi와 같은 다른 Al 스택들도 본 발명에서 채용될 수 있다. Al-Cu-Si, Al-Cu 또는 Al의 합금 또한 가능한 Al 스택으로 본 명세서에서 고려된다.
Al 스택은 장벽층(28)을 형성하는 데 유용한 임의의 전술한 증착 기법을 사용하여 형성된다. 전형적으로 스퍼터링이 Al 스택(30)을 증착하는 바람직한 수단이다. Al 스택(30)의 두께가 변할 수도 있지만, 전반적으로 Al 스택은 약 1000Å 내지 20,000Å의 두께를 갖는다. 더욱 바람직하게는, Al 스택의 두께는 약 5000Å 내지 약 10,000Å이다.
그런 다음 당업계에 알려져 있는 표준 기법을 사용하여 Al 스택과 장벽층을 패터닝하고 에칭한다. 예를 들어, 통상적인 리소그래피에 의해 Al 스택과 장벽층을 패터닝하고, 반응성 이온 에칭에 의해 에칭할 수 있다.
패시베이션층(24)을 형성하는 데 사용된 전술한 임의의 공지된 증착 기법을 사용하여 제 2 패시베이션층(32)을 형성할 수 있다. 유기 패시베이션층은 물론 무기 패시베이션층을 패시베이션층(32)으로 채용될 수 있다. 무기 재료를 제 2 패시베이션층(32)으로 채용하는 경우, 산화물/질화물 조합을 사용한다. 무기 패시베이션층, 예를 들어 층(32)의 두께는 산화물층 및 질화물층 각각이 약 2000Å 내지 약 10,000Å이고, 더욱 바람직한 두께는 산화물층 및 질화물층 각각이 약 4000Å 내지 약 6000Å이다. 무기 패시베이션층을 단독으로 사용할 수도 있고, 유기 패시베이션 재료와 함께 사용할 수도 있다.
유기 패시베이션층을 층(32)으로 사용하는 경우에는 약 1 마이크론 내지 약 5 마이크론의 두께를 갖는 폴리이미드(polyimide) 또는 폴리실록산(polysiloxane)을 사용할 수 있다. 더욱 바람직하게는 유기 패시베이션층은 약 2 마이크론 내지 약 4 마이크론의 두께를 갖는다.
패터닝된 장벽층(28), 패터닝된 Al 스택(30), 제 2 패시베이션층(32)을 포함하는 구조체가 도 2c 또는 도 3c에 도시되어 있다. 도 2d 또는 도 3d는 반도체 패키지와의 전기적 상호 접속부를 형성하기 전의 제조되어 있는 최종 구조체를 도시하고 있다. 구체적으로, 도 2d는 하부 Cu 배선(22) 상의 패터닝된 Al 스택(30) 영역을 노출시키도록 제 2 패시베이션층(32)의 표면 내에 제 2 개구(34)를 형성하는 본 발명에 따른 단계를 도시하고 있다. 도 3d에서는, 하부 Cu 배선(22) 상에 위치하지 않는 패터닝된 Al 스택 영역을 노출시키도록 제 2 개구(34)가 제 2 패시베이션층(32)의 표면 내에 형성된다.
본 발명에서, 최종 비아 개구로 지칭될 수도 있는 제 2 개구는 단자 비아 개구(26)를 형성하는 것과 관련하여 전술한 유형의 표준 리소그래피 기법을 사용하여 형성된다. 본 발명을 나타내는 도 2d 또는 도 3d에 도시되어 있는 구조체는 본 명세서에서 Al 콘택트 또는 Al 본드 패드로 지칭되는 패터닝된 Al 스택(30)의 노출 영역을 포함한다. 이 Al 콘택트는 하부 Cu 배선과 전기적으로 도통된다. 그러므로 Al 콘택트는 종래 기술의 구조체에서 언급한 결점을 극복한다.
도 2d에 도시한 구조체의 평면도는 도 5a에 도시되어 있고, 도 3d에 도시한 구조체의 평면도는 도 5b에 도시되어 있다. 구체적으로, 도 5a 및 도 5b는 Al 콘택트 또는 패드(40), 제 2 패시베이션층 내에 있는 제 2 개구(34), 도 5a의 단자 비아 개구(26), 도 5b의 단자 비아 이미지(26a, 26b)를 포함한다. 도 3d에서, Al 콘택트는 단자 비아 개구(26a, 26b)에 가까운 곳에 위치하고 Al 콘택트의 짧은 부분과 접속한다.
본 발명의 또다른 측면이 도 4a 내지 도 4d에 도시되어 있다. 구체적으로, 도 4a 내지 도 4d는 (도 4a 및 도 4c에 도시한 바와 같이) 와이어 본드(36) 또는 (도 4b 및 도 4d에 도시한 바와 같이) C4 땜납 재료(38)를 포함하는 상호 접속 IC구조체를 도시하고 있다.
와이어 본드가 사용되는 경우, 도선은 금 또는 금 합금과 같은 임의의 도전성 재료로 이루어질 수 있지만 여기에 한정되는 것은 아니며, 당업자에게 잘 알려져 있는 본딩 기법을 사용하여 본드가 형성된다. C4 땜납 재료를 채용하는 경우, 땜납은 Pb-Sn과 같은 Pb 함유 합금을 포함한다. C4 상호 접속 역시 당업자에게 잘 알려져 있는 C4 공정 기법을 사용하여 형성된다.
도 4a 내지 도 4d에서, Al 콘택트를 포함하는 것으로 도시된 상호 접속 구조체가 본 발명의 도면에 도시되지 않은 반도체 패키지에 본딩된다.
본 발명에 따른 방법은 Cu-Al 상호 혼합 문제를 제거하는 것은 물론 Cu 배선이 에칭 화학 물질에 노출되거나 그에 의해 공격당할 위험을 상당히 줄인다는 것을 주목해야 한다. 또한, Al 콘택트 하부 영역이 Cu 배선 레벨 내에 와이어 채널을 제공하는 데 사용될 수도 있다.
특히 바람직한 실시예를 참조하여 본 발명을 도시하고 기술하였지만, 당업자라면 본 발명의 사상과 범주를 벗어나지 않고 형태와 상세한 내용에 대해 전술한 변경 및 다른 변경이 이루어질 수 있다는 것을 이해할 것이다. 그러므로 본 발명이 기술되고 도시된 그 형태에 한정되는 것이 아니라 첨부된 특허 청구 범위의 범주 내에 속하는 것으로 해석되어야 한다.
본 발명의 방법에 따라, IC 구조체의 하부 Cu 배선 영역을 포함하거나 또는포함하지 않는 영역 내에 Al 콘택트가 형성됨으로써, 노출된 구리를 피복하여 외적 요인에 의한 공격이 방지되고 본드를 형성하는 데 사용된 재료와 하부 구리의 혼합이 방지되어 종래의 칩 패키징 기법을 사용하여 신뢰성있는 패키징을 수행할 수 있다.

Claims (34)

  1. 구리(Cu) 배선과 전기적으로 도통되는 알루미늄(Al) 콘택트를 형성하는 방법에 있어서,
    ① 그 내부에 Cu 배선을 구비하는 집적 회로(integrated circuit: IC) 반도체 웨이퍼 상에 패시베이션층(passivating layer)을 형성하는 단계와,
    ② 상기 패시베이션층을 통해 단자 비아 개구를 형성하여 상기 Cu 배선을 노출시키는 개구 형성 단계와,
    ③ 적어도 상기 노출된 Cu 배선 위와, 상기 단자 비아 개구의 측벽 위와, 상기 단자 비아 개구에 인접한 상기 패시베이션층의 영역 상에 장벽층을 형성하는 단계와,
    ④ 적어도 상기 단자 비아 개구 내에 있는 상기 장벽층 위와, 상기 단자 비아 개구에 인접한 상기 장벽층의 영역 위에 Al 스택을 형성하는 단계와,
    ⑤ 상기 Al 스택과 상기 장벽층을 패터닝하고 에칭하는 단계와,
    ⑥ 상기 패터닝된 Al 스택 상에 제 2 패시베이션층을 형성하는 단계와,
    ⑦ 상기 Cu 배선의 상부에 위치하는 상기 패터닝된 Al 스택의 영역을 노출시키도록 상기 제 2 패시베이션층 내에 제 2 개구를 제공하는 단계를 포함하는
    알루미늄 콘택트 형성 방법.
  2. 제 1 항에 있어서,
    상기 단계 ⑦에서, 상기 Cu 배선의 상부에 위치하지 않은 상기 패터닝된 Al 스택의 영역을 노출시키도록 상기 제 2 개구가 상기 제 2 패시베이션층 내에 제공되는
    알루미늄 콘택트 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    반도체 패키지와 전기적 상호 접속부를 형성하는 단계를 더 포함하는
    알루미늄 콘택트 형성 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 IC 반도체 웨이퍼가 SiO2, 다이아몬드형 탄소, Si, Ge, GaAs, GaP, InAs 또는 InP를 포함하는
    알루미늄 콘택트 형성 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 패시베이션층이 SiO2, Si3N4또는 그 조합물을 포함하는
    알루미늄 콘택트 형성 방법.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 장벽층이 TaN, TiN, Cr, Ta, W, Ti 또는 그 조합물을 포함하는
    알루미늄 콘택트 형성 방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 Al 스택은 그 최외각층이 Al 또는 Al 합금을 구비하는 다수의 금속층을 포함하는
    알루미늄 콘택트 형성 방법.
  15. 제 14 항에 있어서,
    상기 Al 스택이 Ti/TiN/AlCu, Ti/AlCu/TiN, Ti/Al/TiN, Ti/TiN/AlCuSi/TiN 또는 Ti/AlCuSi인
    알루미늄 콘택트 형성 방법.
  16. 제 1 항에 있어서,
    상기 제 2 패시베이션층이 폴리이미드(polyimide)와 폴리실록산(polysiloxane)으로 이루어진 그룹에서 선택된 유기 폴리머인
    알루미늄 콘택트 형성 방법.
  17. 삭제
  18. 제 1 항에 있어서,
    상기 제 2 패시베이션층이 SiO2, SiO2/Si3N4, Si3N4/SiO2/Si3N4로 이루어진 그룹에서 선택된 무기 재료인
    알루미늄 콘택트 형성 방법.
  19. 제 1 항에 있어서,
    상기 제 2 패시베이션층이 유기 폴리머와 무기 재료의 조합물인
    알루미늄 콘택트 형성 방법.
  20. 하부 Cu 배선과 전기적으로 도통되는 Al 콘택트를 포함하는 집적 회로(IC) 구조체에 있어서,
    Cu 배선이 그 내부에 매립된 IC 반도체 웨이퍼와,
    상기 반도체 웨이퍼 위에 위치하며 상기 Cu 배선을 노출시키도록 그 내부에 단자 비아 개구를 구비하는 제 1 패시베이션층과,
    적어도 상기 노출된 Cu 배선 위와, 상기 단자 비아 개구의 측벽 위와, 상기 단자 비아 개구에 인접한 상기 패시베이션층 위에 위치하는 장벽층과,
    상기 장벽층 상의 Al 스택과,
    상기 Al 스택 위에 위치하며 상기 Cu 배선을 덮고 있는 상기 Al 스택을 노출시키는 개구를 그 내부에 갖는 제 2 패시베이션층을 포함하는
    집적 회로 구조체.
  21. 제 20 항에 있어서,
    상기 제 2 패시베이션층이 상기 Cu 배선을 덮고 있지 않는 상기 Al 스택을 노출시키는 개구를 구비하는
    집적 회로 구조체.
  22. 삭제
  23. 제 22 항에 있어서,
    상기 IC 반도체 웨이퍼가 SiO2, 다이아몬드형 탄소, Si, Ge, GaAs, GaP, InAs 또는 InP를 포함하는
    집적 회로 구조체.
  24. 삭제
  25. 제 20 항에 있어서,
    상기 제 1 패시베이션층이 SiO2, Si3N4또는 그 조합물을 포함하는
    집적 회로 구조체.
  26. 삭제
  27. 제 20 항에 있어서,
    상기 장벽층이 TaN, TiN, Cr, Ta, W, Ti 또는 그 조합물을 포함하는
    집적 회로 구조체.
  28. 삭제
  29. 제 20 항에 있어서,
    상기 Al 스택은 그 최외각층이 Al 또는 Al 합금을 구비하는 다수의 금속층을 포함하는
    집적 회로 구조체.
  30. 제 29 항에 있어서,
    상기 Al 스택이 Ti/TiN/AlCu, Ti/AlCu/TiN, Ti/Al/TiN, Ti/TiN/AlCuSi/TiN 또는 Ti/AlCuSi인
    집적 회로 구조체.
  31. 제 20 항에 있어서,
    상기 제 2 패시베이션층이 폴리이미드와 폴리실록산으로 이루어진 그룹에서 선택된 유기 폴리머인
    집적 회로 구조체.
  32. 삭제
  33. 제 20 항에 있어서,
    상기 제 2 패시베이션층이 SiO2, SiO2/Si3N4, Si3N4/SiO2/Si3N4로 이루어진 그룹에서 선택된 무기 재료인
    집적 회로 구조체.
  34. 제 20 항에 있어서,
    상기 제 2 패시베이션층이 유기 폴리머와 무기 재료의 조합물인
    집적 회로 구조체.
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Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7230340B2 (en) * 2000-10-18 2007-06-12 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US20020000665A1 (en) 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
US6544880B1 (en) * 1999-06-14 2003-04-08 Micron Technology, Inc. Method of improving copper interconnects of semiconductor devices for bonding
JP3387083B2 (ja) * 1999-08-27 2003-03-17 日本電気株式会社 半導体装置及びその製造方法
US6277669B1 (en) * 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP3859403B2 (ja) * 1999-09-22 2006-12-20 株式会社東芝 半導体装置及びその製造方法
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US6803302B2 (en) * 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
US6790757B1 (en) * 1999-12-20 2004-09-14 Agere Systems Inc. Wire bonding method for copper interconnects in semiconductor devices
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
JP3651765B2 (ja) * 2000-03-27 2005-05-25 株式会社東芝 半導体装置
US6620720B1 (en) * 2000-04-10 2003-09-16 Agere Systems Inc Interconnections to copper IC's
US6408511B1 (en) * 2000-08-21 2002-06-25 National Semiconductor, Inc. Method of creating an enhanced BGA attachment in a low-temperature co-fired ceramic (LTCC) substrate
US7372161B2 (en) * 2000-10-18 2008-05-13 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US6730982B2 (en) 2001-03-30 2004-05-04 Infineon Technologies Ag FBEOL process for Cu metallizations free from Al-wirebond pads
US6593649B1 (en) 2001-05-17 2003-07-15 Megic Corporation Methods of IC rerouting option for multiple package system applications
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6683383B2 (en) * 2001-10-18 2004-01-27 Intel Corporation Wirebond structure and method to connect to a microelectronic die
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US20030127716A1 (en) * 2002-01-09 2003-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Single layer wiring bond pad with optimum AL film thickness in Cu/FSG process for devices under pads
US6622907B2 (en) * 2002-02-19 2003-09-23 International Business Machines Corporation Sacrificial seed layer process for forming C4 solder bumps
US7288845B2 (en) * 2002-10-15 2007-10-30 Marvell Semiconductor, Inc. Fabrication of wire bond pads over underlying active devices, passive devices and/or dielectric layers in integrated circuits
US7319277B2 (en) * 2003-05-08 2008-01-15 Megica Corporation Chip structure with redistribution traces
US6844626B2 (en) * 2003-05-23 2005-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad scheme for Cu process
TWI317548B (en) * 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
US6951775B2 (en) * 2003-06-28 2005-10-04 International Business Machines Corporation Method for forming interconnects on thin wafers
WO2005024912A2 (en) * 2003-09-09 2005-03-17 Intel Corporation Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow
US6960831B2 (en) * 2003-09-25 2005-11-01 International Business Machines Corporation Semiconductor device having a composite layer in addition to a barrier layer between copper wiring and aluminum bond pad
US6960836B2 (en) * 2003-09-30 2005-11-01 Agere Systems, Inc. Reinforced bond pad
JP4342892B2 (ja) * 2003-09-30 2009-10-14 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US20050098605A1 (en) * 2003-11-06 2005-05-12 International Business Machines Corporation Apparatus and method for low pressure wirebond
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US7068138B2 (en) * 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
TWI230989B (en) * 2004-05-05 2005-04-11 Megic Corp Chip bonding method
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
TWI283443B (en) 2004-07-16 2007-07-01 Megica Corp Post-passivation process and process of forming a polymer layer on the chip
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7183656B2 (en) * 2005-01-25 2007-02-27 International Business Machines Corporation Bilayer aluminum last metal for interconnects and wirebond pads
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US7348210B2 (en) * 2005-04-27 2008-03-25 International Business Machines Corporation Post bump passivation for soft error protection
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7470927B2 (en) * 2005-05-18 2008-12-30 Megica Corporation Semiconductor chip with coil element over passivation layer
TWI305951B (en) * 2005-07-22 2009-02-01 Megica Corp Method for forming a double embossing structure
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7323780B2 (en) * 2005-11-10 2008-01-29 International Business Machines Corporation Electrical interconnection structure formation
US8552560B2 (en) * 2005-11-18 2013-10-08 Lsi Corporation Alternate pad structures/passivation inegration schemes to reduce or eliminate IMC cracking in post wire bonded dies during Cu/Low-K BEOL processing
TWI339419B (en) * 2005-12-05 2011-03-21 Megica Corp Semiconductor chip
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US8344524B2 (en) * 2006-03-07 2013-01-01 Megica Corporation Wire bonding method for preventing polymer cracking
US7375021B2 (en) * 2006-04-04 2008-05-20 International Business Machines Corporation Method and structure for eliminating aluminum terminal pad material in semiconductor devices
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US8022552B2 (en) * 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
JP2008060532A (ja) * 2006-08-04 2008-03-13 Seiko Epson Corp 半導体装置
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
US20080142968A1 (en) * 2006-12-15 2008-06-19 International Business Machines Corporation Structure for controlled collapse chip connection with a captured pad geometry
US20080157382A1 (en) * 2006-12-28 2008-07-03 Chinthakindi Anil K Direct termination of a wiring metal in a semiconductor device
US7485564B2 (en) * 2007-02-12 2009-02-03 International Business Machines Corporation Undercut-free BLM process for Pb-free and Pb-reduced C4
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
DE102007013338A1 (de) * 2007-03-20 2008-09-25 Qimonda Ag Halbleiter-Bauelement und Vorrichtung zur elektrischen Kontaktierung von Halbleiter-Bauelementen
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
EP2568498A3 (en) * 2007-10-31 2013-04-24 Agere Systems Inc. Bond pad support structure for semiconductor device
US7868453B2 (en) 2008-02-15 2011-01-11 International Business Machines Corporation Solder interconnect pads with current spreading layers
DE102008041873A1 (de) * 2008-09-08 2010-03-11 Biotronik Crm Patent Ag LTCC-Substratstruktur und Verfahren zur Herstellung derselben
WO2011004469A1 (ja) * 2009-07-08 2011-01-13 トヨタ自動車株式会社 半導体装置とその製造方法
US8432031B1 (en) 2009-12-22 2013-04-30 Western Digital Technologies, Inc. Semiconductor die including a current routing line having non-metallic slots
US8722530B2 (en) 2011-07-28 2014-05-13 Freescale Semiconductor, Inc. Method of making a die with recessed aluminum die pads
JP5943065B2 (ja) * 2012-03-05 2016-06-29 株式会社村田製作所 接合方法、電子装置の製造方法、および電子部品
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
CN102637580B (zh) * 2012-03-31 2014-09-17 上海华力微电子有限公司 一种防止铝垫腐蚀的方法
US11388822B2 (en) * 2020-08-28 2022-07-12 Applied Materials, Inc. Methods for improved polymer-copper adhesion

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5633858A (en) * 1979-08-29 1981-04-04 Toshiba Corp Manufacture of semiconductor device
JPS6415956A (en) * 1987-07-10 1989-01-19 Nec Corp Method for forming bump

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495222A (en) 1983-11-07 1985-01-22 Motorola, Inc. Metallization means and method for high temperature applications
US4761386A (en) 1984-10-22 1988-08-02 National Semiconductor Corporation Method of fabricating conductive non-metallic self-passivating non-corrodable IC bonding pads
JPH0727921B2 (ja) 1987-07-31 1995-03-29 日本電気株式会社 半導体装置の製造方法
US5130779A (en) * 1990-06-19 1992-07-14 International Business Machines Corporation Solder mass having conductive encapsulating arrangement
US5248903A (en) 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
US5309025A (en) 1992-07-27 1994-05-03 Sgs-Thomson Microelectronics, Inc. Semiconductor bond pad structure and method
US5350488A (en) * 1992-12-10 1994-09-27 Applied Materials, Inc. Process for etching high copper content aluminum films
US5416278A (en) * 1993-03-01 1995-05-16 Motorola, Inc. Feedthrough via connection
US5384284A (en) 1993-10-01 1995-01-24 Micron Semiconductor, Inc. Method to form a low resistant bond pad interconnect
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US6133136A (en) * 1999-05-19 2000-10-17 International Business Machines Corporation Robust interconnect structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5633858A (en) * 1979-08-29 1981-04-04 Toshiba Corp Manufacture of semiconductor device
JPS6415956A (en) * 1987-07-10 1989-01-19 Nec Corp Method for forming bump

Also Published As

Publication number Publication date
KR20000028654A (ko) 2000-05-25
US6187680B1 (en) 2001-02-13
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US6333559B1 (en) 2001-12-25
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