CN112802849A - 一种三维存储器及其制作方法 - Google Patents

Abstract

本发明涉及一种三维存储器及其制作方法，包括：形成外围电路芯片和多个存储阵列芯片，外围电路芯片包括第一衬底和形成于第一衬底上的第一互连层，每个存储阵列芯片包括多个功能结构；将多个存储阵列芯片进行键合，得到存储阵列组合结构；形成多个互连导接柱，每个互连导接柱用于将各个存储阵列芯片中对应的功能结构一并连接到第一互连层，从而能够利用现有成熟工艺制备外围电路芯片和存储阵列芯片，并通过键合、深孔刻蚀以及金属互连等简单工艺即可实现三维存储器存储密度和容量的增大，同时保证良率，且不会增加形成三维存储器的工艺难度。

Description

一种三维存储器及其制作方法

【技术领域】

本发明涉及存储器技术领域，具体涉及一种三维存储器及其制作方法。

【背景技术】

目前，为了提高三维存储器(3D NAND)的存储密度和容量，一般通过垂直堆叠多层存储单元的方式来实现在更小的空间内容纳更高的存储容量。然而，这种方式一方面会带来高深宽比孔刻蚀及其填充、以及薄膜均匀性等工艺上的挑战，另一方面会增加沟道长度，导致载流子在沟道中的迁移速率不足，进而需要提高3D NAND中存储单元的编程电压和擦除电压，对驱动器件的要求进一步增加，导致驱动器件形成工艺难度增加。

因此，如何利用难度较低易实现的工艺实现单位面积上存储单元密度的增长，且同时保证良率，成为3D NAND技术必须解决的问题。

【发明内容】

本发明的目的在于提供一种三维存储器及其制作方法，以提高三维存储器的存储密度和容量，同时保证良率，且不增加三维存储器形成的工艺难度。

为了解决上述问题，本发明提供了一种三维存储器的制作方法，该三维存储器的制作方法包括：

形成外围电路芯片和多个存储阵列芯片，外围电路芯片包括第一衬底和形成于第一衬底上的第一互连层，每个存储阵列芯片包括多个功能结构；

将多个存储阵列芯片进行键合，得到存储阵列组合结构；

形成多个互连导接柱，每个互连导接柱用于将各个存储阵列芯片中对应的功能结构一并连接到外围电路芯片的第一互连层。

为了解决上述问题，本发明还提供了一种三维存储器，该三维存储器包括：

外围电路芯片，包括第一衬底和位于第一衬底上的第一互连层；

由多个存储阵列芯片键合形成的存储阵列组合结构，每个存储阵列芯片包括多个功能结构；

多个互连导接柱，每个互连导接柱用于将各个存储阵列芯片中对应的功能结构一并连接到外围电路芯片的第一互连层。

本发明的有益效果是：区别于现有技术，本发明提供的三维存储器的制作方法，通过形成外围电路芯片和多个存储阵列芯片，外围电路芯片包括第一衬底和形成于第一衬底上的第一互连层，每个存储阵列芯片包括多个功能结构，并将多个存储阵列芯片进行键合，得到存储阵列组合结构，之后形成多个互连导接柱，每个互连导接柱用于将各个存储阵列芯片中对应的功能结构一并连接到外围电路芯片的第一互连层，从而，能够利用现有成熟工艺制备外围电路芯片和存储阵列芯片，并通过键合、深孔刻蚀以及金属互连等简单工艺即可实现存储密度和容量的增大，同时保证良率，且不会增加形成三维存储器的工艺难度。

【附图说明】

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的三维存储器的制作方法的流程示意图；

图2是本发明实施例提供的外围电路芯片的剖面结构示意图；

图3是本发明实施例提供的存储阵列芯片的剖面结构示意图；

图4是本发明实施例提供的存储阵列芯片的正面的结构示意图；

图5a～5f是对应于本发明实施例提供的三维存储器的制作工艺流程的剖面结构示意图。

【具体实施方式】

下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。

本发明可以各种形式呈现，以下将描述其中一些示例。

请参阅图1，图1是本发明实施例提供的三维存储器的制作方法的流程示意图，该三维存储器的制作方法具体流程可以如下：

步骤S11：形成外围电路芯片和多个存储阵列芯片，外围电路芯片包括第一衬底和形成于第一衬底上的第一互连层，每个存储阵列芯片包括多个功能结构。

在本实施例中，如图2所示，上述外围电路芯片20可以包括第一衬底21、位于第一衬底21上的第一互连层22、以及填充于第一互连层22内的外围电路介质层23。其中，第一互连层22可以包括多个接触221、位于该多个接触221上的多个第一布线层222、位于该多个第一布线层222上的多个第一导电触点224、以及在垂直于第一衬底21的方向上提供互连的第一导电通道223。可以理解的是，尽管图中未示出，在上述第一衬底21中还可以形成有多个晶体管(比如，包含CMOS结构的晶体管)。并且，上述多个第一布线层222彼此之间、以及多个第一布线层222与接触221和第一导电触点224之间可以采用层间绝缘层(图中未示出)彼此隔开，且采用贯穿该层间绝缘层的第一导电通道223彼此电连接。

具体地，在上述外围电路芯片20中，接触221可以与第一衬底21中的晶体管电连接，且该接触221可以经由第一导电通道223电连接至第一布线层222，然后经由该第一导电通道223电连接至第一导电触点224，该第一导电触点224能够在后续工艺中提供外围电路芯片20内部的晶体管与上述存储阵列芯片之间的电连接。并且，具体实施时，可以采用现有成熟的制程工艺来制备上述外围电路芯片20，故此处不在赘述。

在本实施例中，如图3所示，每个上述存储阵列芯片30可以包括第二衬底31、以及依次形成于第二衬底31上的叠层结构32、多个沟道结构33和多个共源极结构(图中未示出)。其中，叠层结构32可以包括在纵向(也即，垂直于第二衬底31的方向)上交替层叠设置的若干层栅极层321和栅绝缘层322。沟道结构33和共源极结构在垂直于第二衬底31的方向上贯穿叠层结构32。相应地，上述多个功能结构可以包括多个栅极层321、多个沟道结构33和/或多个共源极结构。

并且，具体实施时，可以采用现有成熟的制程工艺来制备上述存储阵列芯片30。例如，为了制备上述存储阵列芯片30，上述步骤S11可以具体包括：在第二衬底31上形成叠层结构32，叠层结构32包括在垂直于第二衬底31的方向上多层交替层叠设置的若干层栅极牺牲层和栅绝缘层322；形成穿过叠层结构32的沟道孔；在该沟道孔底部通过选择性外延生长形成外延层；在沟道孔的侧壁以及外延层的表面上依次沉积作为存储功能层的第一氧化物层、氮化物层和第二氧化物层，然后去除位于外延层的表面上的部分存储功能层，以露出外延层，并在存储功能层的表面至沟道孔底部形成作为沟道的半导体层(比如，多晶硅层)，接着在沟道内侧沉积一层氧化物层，以填充沟道孔中的剩余空间，进而得到沟道结构33，也即，该沟道结构33包括形成于上述沟道孔中的外延层、存储功能层、沟道以及位于沟道内侧的氧化物层；形成在垂直于第二衬底31的方向上贯穿叠层结构32的栅线狭缝；通过置换工艺换掉上述叠层结构32中的栅极牺牲层，并在相同位置填充导电材料(比如，钨)，以形成叠层结构32的栅极层321；在栅线缝隙内填充作为介质层的间隔层(比如，氧化物层)、以及作为共源极的导电材料(比如，钛或氮化钛、多晶硅及/或金属钨)，以得到共源极结构，也即，该共源极结构包括形成于上述栅线缝隙中的间隔层和共源极。

步骤S12：将多个存储阵列芯片进行键合，得到存储阵列组合结构。

具体地，上述存储阵列组合结构中的多个存储阵列芯片可以在纵向(图3中的由下至上方向)上层叠设置，且该层叠设置的多个存储阵列芯片30可以具有统一朝向，也可以具有不同朝向。例如，当该多个存储阵列芯片30由下至上依次层叠设置时，对应该多个存储阵列芯片30可以均是正面朝上的或均是背面朝上的。又例如，当该多个存储阵列芯片30由下至上依次层叠设置时，对应该多个存储阵列芯片30中至少有一个是正面朝上的，并同时至少有一个是背面朝上的。其中，存储阵列芯片30的背面可以理解为该存储阵列芯片30中第二衬底31背离叠层结构32的一侧表面，存储阵列芯片30的正面可以理解为与该存储阵列芯片30的背面相对的一侧表面。

可以理解的是，本实施例不对上述存储阵列组合结构中存储阵列芯片30的朝向进行限定，并且，具体实施时，可以根据需要选择将存储阵列芯片30以正面朝上或以背面朝下这两种朝向中的任意一种在上述纵向上进行堆叠布置。

并且，具体实施时，可以采用现有成熟的键合工艺来实现上述多个存储阵列芯片30之间的键合。例如，在上述存储阵列组合结构中，当存在相邻两个存储阵列芯片30背对背层叠设置，也即，需要对该相邻两个存储阵列芯片30的背面进行键合时，可以通过直接键合技术、或者通过使用中间层(比如，焊料或粘合剂)的方式在该相邻两个存储阵列芯片30的背面之间形成键合。依次类推，当存在相邻两个存储阵列芯片30面对面层叠设置、或者当存在相邻两个存储阵列芯片30以相同朝向层叠设置时，也可以通过直接键合技术、或者通过使用中间层(比如，焊料或粘合剂)的方式在该相邻两个存储阵列芯片30的正面之间形成键合、或者在该相邻两个存储阵列芯片30的正面和背面之间形成键合。

步骤S13：形成多个互连导接柱，每个互连导接柱用于将各个存储阵列芯片中对应的功能结构一并连接到外围电路芯片的第一互连层。

在本实施例中，如图3所示，每个上述存储阵列芯片30还可以包括形成于叠层结构32、沟道结构33和共源极结构上的第二互连层34。具体地，如图5e和图3所示，当上述多个功能结构包括多个栅极层321时，对应上述多个互连导接柱可以包括多个字线互连导接柱81，对应每个上述存储阵列芯片30还可以包括形成于叠层结构32上的多个字线接触35a和多条字线互连线36a，其中，每一字线接触35a可以在垂直于第二衬底31的方向上延伸，且一端与对应的栅极层321电连接，另一端与对应的字线互连线35a和第二互连层34电连接，每一字线互连线36a可以在平行于第二衬底31的方向上延伸，且一端与对应的字线接触35a电连接，另一端与对应的字线互连导接柱81电连接。

并且，具体实施时，如图3所示，在一个存储阵列芯片30中，上述若干层栅极层321和栅绝缘层322的端部可以形成台阶结构，该台阶结构用于将叠层结构32中的栅极层321从背离第二衬底31的一侧引出。相应地，每个上述字线接触35a的一端可以在台阶结构的位置与对应的栅极层321电连接。

在一个实施例中，如图5e和图3所示，当上述多个功能结构包括多个沟道结构33时，对应上述多个互连导接柱可以包括多个位线互连导接柱82，对应每个上述存储阵列芯片30还可以包括形成于叠层结构32上的多个位线接触35b和多条位线36a，其中，每一位线接触35b可以在垂直于第二衬底31的方向上延伸，且一端与对应的沟道结构33电连接，另一端与对应的位线35b和第二互连层34电连接，每一位线36b可以在平行于第二衬底31的方向上延伸，且一端与对应的位线接触35b电连接，另一端与对应的位线互连导接柱82电连接。

在另一个实施例中，当上述多个功能结构包括多个共源极结构时，对应上述多个互连导接柱可以包括多个共源极线互连导接柱，具体地，如图3所示，每个上述存储阵列芯片30还可以包括形成于叠层结构32上的多条共源极线互连线(图中未示出)和多个共源极线接触(图中未示出)，每一共源极线接触可以在垂直于第二衬底31的方向上延伸，且一端与对应的共源极结构(图中未示出)电连接，另一端与对应的共源极线互连线和第二互连层34电连接，每一共源极线互连线可以在平行于上述第二衬底31的方向上延伸，且一端与对应的共源极线接触电连接，另一端与对应的共源极线互连导接柱电连接。

其中，上述第二互连层34、字线接触35a、字线互连线36a、字线互连导接柱81、位线接触35b、位线36b、位线互连导接柱82、共源极线接触、共源极线互连线、以及共源极线互连导接柱的材料可以采用导电材料，比如钨。

在上述实施例中，如图3和图5e所示，可以在上述存储阵列组合结构(例如，图5e中由第一存储阵列芯片30a和第二存储阵列芯片30b键合形成的存储阵列组合结构)中形成字线互连导接柱81、位线互连导接柱82和共源极线互连导接柱(图中未示出)，且字线互连导接柱81、位线互连导接柱82和共源极线互连导接柱中的任一者均不会与该存储阵列组合结构中存储阵列芯片30所包含的分别作为第一功能结构、第二功能结构和第三功能结构的栅极层321、沟道结构33和共源极结构相接触。例如，定义第一平面垂直于上述纵向，则上述字线互连导接柱81、位线互连导接柱82和共源极线互连导接柱中的任一者在该第一平面上的投影可以与上述栅极层321、沟道结构33和共源极结构在该第一平面上的投影完全不重叠。

具体地，在一个存储阵列芯片30中，上述第二衬底31可以包括阵列区域以及位于阵列区域周边的外围区域，其中，上述叠层结构32可以形成于阵列区域上，每一上述存储阵列芯片30还可以包括形成于外围区域上的存储阵列介质层37，且上述互连导接柱可以形成于存储阵列组合结构中的存储阵列介质层37中。其中，存储阵列介质层37的材料可以采用氧化硅等绝缘材料。

在一个具体实施例中，如图3和图5e所示，以上述存储阵列组合结构由两个存储阵列芯片30(也即，第一存储阵列芯片30a和第二存储阵列芯片30b)键合形成为例，当上述多个功能结构包括存储阵列芯片30中的多个栅极层321、多个沟道结构33和多个共源极结构时，每个字线互连导接柱81可以通过对应的字线互连线36a和对应的字线接触35a电连接到各个存储阵列芯片30中相应的栅极层321，每个位线互连导接柱82可以通过对应的位线36b和对应的位线接触35b电连接到各个存储阵列芯片30中相应的沟道结构33，上述共源极线互连导接柱(图中未示出)可以通过对应的共源极线互连线(图中未示出)和对应的共源极线接触(图中未示出)电连接到各个存储阵列芯片30中相应的共源极结构(图中未示出)。

可以理解的是，上述字线互连导接柱81、位线互连导接柱82、共源极线互连导接柱、字线接触35a、位线接触35b和共源极线接触可以在纵向上延伸，且彼此绝缘间隔设置，而上述字线互连线36a、位线36b和共源极线互连线可以在横向上延伸，并分别用于实现上述字线互连导接柱81与对应字线接触35a之间的电连接、上述位线互连导接柱82与对应位线接触35b之间的电连接、以及上述共源极线互连导接柱与对应共源极线接触之间的电连接。

在上述实施例中，对于任意一个字线互连导接柱81，上述存储阵列组合结构中每一个存储阵列芯片30均可以对应有至少一个栅极层。对于任意一个位线互连导接柱82，上述存储阵列组合结构中每一个存储阵列芯片30均可以对应有至少一个沟道结构。对于任意一个共源极线互连导接柱，上述存储阵列组合结构中每一个存储阵列芯片30均可以对应有至少一个共源极结构。

在一个具体实施例中，上述存储阵列组合结构中的各个存储阵列芯片30可以具有相同的叠层结构32，或者，具有相同数量的栅极层、沟道结构和共源极结构。例如，上述存储阵列组合结构中的每个存储阵列芯片30可以包括n1个栅极层321、n2个沟道结构33和n3个共源极结构，其中，n1、n2和n3均为大于1的正整数。

具体地，按照与第二衬底31之间距离由近及远的顺序，上述n1个栅极层321可以依次为：第1层栅极层321、第2层栅极层321、......、第n1层栅极层321，上述存储阵列组合结构中所有存储阵列芯片30的第1层栅极层321可以通过同一字线互连导接柱电连接到上述外围电路芯片20的第一互连层22，以实现上述多个存储阵列芯片30中第1层栅极层321之间的一并连接，依次类推，上述存储阵列组合结构中的所有存储阵列芯片30的第i1层栅极层321可以通过同一字线互连导接柱电连接到上述外围电路芯片20的第一互连层22，以实现上述多个存储阵列芯片30中第i1层栅极层321之间的一并连接。其中，i1为不大于n1的正整数。

依次类推，上述存储阵列组合结构中所有存储阵列芯片30的第1个沟道结构33可以通过同一位线互连导接柱电连接到上述外围电路芯片20的第一互连层22，以实现上述多个存储阵列芯片30中第1个沟道结构33之间的一并连接，依次类推，上述存储阵列组合结构中的所有存储阵列芯片30的第i2个沟道结构33可以通过同一位线互连导接柱电连接到上述外围电路芯片20的第一互连层22，以实现上述多个存储阵列芯片30中第i2个沟道结构33之间的一并连接。其中，i2为不大于n2的正整数。

依次类推，上述存储阵列组合结构中所有存储阵列芯片30的第1个共源极结构可以通过同一共源极线互连导接柱电连接到上述外围电路芯片20的第一互连层22，以实现上述多个存储阵列芯片30中第1个共源极结构之间的一并连接，依次类推，上述存储阵列组合结构中的所有存储阵列芯片30的第i3个共源极结构可以通过同一共源极线互连导接柱电连接到上述外围电路芯片20的第一互连层22，以实现上述多个存储阵列芯片30中第i3个共源极结构之间的一并连接。其中，i3为不大于n3的正整数。

在上述实施例中，如图3所示，在每个存储阵列芯片30中，上述第二互连层34可以具体包括位于上述字线接触35a、位线接触35b和共源极线接触上的多个第二布线层342、位于上述字线接触35a、位线接触35b和共源极线接触与该多个第二布线层342之间并在垂直于第二衬底31的方向上提供互连的第二导电通道341、以及多个第二导电触点343。具体地，上述第二布线层342可以用于将同一存储阵列芯片30中多个存储单元的位线连接在一起，将同一存储阵列芯片30中多个存储单元的字线连接在一起，或者将同一存储阵列芯片30中多个存储单元的共源极线连接在一起，并且，具体实施时，可以基于实际需要，对该多个第二布线层342的布置数量和布置位置进行调整。上述多个第二导电触点343能够在后续工艺中提供存储阵列芯片30内部的存储单元与上述外围电路芯片之间的电连接，且该多个第二导电触点343可以划分为：与上述存储阵列芯片30中存储单元的字线电连接的多个字线导电触点、与上述存储阵列芯片30中存储单元的位线电连接的多个位线导电触点、以及与上述存储阵列芯片30中存储单元的共源极线电连接的多个共源极线导电触点。

具体地，如图4所示，上述存储阵列芯片30的正面可以包括多个错位排布的字线导电触点区R1、多个错位排布的位线导电触点区R2、多个错位排布的共源极线导电触点区R3、以及至少一个绑定区R4，每个上述字线导电触点的顶端可以位于其对应的字线导电触点区R1中，每个上述位线导电触点的顶端可以位于其对应的位线导电触点区R2中，每个上述共源极线导电触点的顶端可以位于其对应的共源极线导电触点区R3中，并且后续工艺中形成的外部焊盘的顶端可以位于绑定区R4中。

可以理解的是，在上述存储阵列组合结构中，将通过字线接触35a和字线互连线36a连接到同一字线互连导接柱81的多个栅极层321归为一个栅极层组，将通过位线接触35b和位线36b连接到同一位线互连导接柱82的多个沟道结构33归为一个沟道结构组，将通过共源极线接触和共源极线互连线连接到同一共源极线互连导接柱的多个共源极结构归为一个共源极结构组，则每个栅极层组可以经由第二导电通道341电连接至对应的第二布线层342，然后经由该第二布线层342电连接至对应的字线导电触点；每个沟道结构组可以经由第二导电通道341电连接至对应的第二布线层342，然后经由该第二布线层342电连接至对应的位线导电触点；每个共源极结构组可以经由第二导电通道341电连接至对应的第二布线层342，然后经由该第二布线层342电连接至对应的共源极导电触点。

在上述实施例中，如图3所示，每个存储阵列芯片30所包含的存储阵列介质层37可以覆盖于上述堆叠结构32上，且填充于上述第二互连层34内，对应上述字线互连导接柱81、位线互连导接柱和共源极线互连导接柱可以在纵向上至少部分穿过上述存储阵列结构组合中存储阵列芯片30所包含的存储阵列介质层37。

如此，通过将形成于不同衬底(或晶圆)上的多个存储阵列芯片进行堆叠设置，并将不同存储阵列芯片中的功能结构一并连接到同一外围电路芯片上，大大增加了堆叠方向上存储单元的数量，同时节省了外围电路芯片的数量，减少了外围电路芯片中驱动器的数量，且相比较于现有技术中通过减薄膜厚度或通过垂直堆叠多个栅叠层结构来提高存储容量的方案，本实施例能够利用现有成熟工艺制备外围电路芯片和存储阵列芯片，并通过键合、深孔刻蚀以及金属互连等简单工艺即可实现存储密度和容量的增大，同时保证良率，从而能够在不增加形成三维存储器的工艺难度的情况下，提高三维存储器的存储密度和容量。

在上述实施例中，在上述步骤S12之后，且在上述步骤S13之前，还可以包括：将上述外围电路芯片20键合到存储阵列组合结构在纵向的一侧表面上。并且，在将上述多个存储阵列芯片30进行键合之前，也即，在上述步骤S12之前，还可以对各个存储阵列芯片30的第二衬底31进行减薄处理。如此，有利于提高三维存储器的空间使用率，以进一步提高三维存储器的存储密度。

在另一些实施例中，在将上述多个存储阵列芯片30进行键合之前，还可以通过刻蚀工艺在各个存储阵列芯片30的第二衬底31上形成过孔，并利用绝缘材料对该过孔进行填充，接着在将上述多个存储阵列芯片30进行键合时，可以使得键合得到的存储阵列组合结构中上述多个存储阵列芯片30的第二衬底31上形成的过孔在上述纵向上对齐，并在后续步骤中形成字线互连导接柱81、位线互连导接柱82和共源极线互连导接柱时，可以使得该字线互连导接柱81、位线互连导接柱82和共源极线互连导接柱通过上述过孔贯穿各个存储阵列芯片30的第二衬底31，以进一步提高三维存储器的空间使用率。

具体举例，上述多个存储阵列芯片30可以包括第一存储阵列芯片和第二存储阵列芯片，对应地，上述步骤S12可以具体包括：

步骤S123：将第一存储阵列芯片的背面与第二存储阵列芯片的背面进行键合，得到存储阵列组合结构。

具体地，在上述步骤S123之前，还可以包括：

步骤S121：对第一存储阵列芯片的第二衬底和第二存储阵列芯片的第二衬底进行减薄处理。

其中，步骤S121完成后的剖面结构示意图如图5a所示。

具体地，可以先将第一存储阵列芯片30a的正面键合于第一芯片载体40上，并将第二存储阵列芯片30b的正面键合于第二芯片载体50上，然后对该第一存储阵列芯片30a的第二衬底31a和第二存储阵列芯片30b的第二衬底31b进行减薄处理，其中，减薄处理可以包括：研磨、湿法刻蚀、干法刻蚀或者化学机械抛光等。如此，能够减少形成的整体芯片的厚度，以提高三维存储器的空间使用率。

并且，为了进一步提高三维存储器的空间使用率，在上述步骤S121之后，且在上述步骤S123之前，还可以包括：

步骤S122：在第一存储阵列芯片的第二衬底的外围区域上形成第一过孔，并在第二存储阵列芯片的第二衬底的外围区域上形成第二过孔，其中，在存储阵列组合结构中，第一过孔和第二过孔相连通，且互连导接柱经由第一过孔和第二过孔分别贯穿第一存储阵列芯片的第二衬底和第二存储阵列芯片的第二衬底。

其中，步骤S122完成后的剖面结构示意图如图5b所示。

具体地，可以去除位于第一存储阵列芯片30a的第一选定区域中的第二衬底31a，以形成第一过孔311a，并去除位于第二存储阵列芯片30b的第二选定区域中的第二衬底31b，以形成第二过孔311b。其中，上述第一选定区域可以位于第一存储阵列芯片30a的第二衬底31a的外围区域中，上述第二选定区域可以位于第二存储阵列芯片30b的第二衬底31b的外围区域中。

并且，在第一存储阵列芯片30a的第二衬底31a中形成第一过孔311a，以及在第二存储阵列芯片30b的第二衬底31b中形成第二过孔311b之后，可以利用绝缘材料对该第一过孔311a和第二过孔311b进行填平处理，并可以接着执行上述步骤S123，且上述步骤S123完成后的剖面结构示意图可以如图5c所示。

具体地，如图5c所示，上述步骤S123可以具体包括：将第一存储阵列芯片30a的背面和第二存储阵列芯片30b的背面相互接触，以使得这两个存储阵列芯片的背面中所包含的衬底表面和绝缘材料表面分别相互键合在一起。如此，能够确保得到的存储阵列组合结构中，第一存储阵列芯片30a的第二衬底31a上形成的第一过孔311a与第二存储阵列芯片30b的第二衬底31b上形成的第二过孔311b是相连通的，以便于后续工艺中形成的字线互连导接柱、位线互连导接柱和共源极线互连导接柱能够通过上述第一过孔和第二过孔贯穿这两个存储阵列芯片的第二衬底。

可以理解的是，通过将上述第一存储阵列芯片30a和第二存储阵列芯片以背面对背面的方式键合固定，可以实现这两个存储阵列芯片中的存储单元共用高压P肼，并同时能够增大单位面积上的存储单元密度。

在一个实施例中，在上述步骤S123之后，且在上述S13之前，还可以包括：

步骤S16：将外围电路芯片的正面与存储阵列组合结构中第二存储阵列芯片的正面进行键合。

其中，步骤S16完成后的剖面结构示意图如图5d所示。

具体地，上述步骤S16可以具体包括：

步骤S161：去除位于存储阵列组合结构中第二存储阵列芯片30b的正面上的第二芯片载体50，以使该第二存储阵列芯片30b的正面暴露出来。

步骤S162：在外围电路芯片20的正面上形成第一介质层61和贯穿第一介质层61的第一键合触点62，并在存储阵列组合结构中第二存储阵列芯片30b的正面上形成第二介质层71和贯穿第二介质层71的第二键合触点72，其中，第一键合触点62与外围电路芯片20的第一互连层电连接，第二键合触点72与第二存储阵列芯片30b的第二互连层电连接。

步骤S163：将第一键合触点62和第二键合触点72进行对准并键合，以将外围电路芯片20的正面与存储阵列组合结构中第二存储阵列芯片30b的正面进行键合。

其中，第一介质层61和第二介质层71的材料可以采用绝缘材料，比如氧化硅。第一键合触点62和第二键合触点72的材料可以采用导电材料，比如钨。

具体地，将上述外围电路芯片20的正面与存储阵列组合结构中第二存储阵列芯片30b的正面进行键合的过程可以包括：将外围电路芯片20的正面和第二存储阵列芯片30b的正面相对放置，并使得第一介质层61和第二介质层71相接触，以及使得第一键合触点62和第二键合触点72相接触；然后，通过加热，使得第一键合触点62和第二键合触点72电性连接在一起，并通过使位于第一介质层61和第二介质层62之间接触面(图5d中的虚线)上的游离离子和/或原子互相结合，而将这两个介质层键合在一起。如此，有利于提高外围电路芯片20的正面与第二存储阵列芯片30b的正面之间的键合稳定性。

相应地，上述步骤S13完成后的剖面结构示意图如图5e所示。具体地，上述步骤S13可以包括：在存储阵列组合结构中形成字线互连导接柱81、位线互连导接柱82和共源极线互连导接柱(图中未示出)，该字线互连导接柱81、位线互连导接柱82和共源极线互连导接柱可以位于上述存储阵列组合结构中所包含的叠层结构的周边，并通过第一过孔311a贯穿存储阵列组合结构中第一存储阵列芯片30a的第二衬底31a，通过第二过孔311b贯穿存储阵列组合结构中第二存储阵列芯片30b的第二衬底31b。

具体地，上述字线互连导接柱81、位线互连导接柱82和共源极线互连导接柱可以通过同一道刻蚀工艺形成，且这三个互连导接柱的一端可以位于上述存储阵列组合结构中第一存储阵列芯片30a的正面内，另一端可以由上向下延伸至第二存储阵列芯片30b中对应的第二布线层位置处、或者更深处(比如，第一存储阵列芯片30a的正面内)。

在一个具体实施例中，在上述步骤S13之后，还可以包括：

步骤S17：形成外围焊盘接触，并在存储阵列组合结构中第一存储阵列芯片的正面上形成外围焊盘，外围焊盘接触用于将第一互连层电连接到外围焊盘。

其中，步骤S17完成后的剖面结构示意图如图5f所示。

具体地，上述外围焊盘84在上述存储阵列组合结构中的第二衬底31a/31b上的投影可以位于该第二衬底31a/31b的外围区域中，上述外围焊盘接触83可以形成于上述存储阵列组合结构所包含的存储阵列介质层中，具体地，上述外围焊盘接触83可以在垂直于上述存储阵列组合结构中的第二衬底31a/31b的方向上延伸，并通过上述第一过孔311a贯穿存储阵列组合结构中第一存储阵列芯片30a的第二衬底31a，通过上述第二过孔311b贯穿存储阵列组合结构中第二存储阵列芯片30b的第二衬底31b。并且，该外围焊盘接触83的一端可以与上述外围焊盘84相连接，另一端可以与上述外围电路芯片20的第一互连层相连接，以将外围电路芯片20的第一互连层电连接到外围焊盘84。

区别于现有技术，本实施例提供的三维存储器的制作方法，通过形成外围电路芯片和多个存储阵列芯片，外围电路芯片包括第一衬底和形成于第一衬底上的第一互连层，每个存储阵列芯片包括多个功能结构，并将多个存储阵列芯片进行键合，得到存储阵列组合结构，之后形成多个互连导接柱，每个互连导接柱用于将各个存储阵列芯片中对应的功能结构一并连接到外围电路芯片的第一互连层，从而，能够利用现有成熟工艺制备外围电路芯片和存储阵列芯片，并通过键合、深孔刻蚀以及金属互连等简单工艺即可实现存储密度和容量的增大，同时保证良率，且不会增加形成三维存储器的工艺难度。

根据本发明上述方法实施例制作而成的三维存储器如图5f所示，该三维存储器包括外围电路芯片20、由多个存储阵列芯片30a/30b键合形成的存储阵列组合结构、以及多个互连导接柱81/82。其中，外围电路芯片20可以包括第一衬底和位于第一衬底上的第一互连层。每个存储阵列芯片30a/30b可以包括多个功能结构，且上述存储阵列组合结构中的多个存储阵列芯片30a/30b可以在纵向(也即，图5f中的由上至下方向)上层叠设置。每个互连导接柱81/82可以用于将各个存储阵列芯片30a/30b中对应的功能结构一并连接到外围电路芯片20的第一互连层。

具体地，每个上述存储阵列芯片30a/30b可以包括第二衬底、位于该第二衬底上的叠层结构、在垂直于第二衬底的方向上贯穿叠层结构的沟道结构和共源极结构、以及位于叠层结构、沟道结构和共源极结构上的第二互连层，其中，上述叠层结构可以包括在垂直于第二衬底的方向上交替层叠设置的若干层栅极层和栅绝缘层，上述多个功能结构包括多个栅极层、多个沟道结构和/或多个共源极结构。

在一个实施例中，当上述多个功能结构包括多个栅极层时，对应上述多个互连导接柱81/82可以包括多个字线互连导接柱81。具体地，每个存储阵列芯片30a/30b还可以包括位于叠层结构上的多条字线互连线和多个字线接触。其中，每一字线接触可以在垂直于第二衬底的方向上延伸，且一端与对应的栅极层电连接，另一端与对应的字线互连线和第二互连层电连接。每一字线互连线可以在平行于上述第二衬底的方向上延伸，且一端与对应的字线接触电连接，另一端与对应的字线互连导接柱81电连接。

在一个实施例中，当上述多个功能结构包括多个沟道结构时，对应上述多个互连导接柱81/82可以包括多个位线互连导接柱82。具体地，每个存储阵列芯片30a/30b还可以包括位于叠层结构上的多条位线和多个位线接触。其中，每一位线接触可以在垂直于第二衬底的方向上延伸，且一端与对应的沟道结构电连接，另一端与对应的位线和第二互连层电连接。每一位线可以在平行于上述第二衬底的方向上延伸，且一端与对应的位线接触电连接，另一端与对应的位线互连导接柱82电连接。

在一个实施例中，当上述多个功能结构包括多个共源极结构时，对应上述多个互连导接柱81/82可以包括多个共源极线互连导接柱。具体地，每个存储阵列芯片30a/30b还可以包括位于所述叠层结构上的多条共源极线互连线和多个共源极线接触。其中，每一共源极线接触可以在垂直于第二衬底的方向上延伸，且一端与对应的共源极结构电连接，另一端与对应的共源极线互连线和第二互连层电连接。每一共源极线互连线可以在平行于第二衬底的方向上延伸，且一端与对应的共源极线接触电连接，另一端与对应的共源极线互连导接柱电连接。

在上述实施例中，在一个存储阵列芯片30a/30b中，上述第二衬底可以包括阵列区域以及位于阵列区域周边的外围区域，其中，上述叠层结构位于阵列区域上，每一上述存储阵列芯片30a/30b还可以包括位于外围区域上的存储阵列介质层，且上述互连导接柱81/82可以形成于存储阵列组合结构中的存储阵列介质层中。

在一个具体实施例中，上述多个存储阵列芯片可以包括第一存储阵列芯片30a和第二存储阵列芯片30b，且在上述存储阵列组合结构中，第一存储阵列芯片30a的背面与第二存储阵列芯片30b的背面相互键合，上述外围电路芯片20的正面可以与第二存储阵列芯片30b的正面相互键合。

具体地，在上述存储阵列组合结构中，上述第一存储阵列芯片30a的第二衬底的外围区域上可以设有第一过孔，上述第二存储阵列芯片30b的第二衬底的外围区域上可以设有第二过孔，且在上述存储阵列组合结构中，上述第一过孔和上述第二过孔可以相连通，上述互连导接柱81/82可以经由上述第一过孔和上述第二过孔分别贯穿第一存储阵列芯片30a的第二衬底和第二存储阵列芯片30b的第二衬底。

并且，上述外围电路芯片20还可以包括位于第一互连层背离第一衬底的一侧上的第一介质层61和贯穿该第一介质层61的第一键合触点62，上述第二存储阵列芯片30b还可以包括位于叠层结构背离第二衬底的一侧上的第二介质层71和贯穿该第二介质层71的第二键合触点72。

具体地，第一键合触点62可以与上述20外围电路芯片的第一互连层电连接，第二键合触点72可以与上述第二存储阵列芯片30b的第二互连层电连接，且第一键合触点62和第二键合触点72相互对准并键合，以使上述外围电路芯片20的正面与上述第二存储阵列芯片30b的正面相互键合。

在一些实施例中，上述三维存储器还可以包括外围焊盘接触83、以及位于上述存储阵列组合结构中第一存储阵列芯片30a的正面上的外围焊盘84。其中，外围焊盘接触83用于将上述外围电路芯片20的第一互连层电连接到外围焊盘84。

需要说明的是，本实施例中三维存储器的各个结构可以参考上述方法实施例中所描述的具体实施方式，故此处不再赘述。

区别于现有技术，本实施例提供的三维存储器，通过将形成于不同衬底上的多个存储阵列芯片进行堆叠设置，并将不同存储阵列芯片中的功能结构并联连接到同一外围电路芯片上，大大增加了堆叠方向上存储单元的数量，同时节省了外围电路芯片的数量，减少了外围电路芯片中驱动器的数量，且相比较于现有技术中通过减薄膜厚度或通过垂直堆叠多个栅叠层结构来提高存储容量的方案，本实施例能够利用现有成熟工艺制备外围电路芯片和存储阵列芯片，并通过键合、深孔刻蚀以及金属互连等简单工艺即可实现存储密度和容量的增大，同时保证良率，从而能够在不增加形成三维存储器的工艺难度的情况下，提高三维存储器的存储密度和容量。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种三维存储器的制作方法，其特征在于，包括：

形成外围电路芯片和多个存储阵列芯片，所述外围电路芯片包括第一衬底和形成于所述第一衬底上的第一互连层，每个所述存储阵列芯片包括多个功能结构；

将所述多个存储阵列芯片进行键合，得到存储阵列组合结构；

形成多个互连导接柱，每个所述互连导接柱用于将各个所述存储阵列芯片中对应的所述功能结构一并连接到所述外围电路芯片的所述第一互连层。

2.根据权利要求1所述的三维存储器的制作方法，其特征在于，每个所述存储阵列芯片包括第二衬底、形成于所述第二衬底上的叠层结构、在垂直于所述第二衬底的方向上贯穿所述叠层结构的沟道结构和共源极结构、以及形成于所述叠层结构、所述沟道结构和所述共源极结构上的第二互连层，所述叠层结构包括在垂直于所述第二衬底的方向上交替层叠设置的若干层栅极层和栅绝缘层，所述多个功能结构包括多个所述栅极层、多个所述沟道结构和/或多个所述共源极结构。

3.根据权利要求2所述的三维存储器的制作方法，其特征在于，所述多个功能结构包括多个所述栅极层，所述多个互连导接柱包括多个字线互连导接柱，每个所述存储阵列芯片还包括形成于所述叠层结构上的多条字线互连线和多个字线接触，每一所述字线接触在垂直于所述第二衬底的方向上延伸，且一端与对应的所述栅极层电连接，另一端与对应的所述字线互连线和所述第二互连层电连接，每一所述字线互连线在平行于所述第二衬底的方向上延伸，且一端与对应的所述字线接触电连接，另一端与对应的所述字线互连导接柱电连接。

4.根据权利要求2所述的三维存储器的制作方法，其特征在于，所述多个功能结构包括多个所述沟道结构，所述多个互连导接柱包括多个位线互连导接柱，每个所述存储阵列芯片还包括形成于所述叠层结构上的多条位线和多个位线接触，每一所述位线接触在垂直于所述第二衬底的方向上延伸，且一端与对应的所述沟道结构电连接，另一端与对应的所述位线和所述第二互连层电连接，每一所述位线在平行于所述第二衬底的方向上延伸，且一端与对应的所述位线接触电连接，另一端与对应的所述位线互连导接柱电连接。

5.根据权利要求2所述的三维存储器的制作方法，其特征在于，所述多个功能结构包括多个所述共源极结构，所述多个互连导接柱包括多个共源极线互连导接柱，每个所述存储阵列芯片还包括形成于所述叠层结构上的多条共源极线互连线和多个共源极线接触，每一所述共源极线接触在垂直于所述第二衬底的方向上延伸，且一端与对应的所述共源极结构电连接，另一端与对应的所述共源极线互连线和所述第二互连层电连接，每一所述共源极线互连线在平行于所述第二衬底的方向上延伸，且一端与对应的所述共源极线接触电连接，另一端与对应的所述共源极线互连导接柱电连接。

6.根据权利要求2所述的三维存储器的制作方法，其特征在于，所述第二衬底包括阵列区域以及位于所述阵列区域周边的外围区域，所述叠层结构形成于所述阵列区域上，每一所述存储阵列芯片还包括形成于所述外围区域上的存储阵列介质层，且所述互连导接柱形成于所述存储阵列组合结构中的所述存储阵列介质层中。

7.根据权利要求6所述的三维存储器的制作方法，其特征在于，所述多个存储阵列芯片包括第一存储阵列芯片和第二存储阵列芯片，所述将所述多个存储阵列芯片进行键合，得到存储阵列组合结构，具体包括：

将所述第一存储阵列芯片的背面与所述第二存储阵列芯片的背面进行键合，得到存储阵列组合结构。

8.根据权利要求7所述的三维存储器的制作方法，其特征在于，在所述将所述第一存储阵列芯片的背面与所述第二存储阵列芯片的背面进行键合之前，还包括：

将所述第一存储阵列芯片的正面键合于第一芯片载体上，并将所述第二存储阵列芯片的正面键合于第二芯片载体上；

对所述第一存储阵列芯片的第二衬底和所述第二存储阵列芯片的第二衬底进行减薄处理；

在所述第一存储阵列芯片的第二衬底的所述外围区域上形成第一过孔，并在所述第二存储阵列芯片的第二衬底的所述外围区域上形成第二过孔；

其中，在所述存储阵列组合结构中，所述第一过孔和所述第二过孔相连通，且所述互连导接柱经由所述第一过孔和所述第二过孔分别贯穿所述第一存储阵列芯片的第二衬底和所述第二存储阵列芯片的第二衬底。

9.根据权利要求7所述的三维存储器的制作方法，其特征在于，在所述将所述第一存储阵列芯片的背面与所述第二存储阵列芯片的背面进行键合，得到存储阵列组合结构之后，还包括：

将所述外围电路芯片的正面与所述存储阵列组合结构中所述第二存储阵列芯片的正面进行键合。

10.根据权利要求9所述的三维存储器的制作方法，其特征在于，所述将所述外围电路芯片的正面与所述存储阵列组合结构中所述第二存储阵列芯片的正面进行键合，具体包括：

在所述外围电路芯片的正面上形成第一介质层和贯穿所述第一介质层的第一键合触点，并在所述存储阵列组合结构中所述第二存储阵列芯片的正面上形成第二介质层和贯穿所述第二介质层的第二键合触点，所述第一键合触点与所述外围电路芯片的第一互连层电连接，所述第二键合触点与所述第二存储阵列芯片的第二互连层电连接；

将所述第一键合触点和所述第二键合触点进行对准并键合。

11.一种三维存储器，其特征在于，包括：

外围电路芯片，包括第一衬底和位于所述第一衬底上的第一互连层；

由多个存储阵列芯片键合形成的存储阵列组合结构，每个所述存储阵列芯片包括多个功能结构；

多个互连导接柱，每个所述互连导接柱用于将各个所述存储阵列芯片中对应的所述功能结构一并连接到所述外围电路芯片的所述第一互连层。

12.根据权利要求11所述的三维存储器，其特征在于，每个所述存储阵列芯片包括第二衬底、位于所述第二衬底上的叠层结构、在垂直于所述第二衬底的方向上贯穿所述叠层结构的沟道结构和共源极结构、以及位于所述叠层结构、所述沟道结构和所述共源极结构上的第二互连层，所述叠层结构包括在垂直于所述第二衬底的方向上交替层叠设置的若干层栅极层和栅绝缘层，所述多个功能结构包括多个所述栅极层、多个所述沟道结构和/或多个所述共源极结构。

13.根据权利要求12所述的三维存储器，其特征在于，所述多个功能结构包括多个所述栅极层，所述多个互连导接柱包括多个字线互连导接柱，每个所述存储阵列芯片还包括位于所述叠层结构上的多条字线互连线和多个字线接触，每一所述字线接触在垂直于所述第二衬底的方向上延伸，且一端与对应的所述栅极层电连接，另一端与对应的所述字线互连线和所述第二互连层电连接，每一所述字线互连线在平行于所述第二衬底的方向上延伸，且一端与对应的所述字线接触电连接，另一端与对应的所述字线互连导接柱电连接。

14.根据权利要求12所述的三维存储器，其特征在于，所述多个功能结构包括多个所述沟道结构，所述多个互连导接柱包括多个位线互连导接柱，每个所述存储阵列芯片还包括位于所述叠层结构上的多条位线和多个位线接触，每一所述位线接触在垂直于所述第二衬底的方向上延伸，且一端与对应的所述沟道结构电连接，另一端与对应的所述位线和所述第二互连层电连接，每一所述位线在平行于所述第二衬底的方向上延伸，且一端与对应的所述位线接触电连接，另一端与对应的所述位线互连导接柱电连接。

15.根据权利要求12所述的三维存储器，其特征在于，所述多个功能结构包括多个所述共源极结构，所述多个互连导接柱包括多个共源极线互连导接柱，每个所述存储阵列芯片还包括位于所述叠层结构上的多条共源极线互连线和多个共源极线接触，每一所述共源极线接触在垂直于所述第二衬底的方向上延伸，且一端与对应的所述共源极结构电连接，另一端与对应的所述共源极线互连线和所述第二互连层电连接，每一所述共源极线互连线在平行于所述第二衬底的方向上延伸，且一端与对应的所述共源极线接触电连接，另一端与对应的所述共源极线互连导接柱电连接。

16.根据权利要求12所述的三维存储器，其特征在于，所述第二衬底包括阵列区域以及位于所述阵列区域周边的外围区域，所述叠层结构位于所述阵列区域上，每一所述存储阵列芯片还包括位于所述外围区域上的存储阵列介质层，且所述互连导接柱形成于所述存储阵列组合结构中的所述存储阵列介质层中。

17.根据权利要求16所述的三维存储器，其特征在于，所述多个存储阵列芯片包括第一存储阵列芯片和第二存储阵列芯片，且在所述存储阵列组合结构中，所述第一存储阵列芯片的背面与所述第二存储阵列芯片的背面相互键合。

18.根据权利要求17所述的三维存储器，其特征在于，在所述存储阵列组合结构中，所述第一存储阵列芯片的第二衬底的所述外围区域上设有第一过孔，所述第二存储阵列芯片的第二衬底的所述外围区域上设有第二过孔，且在所述存储阵列组合结构中，所述第一过孔和所述第二过孔相连通，所述互连导接柱经由所述第一过孔和所述第二过孔分别贯穿所述第一存储阵列芯片的第二衬底和所述第二存储阵列芯片的第二衬底。

19.根据权利要求17所述的三维存储器，其特征在于，所述外围电路芯片的正面与所述第二存储阵列芯片的正面相互键合。

20.根据权利要求19所述的三维存储器，其特征在于，

所述外围电路芯片包括位于所述第一互连层背离所述第一衬底的一侧上的第一介质层、以及贯穿所述第一介质层的第一键合触点；

所述第二存储阵列芯片包括位于所述叠层结构背离所述第二衬底的一侧上的第二介质层和贯穿所述第二介质层的第二键合触点；

其中，所述第一键合触点与所述外围电路芯片的第一互连层电连接，所述第二键合触点与所述第二存储阵列芯片的第二互连层电连接，且所述第一键合触点和所述第二键合触点相互对准并键合。

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