CN115513211A - 半导体器件及其制作方法以及存储器系统 - Google Patents

Abstract

本公开实施例公开了一种半导体器件及其制作方法以及存储器系统，所述半导体器件包括：第一半导体结构，包括晶体管、第一电容以及第二电容；其中，所述第一电容位于所述晶体管的一端，所述第一电容中的一个电极与所述晶体管的漏极耦接；所述第一电容被配置为存储数据的电容，所述第二电容被配置为CMOS控制电路中的电容。

Description

半导体器件及其制作方法以及存储器系统

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法以及存储器系统。

背景技术

一些半导体器件，例如动态随机存储器(dynamic random access memory，DRAM)，可包括存储阵列以及控制电路，控制电路可对存储阵列进行控制，操作存储阵列进行读写或者擦除。

控制电路中包括不同的电容，以实现控制电路的各种电性功能，进而对存储阵列进行控制操作。随着存储阵列集成度的提高，控制电路的集成度也需要不断提高以满足对高集成度存储阵列的控制，于是控制电路中电容的集成度也随之提高。因此，如何提高电容的集成度成为亟待解决的问题。

发明内容

根据本公开实施例的第一方面，提供一种半导体器件，包括：

第一半导体结构，包括晶体管、第一电容以及第二电容；其中，所述第一电容位于所述晶体管的一端，所述第一电容中的一个电极与所述晶体管的漏极耦接；

所述第一电容被配置为存储数据的电容，所述第二电容被配置为CMOS控制电路中的电容。

根据本公开实施例的第二方面，提供一种半导体器件的制作方法，包括：

提供第一衬底；

在所述第一衬底上形成第一半导体结构；其中，所述第一半导体结构包括晶体管、第一电容以及第二电容；所述第一电容位于所述晶体管远离所述第一衬底的一端，所述第一电容中的一个电极与所述晶体管的漏极耦接；

其中，所述第一电容被配置为存储数据的电容，所述第二电容被配置为CMOS控制电路中的电容。

本公开实施例，将第一半导体结构与第二半导体结构键合，在第一半导体结构中设置晶体管、第一电容以及第二电容，第一电容与晶体管耦接构成存储数据的电容，第二电容被配置为CMOS控制电路中的电容。相较于将第二电容设置于其他半导体结构中来构成控制电路的方案，本公开实施例的第二电容的尺寸以及设置方式，不会限制其他半导体结构中其他控制电路器件的集成度提高，并且，在提高第二电容集成度的同时还可维持甚至提高控制电路的集成度。

附图说明

图1是根据本公开实施例示出的一种半导体器件的示意图；

图2是根据本公开实施例示出的一种第一电容的示意图；

图3是根据本公开实施例示出的另一种第一电容的示意图；

图4是根据本公开实施例示出的一种半导体器件的制作方法的流程示意图；

图5a至图5e是根据本公开实施例示出的一种第一半导体结构的制作方法的示意图；

图6是根据本公开实施例示出的一种第二半导体结构的制作方法的示意图；

图7a至图7e是根据本公开实施例示出的一种半导体器件的制作方法的示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

在动态随机存储器(dynamic random access memory，DRAM)中，存储阵列和控制电路可分别设置于同一个衬底的不同区域，控制电路可包括具有CMOS结构的CMOS控制电路。例如，存储阵列与控制电路可水平并列设置，即控制电路可设置于存储阵列的一端。或者，存储阵列与电路分别设置在不同的衬底上，之后通过键合工艺使得存储阵列与电路形成电信号互联，控制电路可位于存储阵列的上部或者下部。

电容作为控制电路的一部分，往往会和控制电路的其他器件一起制作。电容可包括第一电极、介电层以及第二电极，介电层将第一电极和第二电极电隔离，第一电极和第二电极可分别施加不同的电压，介电层包括绝缘材料或者气隙。

相较于控制电路中CMOS晶体管中栅极等部件的尺寸，电容的第一电极、介电层以及第二电极具有更大的尺寸，以获得更大的电极正对面积(第一电极与第二电极重叠的面积)，由此来保持较高电容量以及较高的耐受电压，降低电容被高压击穿的风险。在一些控制电路中，往往会串联或者并联多个电容以配置不同功能的电路，所以电容会占用控制电路的一部分区域，会限制CMOS晶体管等器件的集成度的提高。并且当电容的集成度增大时，电容占用控制电路的区域会进一步增多，进一步压缩控制电路其他器件的制作区域，阻碍控制电路集成度的提高。

随着DRAM存储阵列集成度的不断提高，控制电路的集成度也在不断提高，电容的集成度也在不断提高。对此，本公开实施例提供一种半导体器件。

图1是根据本公开实施例示出的一种半导体器件的示意图。参照图1所示，半导体器件100包括：

第一半导体结构101，包括晶体管111、第一电容112以及第二电容113；其中，第一电容112位于晶体管111的一端，第一电容112中的一个电极与晶体管111的漏极耦接；第一电容112被配置为存储数据的电容，第二电容被配置为CMOS控制电路中的电容。

具体的，参照图1所示，在第一半导体结构101中，第一电容112与晶体管111在z方向上层叠设置，第一电容112中的一个电极与晶体管111的漏极耦接，一个第一电容112与一个晶体管111构成一个DRAM存储单元，通过晶体管111的导通与关闭，实现对第一电容112选定与非选定，进而可实现对选中的存储单元进行读、写或者擦除操作。本公开实施例对第一电容112和晶体管111的数量不作限制，可以是第一电容112阵列与晶体管111阵列耦接，构成DRAM存储阵列。

可以理解的是，晶体管111的源极与漏极是一种相对的概念，跟晶体管111实际接入电路的方式相关，而与源极与漏极处于晶体管111的物理位置无关。在一些示例中，当晶体管111接入电路后，可将晶体管111接入电路的输入端作为源极，输出端作为漏极，载流子从源极流入漏极。为了更好的解释说明本公开实施例中第一电容112与晶体管111的耦接关系，将晶体管111与电容耦接的一端作为漏极，而晶体管111的源极则可以与施加操作电压的位线119耦接。

继续参照图1所示，在一些实施例中，第二电容113可不与晶体管111耦接，第二电容113可被配置为CMOS控制电路中的电容使用，CMOS控制电路的其他器件可在其他半导体结构(例如，图1中所示的第二半导体结构)中设置。

在一些实施例中，半导体器件100还包括：

第二半导体结构102，位于晶体管111远离第一电容112的一侧，第二半导体结构102与第一半导体结构101键合；其中，第二半导体结构102与第二电容113耦接，以配置为CMOS控制电路。

第二半导体结构102中包括有CMOS结构在内的各种器件，第二电容113与第二半导体结构102耦接以构成CMOS控制电路，以控制存储阵列的读、写或者擦除操作。在z方向上，第一半导体结构101和第二半导体结构102通过键合技术进行堆叠并实现电信号互联，键合可包括混合键合。

在一些实施例中，第二电容113可被配置为电荷泵电容器，实现电压的升压降压或者负压的转换，以对存储阵列提供不同的操作电压。

在一些实施例中，第二电容113可配置为解耦电容器，用以降低器件内部不同模块的不同电压的之间的噪声干扰。

可以理解的是，本公开实施例的第二电容113与存储电容(第一电容112)设置在第一半导体结构101中，第二电容113的尺寸、数量以及排布方式，不会限制第二半导体结构102中器件的设置以及排布。相较于将第二电容113设置于第二半导体结构102的方案，本公开实施例在提高第二电容113的集成度的同时，可以维持甚至是提高控制电路其他器件的集成度。

在一些实施例中，参照图1所示，晶体管111包括：

半导体柱1111，晶体管111的源极和漏极分别位于半导体柱1111相对的两端；

栅介质层1113以及栅极1112；其中，栅介质层1113位于半导体柱1111和栅极1112之间。

栅介质层1113可覆盖半导体柱1111的侧面，栅极1112覆盖栅介质层1113。

示例性的，半导体柱1111的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其他半导体材料。

半导体柱1111可以是沿着z方向延伸的柱状结构，晶体管111的源极以及漏极分别位于半导体柱1111在z方向的相对两端。半导体柱1111的两端具有相同的掺杂类型，例如n型掺杂，分别为源极以及漏极。半导体柱1111两端之间的区域具有与源极(或者漏极)相反的掺杂类型，例如p型掺杂，作为晶体管111的沟道。

栅介质层1113覆盖半导体柱1111的一个侧面，栅极1112覆盖栅介质层1113。栅介质层1113的组成材料可包括：氧化硅、氮氧化硅、氮化硅或者氧化铝等绝缘材料。

在一些实施例中，参照图1所示，栅介质层1113可包括多层结构，例如可以为氧化硅和氧化铝，氧化铝可位于栅极1112和氧化硅之间，氧化铝为高介电材料的一种。在达到相同绝缘性能的前提下，高介电材料所需的膜层厚度要比氧化硅的膜层厚度要薄，利于半导体柱1111以及栅极1112集成度的提高。

栅极1112的组成材料可包括：钨、金、银、铂、铜、铝、钛或者镍等导电材料。

通过对栅极1112的施加不同的电压，来实现晶体管111的导通与关闭，实现对第一电容112的选定与非选定，从而实现对存储单元的读、写或者擦除操作。

相邻的晶体管111之间设置有绝缘的填充层1114，填充层1114用以支撑晶体管111并形成电隔离。填充层1114具有气隙，用以减少填充层1114的介电常数，降低相邻晶体管111之间的寄生电容，提高器件稳定性。

填充层1114的组成材料可包括：氧化硅、氮化硅、氮氧化硅、氧化铝、聚硅氧烷或者聚硅氮烷等绝缘材料。

在一些实施例中，参照图2所示，沿着第一电容112的径向，第一电容112包括：第一电极1121，围绕第一电极1121的介电层1122和第二电极1123；其中，介电层1122位于第一电极1121和第二电极1123之间。

图2示出了第一电容112在xoz面的截面图，图2还示出了第一电容112在xoy面的截面图。在图2中，第一电极1121为柱状结构，介电层1122和第二电极1123为围绕第一电极1121的膜层结构。

在另外一些实施例中，参照图3所示，沿着第一电容112的径向，第一电容112还可包括芯部1124，第一电极1121、介电层1122以及第二电极1123围绕芯部1124设置。芯部1124为柱状结构，第一电极1121、介电层1122以及第二电极1123都为膜层结构。

相较于电极为平板结构的平板电容结构，本实施例中的第一电容112在占据相同的器件面积时，第一电极1121和第二电极1123可以具有更大的面积，以获得更大的电极正对面积(第一电极1121与第二电极1123重叠的面积)，由此来保持较高电容量以及较高的耐受电压，降低电容被高压击穿的风险。因此，在电容量相同的前提下，相较于平板电容，本实施例的电容可以占用更小的器件面积，有利于提高电容的集成度。

在一些实施例中，第二电极1123与晶体管111的漏极耦接。

第二电极1123与晶体管111的漏极耦接，第二电极1123可与晶体管111的漏极直接接触以形成耦接，第二电极1123也可通过其他导电部件来耦接晶体管111的漏极，例如可以在第一电容112和晶体管111之间设置导电的连接部116，耦接第二电极1123以及晶体管111的漏极。

示例性的，第一电极1121和第二电极1123的组成材料可包括：钨、金、银、铂、铜、铝、钛或者镍等导电材料。

示例性的，介电层1122和芯部1124的组成材料可包括：氧化硅、氮氧化硅、氮化硅或者氧化铝等绝缘材料。

在一些实施例中，第二电容113的结构与第一电容112的结构相同。

第二电容113的结构与第一电容112的结构相同，第二电容113可包括图2和图3所示出的电容结构。

相较于采用常规的平板电容，第二电容113采取第一电容112的电容结构，有利于提高电容的集成度。并且，第二电容113可与第一电容112采取相同的制作工艺同时制作，利于制作工艺整合，降低制作成本。

在一些实施例中，参照图1所示，第二半导体结构102包括第一CMOS结构121和第二CMOS结构122；其中，晶体管111的源极与第一CMOS结构121耦接，第二电容113与第二CMOS结构122耦接。

第一CMOS结构121可包括多个CMOS晶体管111，具有逻辑控制功能，配合晶体管111的栅极1112一起来控制晶体管111的导通与关闭，来实现对第一电容112的选定，完成存储单元的读、写或者擦除操作。

第二CMOS结构122可包括多个CMOS晶体管111，具有逻辑控制功能，与第二电容113构成CMOS控制电路或者CMOS控制电路的一部分。可以理解的是，第一CMOS结构121、与第二CMOS结构122以及第二电容113可通过互联结构耦合，构成CMOS控制电路，以实现对存储阵列的读、写或者擦除操作。结合图2和图3所示，第二电容113也可包括第一电极1121和第二电极1123，其中，第一电极1121和第二电极1123中的至少一个电极与第二CMOS结构耦接。

在一些实施例中，第二电容113的第二电极1123与第二CMOS结构耦接，第一电极1121可接地。或者，第二电容113的两个电极均可与第二CMOS结构耦接，并且其中的第一电极1121与第二电极1123通过第二CMOS结构被施加不同的电压，以被配置为不同功能的电容器(例如，电荷泵电容器，或者解耦电容器)。

在一些实施例中，第一半导体结构101包括阵列区1011和外围区1012；其中，第一电容112位于阵列区1011，第二电容113位于外围区1012。

参照图1所示，第一电容112阵列与晶体管111阵列耦接构成DRAM存储阵列，其中，一个电容与一个晶体管111耦接构成一个DRAM存储单元。存储阵列所在的区域为阵列区1011，阵列区1011的一侧端部的区域为外围区1012，用以设置控制电路。

在一些示例中，外围区1012位于阵列区1011的一端。外围区1012可以在垂直方向上与阵列区1011层叠设置，例如，外围区1012设置在阵列区1011的上方或者下方。在另外一些示例中，外围区1012可以在水平方向上与阵列区1011并列设置，例如，图1中所示出的，外围区1012与阵列区1011在x方向上并列设置。

需要强调的是，本公开实施例中的第一半导体结构101和第二半导体结构102以键合的方式实现电信号互联，第一半导体结构101的外围区1012中的器件(例如，第二电容113)为整个存储阵列的控制电路的一部分，第一半导体结构101的外围区1012与第二半导体结构102构成存储阵列的控制电路。

在一些实施例中，第一半导体结构101和第二半导体结构102之间具有键合界面131，第一电容112和第二电容113沿着平行于键合界面131的方向并列排布。

在一些实施例中，第一半导体结构101还包括：第一互联层117，位于外围区1012，且位于第二电容113和晶体管111键合界面131之间；其中，第一互联层117与第二电容113的第二电极1123耦接，第一互联层117与第二CMOS结构122耦接。

参照图1所示，在完成键合之前，第一半导体结构101与第二半导体结构102的待键合平面分别具有键合触点132，键合触点132将半导体结构的电信号引出至键合平面，键合触点132可包括：焊盘，导电线，导电插塞等导电结构，图1中示出的焊盘仅为示例。将第一半导体结构101和第二半导体结构102的待键合平面进行键合，两个半导体结构的待键合平面接触的界面即为键合界面131。第一半导体结构101和第二半导体结构102的键合触点132在键合界面131处接触，实现第一半导体结构101与第二半导体结构102之间的电信号互联。

键合触点132的组成材料可包括：钨、金、银、铂、铜、铝、钛或者镍等导电材料。键合界面131的组成材料可包括：氧化硅、氮化硅或者金属硅化物。本公开实施例中键合界面131包括金属硅化物，可增大与键合触点132的黏结力，降低键合界面131的应力，减少键合界面131的弯曲变形，提高制作良率。

具体的，可设置导电插塞114a将晶体管111的电信号引出，与第一半导体结构101的待键合表面上的焊盘进行耦接。设置导电插塞114b分别将第二半导体结构102中的第一CMOS结构121和第二CMOS结构122的电信号引出，与第二半导体结构102的待键合表面上的焊盘进行耦接。在z方向上，第一半导体结构101的焊盘，以及第二半导体结构102上的焊盘作为键合触点132，在完成键合后实现两个半导体结构的电信号的互联。

第一电容112与第二电容113可沿着x方向并列排布，第一电容112的上表面与第二电容113的上表面平齐，第一电容112的下表面与第二电容113的下表面平齐。第一电容112的上表面可以是第一电容112相对远离键合界面131的一侧表面，第一电容112的下表面可以是第一电容112相对靠近键合界面131的一侧表面。

第一互联层117耦接第二电容113的一个电极，例如第二电极1123。第一互联层117位于第一半导体结构101的外围区1012，可不延伸进阵列区1011中，即第一互联层117不与第一电容112耦接。通过导电插塞114c与第一互联层117耦接，将第二电容113的电信号引出，通过焊盘与第二半导体结构102键合，实现与第二半导体结构102中器件的耦接。例如，图1中所示出的，第二电容113与第二CMOS结构122耦接。

在一些实施例中，参照图1所示，第一半导体结构101还包括：

连接层115，位于第一互联层117和晶体管111之间；其中，连接层115的一部分覆盖晶体管111，第一互联层117覆盖连接层115的另一部分；

连接部116，位于第一电容112和晶体管111之间，且贯穿连接层115；其中，连接部116与第一电容112的第二电极1123耦接，连接部116与晶体管111的漏极耦接。

不同于第一互联层117，连接层115可以从阵列区1011延伸至外围区1012。位于阵列区1011的部分第一互联层117，覆盖晶体管111的上部，用于保护晶体管111，减少晶体管111的氧化，提高器件良率。例如，第一半导体结构101的制作过程中，先形成连接层115后，再形成覆盖连接层115导电材料，蚀刻去除覆盖晶体管111的一部分导电材料，形成位于外围区1012的第一互联层117。连接层115保护晶体管111，减少蚀刻对晶体管111的损伤，也可减少晶体管111的氧化。

连接部116贯穿连接层115，实现第一电容112的第二电极1123与晶体管111漏极的耦接。

示例性的，第一互联层117和连接部116的组成材料可包括：钨、金、银、铂、铜、铝、钛或者镍等导电材料。

连接层115的组成材料可包括金属硅化物。本公开实施例中晶体管111的半导体柱1111以使用较多的单晶硅或者多晶硅为例，连接层115可以包括硅化钨、硅化钛、硅化锆、硅化钽、硅化钯、硅化钴或者硅化铂等材料。金属硅化物与半导体柱1111中的硅具有较大的黏结力，金属硅化物与第一互联层117中的金属也具有较大的黏结力，由此可减少连接层115与晶体管111之间的接触应力，减少连接层115与第一互联层117的接触应力，减少第一半导体结构101弯曲变形的现象。

在一些实施例中，参照图1所示，第一半导体结构101还包括：

第二互联层118，位于第一电容112和第二电容113远离晶体管111的一端；第二互联层118与第一电容112的第一电极1121耦接，第二互联层118与第二电容113的第一电极1121耦接。

第二互联层118的组成材料可包括：钨、金、银、铂、铜、铝、钛或者镍等导电材料。

第二互联层118可包括多个互联结构，可实现对第一电容112的第一电极1121以及第二电容113的第一电极1121进行统一供电，也可对第一电容112和第二电容113进行单独供电。第二互联层118的电信号可通过导电插塞114d引出到键合界面131，实现与第二半导体结构102的电信号互联。

在一些实施例中，晶体管111的漏极可对第一电容112的第二电极1123提供高电压，第二互联层118为第一电容112的第一电极1121提供低电压，例如接地电压。第一互联层117对第二电容113的第二电极1123提供高电压，第二互联层118为第二电容113的第一电极1121提供低电压，例如接地电压。因此，第二互联层118可同时耦接第一电容112和第二电容113的第一电极1121，为第一电容112和第二电容113提供同一电压，例如接地电压。

在另外一些实施例中，第二互联层118可包括多个互联结构，实现对第一电容112以及第二电容113的单独供电。

在一些实施例中，参照图1所示，在第一半导体结构101远离键合界面131的一侧，还设置有互联结构133，互联结构133可与第二互联层118耦接，用以为第二互联层118供电。在另外一些实施例中，互联结构133也可与其他互联层耦接供电。

在一些实施例中，参照图1所示，第一半导体结构101还包括：

位线119，位于晶体管111靠近第二半导体结构102的一侧；位线119与晶体管111的源极耦接，位线119与第一CMOS结构121耦接。

示例性的，位线119的组成材料可包括：：钨、金、银、铂、铜、铝、钛或者镍等导电材料。

参照图1所示，位线119沿着x方向延伸，耦接多个晶体管111。多条位线119可沿着垂直于xoz平面的方向并列排布，以实现对晶体管111阵列的耦接。可以导通一条位线119，在一个栅极1112栅极1112施加导通电压时即可导通晶体管111阵列中的一个晶体管111，完成一个第一电容112的选中，进一步可实现对存储单元的读、写或者擦除操作。

图4是根据本公开实施例示出的一种半导体器件的制作方法的流程示意图，结合图4，该制作方法包括以下步骤：

S100：提供第一衬底110；

S200：参照图5a至图5e所示，在第一衬底110上形成第一半导体结构101；其中，第一半导体结构101包括晶体管111、第一电容112以及第二电容113；第一电容112位于晶体管111远离第一衬底110的一端，第一电容112中的一个电极与晶体管111的漏极耦接；其中，第一电容112被配置为存储数据的电容，第二电容被配置为CMOS控制电路中的电容。

示例性的，第一衬底110和第二衬底120的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其他半导体材料。

参照图5e所示，在第一半导体结构101中，第一电容112与晶体管111在z方向上层叠设置，第一电容112中的一个电极与晶体管111的漏极耦接，一个第一电容112与一个晶体管111构成一个DRAM存储单元，通过晶体管111的导通与关闭，实现对第一电容112选定与非选定，进而可实现对选中的存储单元进行读、写或者擦除操作，多个DRAM存储单元可构成DRAM存储阵列。

将图5a中的第一衬底110划分为阵列区1011和外围区1012，在第一衬底110的阵列区1011形成晶体管111和第一电容112，在第一衬底110的外围区1012形成第二电容113，得到图5e所示的结构。

第二电容113可不与晶体管111耦接，第二电容113可被配置为CMOS控制电路中的电容使用，CMOS控制电路的其他器件可在其他半导体结构(例如，图6中所示的第二半导体结构)中形成。

在一些实施例中，该制作方法还包括：

参照图6所示，在第二衬底120上形成第二半导体结构102；

参照图7a至图7d所示，去除第一衬底110，将第二半导体结构102与第一半导体结构101键合；其中，第二半导体结构102与第二电容113耦接，以形成CMOS控制电路。

参照图6所示，第二半导体结构102中包括有CMOS结构在内的各种器件，第二电容113与第二半导体通过键合耦接，与第二半导体结构102构成CMOS控制电路，控制存储阵列的读、写或者擦除操作。第一半导体结构101与第二半导体结构102通过混合键合进行堆叠，键合触点132在两个半导体的键合界面131处接触以电信号互联。第二半导体结构102的键合触点132可包括图6中示出的金属焊盘。

需要强调的是，第二半导体结构102中的CMOS器件可以在第二衬底120上形成，也可在衬底中形成。例如图6所示的，第一CMOS器件的一部分埋入第二半导体中，此时，第二衬底120也属于第二半导体结构102的一部分。

参照图7a和图7b所示，将第一半导体结构101远离第一衬底110的一侧与承载体190键合固定，然后去除第一衬底110。参照图7c和图7d所示，将第一半导体结构101远离承载体190的一侧与图6中的第二半导体结构102进行键合，可采用混合键合的方式，通过键合实现第一电容112、第二电容113与第二半导体结构102的电信号互联。其中，第二电容113与第二半导体结构102耦接构成CMOS控制电路，控制存储阵列进行读、写或者擦除。

本公开实施例的第二电容113与存储电容(第一电容112)形成在第一衬底110中，第二电容113的尺寸、数量以及排布方式，不会限制第二半导体结构102中器件的设置以及排布。相较于将第二电容113形成在第二半导体结构102中的方案，本公开实施例在提高第二电容113的集成度的同时，可以维持甚至是提高第二半导体结构102的器件集成度。

在一些实施例中，参照图5a至图5b所示，形成晶体管111的方法包括：

在第一衬底110上形成半导体柱1111，对半导体柱1111的两端进行掺杂以形成源极和漏极；

在半导体柱1111侧面上形成栅介质层1113；

在栅介质层1113上形成栅极1112；

其中，栅介质层1113位于半导体柱1111和栅极1112之间。

参照图5a所示，可在第一衬底110上形成半导体层，对半导体层进行蚀刻形成半导体柱1111，半导体柱1111沿着z方向延伸。在一些实施例中，可以对半导体层进行一次蚀刻，形成半导体柱1111。在另一些实施例中，可先对半导体层进行一次蚀刻形成贯穿半导体层的第一沟槽，再继续对剩余的半导体层进行第二次蚀刻形成贯穿半导体层的第二沟槽，第二沟槽与第一沟槽垂直相交，以将半导体层划分为半导体柱1111。蚀刻工艺可包括：干法蚀刻、湿法蚀刻或者其任意组合。

对半导体柱1111的两端进行n型掺杂，在半导体柱1111远离第一衬底110的一端形成漏极，在半导体柱1111靠近第一衬底110的一端形成源极。对源极和漏极之间的半导体柱1111区域进行p型掺杂，形成晶体管111的沟道。或者，对半导体柱1111的两端进行p型掺杂，对源极和漏极之间的半导体柱1111区域进行n型掺杂。源极和漏极的位置可以互换。

示例性，掺杂工艺可包括：离子注入、扩散或者其任意组合。n型掺杂的元素包括五价元素，例如氮、磷或者砷等元素。p型掺杂的元素包括三价元素，例如硼、镓或者铟等元素。

在半导体柱1111的一侧表面形成栅介质层1113，栅介质层1113覆盖半导体柱1111的一个侧面，栅极1112覆盖栅介质层1113。

在栅极1112制作完成后，以绝缘材料覆盖半导体柱1111之间的缝隙，形成填充层1114，用以对半导体柱1111以及栅极1112的支撑和电隔离。在填充层1114中形成气隙，以降低填充层1114的介电常数，降低相邻晶体管111之间的寄生电容，提高器件稳定性。

形成栅介质层1113、栅极1112以及填充层1114的工艺可包括：低温化学气相沉积、低压化学气相沉积、快速热化学气相沉积、原子层沉积或者等离子体增强化学气相沉积等工艺。填充层1114的形成工艺还可包括旋涂绝缘介质工艺。

在一些实施例中，参照图5c所示，形成第一半导体结构101的方法还包括：

在晶体管111远离第一衬底110的一侧形成连接层115，连接层115覆盖晶体管111。

示例性的，晶体管111的半导体柱1111包括硅，连接层115可包括金属硅化物。连接层115的形成工艺可包括：物理气相沉积、化学气相沉积工艺、金属溅射工艺、热处理工艺或者电镀工艺等。

在一些示例中，连接层115可通过沉积工艺在半导体柱1111上方沉积金属硅化物形成。可以理解的是，在沉积形成连接层115的过程当中，半导体柱1111没有参与连接层115的成膜反应。在另外一些示例中，半导体柱1111的一部分可参与连接层115的成膜反应。例如，先在半导体柱1111上方通过物理沉积或者金属溅射等工艺形成金属材料层，对金属材料层和半导体柱1111进行热处理，以形成连接层115。在该实施例中，与金属材料层接触的一部分半导体柱1111中的硅，可与金属材料层反应形成金属硅化物，形成连接层115。

在一些实施例中，形成第一半导体结构101的方法还包括：

参照图5c所示，以导电材料覆盖连接层115；参照图5d所示，去除覆盖晶体管111的一部分导电材料，以形成第一互联层117；

参照图5e所示，形成贯穿连接层115的连接部116；其中，连接部116与晶体管111的漏极耦接。

先以导电材料覆盖连接层115，导电材料可从阵列区1011延伸至外围区1012。蚀刻去除晶体管111上部的部分导电材料以形成第一互联层117，第一互联层117可在外围区1012延伸。在蚀刻过程中，连接层115可减少蚀刻剂对半导体柱1111的损伤，也可减少半导体柱1111的氧化，提高器件良率。去除导电材料的工艺可包括：干法蚀刻工艺、湿法蚀刻工艺或者其任意组合。

在一些实施例中，可形成覆盖第一互联层117和连接层115的第一介质材料，蚀刻第一介质材料和连接层115，形成贯穿第一介质材料和连接层115的开孔，以导电材料填充开孔以形成连接部116。在第一互联层117上，也可形成连接部116，与第一互联层117耦接。

在一些实施例中，沿着第一电容112的径向，第一电容112包括：第一电极1121，围绕第一电极1121的介电层1122和第二电极1123；其中，介电层1122位于第一电极1121和第二电极1123之间；第一电极1121和第二电极1123的结构相同；形成第一半导体结构101的方法包括：

在晶体管111远离第一衬底110的一侧，形成第一电容112和第二电容113；其中，第一电容112的第二电极1123与连接部116耦接，第二电容113的第二电极1123与第一互联层117耦接。

参照图5e所示，形成覆盖连接部116的第二介质材料，蚀刻第二介质材料形成第一电容孔和第二电容孔，第一电容孔和第二电容孔的底部显露连接部116。填充第一电容孔以形成第一电容112，填充第二电容孔以形成第二电容113。

在一些实施例中，第一电容112和第二电容113的结构可相同，可同时形成第一电容112和第二电容113以降低制作成本。第一电容112位于阵列区1011，第一电容112的第二电极1123通过连接部116与晶体管111的漏极耦接。第二电容113位于外围区1012，第二电容113的第二电极1123通过连接部116与第一互联层117耦接。以第一电容112为示例，在图2和图3中示出第一电容112的结构。

在一些实施例中，第一电容112(或者第二电容113)的结构如图2所示，第一电极1121为柱状结构，第一电极1121和第二电极1123为围绕第一电极1121的膜层结构。在另外一些实施例中，第一电容112还可包括芯部1124，第一电极1121、介电层1122以及第二电极1123围绕芯部1124设置。芯部1124为柱状结构，第一电极1121、介电层1122以及第二电极1123都为膜层结构。

在一些实施例中，参照图5e所示，形成第一半导体结构101的方法还包括：

在第一电容112和第二电容113远离连接层115的一侧形成第二互联层118；其中，第二互联层118与第二电容113的第一电极1121耦接，第二互联层118与第一电容112的第一电极1121耦接。

第二互联层118可包括多个互联结构，可实现对第一电容112的第一电极1121以及第二电容113的第一电极1121进行统一供电，也可对第一电容112和第二电容113进行单独供电。第二互联层118的电信号可通过导电插塞引出到键合界面131，实现与第二半导体结构102的电信号互联。

在一些实施例中，该制作方法还包括：

参照图7a所示，将第一半导体结构101远离第一衬底110的一侧表面与承载体190键合；

参照图7b所示，在第一半导体结构101与承载体190键合后，去除第一衬底110。

第一半导体结构101与承载体190的之间的键合工艺可包括热压直接键合，或者可通过键合胶进行键合。承载体190为第一半导体结构101提供支撑，利于去除第一衬底110。承载体190的组成材料可与第一衬底110相同。

示例性的，去除第一衬底110的工艺包括：轮磨、干法蚀刻、湿法蚀刻或者化学机械研磨等工艺。

在一些实施例中，参照图7c所示，去除第一衬底110后，该制作方法还包括：

在晶体管111远离第一电容112的一端形成位线119，位线119与晶体管111的源极耦接。

位线119沿着x方向延伸，耦接多个晶体管111。多条位线119可沿着垂直于xoz平面的方向并列排布，以实现对晶体管111阵列的耦接。导通一条位线119，并在一个栅极1112栅极1112施加导通电压时即可导通晶体管111阵列中的一个晶体管111，完成一个第一电容112的选中，进一步可实现对存储单元的读、写或者擦除操作。

在一些实施例中，形成导电插塞114a与位线119耦接，形成导电插塞114c与第一互联层117耦接，形成导电插塞114d与第二互联层118耦接。在导电插塞114a、114c和114d的上方形成金属硅化物的键合界面131，形成贯穿键合界面131且分别与导电插塞114a、114c和114d耦接的键合触点132。

在一些实施例中，参照图6所示，形成第二半导体结构102的方法包括：

在第二衬底120上和/或第二衬底120中，形成第一CMOS结构121和第二CMOS结构122；

参照图7d所示，将第二半导体结构102与第一半导体结构101键合包括：

将第二半导体结构102远离第二衬底120的一侧表面，与第一半导体结构101远离承载体190的一侧表面键合；其中，第一CMOS结构121与位线119耦接，第二CMOS结构122与第一互联层117耦接。

第一CMOS结构121以及第二CMOS结构122中，包括多个CMOS晶体管111，具有逻辑控制功能。第一CMOS结构121、第二CMOS结构122以及第二电容113可通过互联结构耦接，构成控制电路以实现对存储阵列的读、写或者擦除操作。

形成分别与第一CMOS结构121和第二CMOS结构122的两个导电插塞114b，在导电插塞114b上形成键合触点132，键合触点132与导电插塞耦接。

参照图7d所示，键合第一半导体结构101和第二半导体结构102，两个半导体结构通过键合触点132在键合界面131处接触，实现两个半导体结构的电信号互联。

在一些实施例中，参照图7e所示，该制作方法还包括：

第二半导体结构102和第一半导体结构101键合后，去除承载体190。

第二半导体结构102与第一半导体结构101完成热压键合后，可通过加热进行解键合，去除承载体190。第二半导体结构102与第一半导体结构101以键合胶完成键合后，也可通过加热或者结合紫外线照射方式使键合胶失去粘性，从而解键合去除承载体190。以上采用解键合分离第一半导体结构101和承载体190的工艺，承载体190分离后经过清洗还可重复使用，继续与其他半导体结构进行键合。在另外一些实施例中，也可通过轮磨、蚀刻以及化学机械研磨的工艺去除承载体190。

在一些实施例中，参照图1所示，该制作方法还包括：

在第一半导体结构101远离键合界面131的一侧，形成互联结构133，互联结构133可与第二互联层118耦接，用以为第二互联层118供电。在另外一些实施例中，互联结构133也可与其他互联层耦接供电。

本公开实施例提供一种存储器系统，包括：

一个或多个上述实施例中的半导体器件；以及

存储器控制器，其与半导体器件耦接并控制半导体器件。

本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器。

在一些实施例中，图1所示的半导体器件100可应用于DRAM。参照图1所示的，一个晶体管111与一个第一电容112耦接，可被配置为一个DRAM存储单元。通过对栅极1112的施加不同的电压，来实现晶体管111的导通与关闭，实现对第一电容112的选定与非选定，从而实现对DRAM存储单元的读、写或者擦除操作。

在一些具体示例中，所述半导体结构可以用于作为存储器系统中的电脑内存或者作为存储器系统中的缓存器。

在一些具体示例中，所述半导体结构可以在固态硬盘中辅助使用，这样能够为固态硬盘带来读写等方面的提升。目前高端固态硬盘产品多选择嵌入DRAM来提升产品的性能，改善随机读写速度，示例性的，在文件写入，尤其小文件写入时，小文件通过DRAM处理后再存入Flash中，使得固态硬盘存储效率更高，速度更快。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种半导体器件，其特征在于，包括：

第一半导体结构，包括晶体管、第一电容以及第二电容；其中，所述第一电容位于所述晶体管的一端，所述第一电容中的一个电极与所述晶体管的漏极耦接；

所述第一电容被配置为存储数据的电容，所述第二电容被配置为CMOS控制电路中的电容。

2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：第二半导体结构，位于所述晶体管远离所述第一电容的一侧，所述第二半导体结构与所述第一半导体结构键合；其中，所述第二半导体结构与所述第二电容耦接，以配置为CMOS控制电路。

3.根据权利要求1所述的半导体器件，其特征在于，所述晶体管包括：

半导体柱，所述晶体管的源极和漏极分别位于所述半导体柱相对的两端；

栅介质层以及栅极；其中，所述栅介质层位于所述半导体柱和所述栅极之间。

4.根据权利要求1所述的半导体器件，其特征在于，沿着所述第一电容的径向，所述第一电容包括：

第一电极，围绕所述第一电极的介电层和第二电极；其中，所述介电层位于所述第一电极和所述第二电极之间。

5.根据权利要求4所述的半导体器件，其特征在于，所述第二电极与所述晶体管的漏极耦接。

6.根据权利要求1所述的半导体器件，其特征在于，所述第二电容的结构与所述第一电容的结构相同。

7.根据权利要求2所述的半导体器件，其特征在于，所述第二半导体结构包括第一CMOS结构和第二CMOS结构；其中，所述晶体管的源极与所述第一CMOS结构耦接，所述第二电容与所述第二CMOS结构耦接。

8.根据权利要求7所述的半导体器件，其特征在于，所述第一半导体结构包括阵列区和外围区；其中，所述第一电容位于所述阵列区，所述第二电容位于所述外围区。

9.根据权利要求8所述的半导体器件，其特征在于，所述第一半导体结构还包括：

第一互联层，位于所述外围区，且位于所述第二电容和所述键合界面之间；其中，所述第一互联层与所述第二电容的第二电极耦接，所述第一互联层与所述第二CMOS结构耦接。

10.根据权利要求9所述的半导体器件，其特征在于，所述第一半导体结构还包括：

连接层，位于所述第一互联层和所述晶体管之间；其中，所述连接层的一部分覆盖所述晶体管，所述第一互联层覆盖所述连接层的另一部分；

连接部，位于所述第一电容和所述晶体管之间，且贯穿所述连接层；其中，所述连接部与所述第一电容的第二电极耦接，所述连接部与所述晶体管的漏极耦接。

11.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体结构还包括：

第二互联层，位于所述第一电容和所述第二电容远离所述晶体管的一端；所述第二互联层与所述第一电容的第一电极耦接，所述第二互联层与所述第二电容的第一电极耦接。

12.根据权利要求7所述的半导体器件，其特征在于，所述第一半导体结构还包括：

位线，位于所述晶体管靠近所述第二半导体结构的一侧；所述位线与所述晶体管的源极耦接，所述位线与所述第一CMOS结构耦接。

13.一种半导体器件的制作方法，其特征在于，包括：

提供第一衬底；

在所述第一衬底上形成第一半导体结构；其中，所述第一半导体结构包括晶体管、第一电容以及第二电容；所述第一电容位于所述晶体管远离所述第一衬底的一端，所述第一电容中的一个电极与所述晶体管的漏极耦接；其中，所述第一电容被配置为存储数据的电容，所述第二电容被配置为CMOS控制电路中的电容。

14.根据权利要求13所述的制作方法，其特征在于，所述方法还包括：

在第二衬底上形成第二半导体结构；

去除所述第一衬底，将所述第二半导体结构与所述第一半导体结构键合；其中，所述第二半导体结构与所述第二电容耦接，以形成CMOS控制电路。

15.根据权利要求13所述的制作方法，其特征在于，形成所述晶体管的方法包括：

在所述第一衬底上形成半导体柱，对所述半导体柱的两端进行掺杂以形成源极和漏极；

在所述半导体柱侧面上形成栅介质层；

在所述栅介质层上形成栅极；

其中，所述栅介质层位于所述半导体柱和所述栅极之间。

16.根据权利要求14所述的制作方法，其特征在于，形成所述第一半导体结构的方法还包括：

在所述晶体管远离所述第一衬底的一侧形成连接层，所述连接层覆盖所述晶体管。

17.根据权利要求16所述的制作方法，其特征在于，形成所述第一半导体结构的方法还包括：

以导电材料覆盖所述连接层，去除覆盖所述晶体管的一部分导电材料，以形成第一互联层；

形成贯穿所述连接层的连接部；其中，所述连接部与所述晶体管的漏极耦接。

18.根据权利要求17所述的制作方法，其特征在于，沿着所述第一电容的径向，所述第一电容包括：第一电极，围绕所述第一电极的介电层和第二电极；其中，所述介电层位于所述第一电极和所述第二电极之间；所述第一电极和所述第二电极的结构相同；形成所述第一半导体结构的方法包括：

在所述晶体管远离所述第一衬底的一侧，形成第一电容和第二电容；其中，所述第一电容的第二电极与所述连接部耦接，所述第二电容的第二电极与所述第一互联层耦接。

19.根据权利要求18所述的制作方法，其特征在于，形成所述第一半导体结构的方法还包括：

在所述第一电容和所述第二电容远离所述连接层的一侧形成第二互联层；其中，所述第二互联层与所述第二电容的第一电极耦接，所述第二互联层与所述第一电容的第一电极耦接。

20.根据权利要求17所述的制作方法，其特征在于，所述制作方法还包括：

将所述第一半导体结构远离所述第一衬底的一侧表面与承载体键合；

在第一半导体结构与承载体键合后，去除所述第一衬底。

21.根据权利要求20所述的制作方法，其特征在于，去除所述第一衬底后，所述制作方法还包括：

在所述晶体管远离所述第一电容的一端形成位线，所述位线与所述晶体管的源极耦接。

22.根据权利要求21所述的制作方法，其特征在于，形成所述第二半导体结构的方法包括：

在所述第二衬底上和/或所述第二衬底中，形成第一CMOS结构和第二CMOS结构；

所述将所述第二半导体结构与所述第一半导体结构键合包括：

将所述第二半导体结构远离所述第二衬底的一侧表面，与所述第一半导体结构远离所述承载体的一侧表面键合；其中，所述第一CMOS结构与所述位线耦接，所述第二CMOS结构与所述第一互联层耦接。

23.根据权利要求22所述的制作方法，其特征在于，所述制作方法还包括：

所述第二半导体结构和所述第一半导体结构键合后，去除所述承载体。

24.一种存储器系统，其特征在于，包括：

一个或者多个如权利要求1至12中任意一项所述的半导体器件；以及

存储器控制器，其与所述半导体器件耦接并控制所述半导体器件。

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