CN114388517A - 半导体器件及其制作方法、三维存储器 - Google Patents

半导体器件及其制作方法、三维存储器 Download PDF

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CN114388517A CN202210020423.4A CN202210020423A CN114388517A CN 114388517 A CN114388517 A CN 114388517A CN 202210020423 A CN202210020423 A CN 202210020423A CN 114388517 A CN114388517 A CN 114388517A
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Abstract

本申请实施例公开了一种半导体器件及其制作方法、三维存储器，半导体器件的制作方法包括提供第一衬底，于所述第一衬底的一侧面形成堆叠结构，在所述堆叠结构中形成沿第一方向延伸的沟道孔，在所述沟道孔的底部进行冲孔，以形成沿所述第一方向延伸至所述第一衬底的连接槽，所述连接槽与所述沟道孔连接，在所述存储层的内表面和所述连接槽的内表面形成沟道层，所述沟道层与所述第一衬底电性连接；本申请提供了一种新的沟道层与第一衬底(源极层)连接的方式，实现即使3D NAND的堆叠结构的层数过多，仍旧能够实现沟道层与第一衬底(源极层)良好的电性连接效果，简化了3D NAND产品的生产工艺，降低了生产成本。

Description

半导体器件及其制作方法、三维存储器
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件及其制作方法、三维存储器。
背景技术
3D NAND存储器是一种新型三维存储器类型，通过在存储芯片中垂直堆叠多层数据存储层，有效提升了2D或者平面NAND存储器存储容量。
随着存储需求的增加，3D NAND的堆叠结构的层数也逐渐增加，当层数过多时，沟道层与源极层的电性连接变得困难，且电性连接效果难以满足相应要求。
发明内容
本申请实施例提供一种半导体器件及其制作方法、三维存储器，实现即使3D NAND的堆叠结构的层数过多，仍旧能够实现沟道层与第一衬底(源极层)良好的电性连接效果。
本申请实施例提供一种半导体器件的制作方法，包括：
提供第一衬底；
于所述第一衬底的一侧面形成堆叠结构；
在所述堆叠结构中形成沿第一方向延伸的沟道孔；
在所述沟道孔的内表面形成存储层；
对所述沟道孔的底部进行冲孔，以形成沿所述第一方向延伸至所述第一衬底的连接槽，所述连接槽与所述沟道孔连接；
在所述存储层的内表面和所述连接槽的内表面形成沟道层，所述沟道层与所述第一衬底电性连接。
进一步优选的，所述沟道孔延伸至所述第一衬底中。
进一步优选的，所述对所述沟道孔的底部进行冲孔，以形成沿所述第一方向延伸至所述第一衬底的连接槽，所述连接槽与所述沟道孔连接的步骤，还包括：
去除位于所述沟道孔底部的部分所述存储层以形成对应所述连接槽的开孔，通过所述开孔沿所述第一方向刻蚀所述第一衬底以形成所述连接槽。
进一步优选的，所述沟道孔在所述第一衬底上的正投影覆盖所述连接槽在所述第一衬底上的正投影。
进一步优选的，还包括：
对所述第一衬底进行离子注入，以使所述沟道层与所述第一衬底电性连接。
进一步优选的，在所述第一衬底背离所述堆叠结构的另一侧面进行离子注入。
进一步优选的，所述在所述第一衬底背离所述堆叠结构的另一侧面进行离子注入的步骤，在所述于第一衬底的一侧面形成堆叠的步骤之前。
本发明还提供一种半导体器件，所述半导体器件包括：
第一衬底；
堆叠结构，位于所述第一衬底的一侧面；
沟道孔，位于所述堆叠结构中且沿第一方向延伸；
存储层，位于所述沟道孔的内表面上；
连接槽，位于所述沟道孔的底部且沿所述第一方向延伸至所述第一衬底，所述连接槽与所述沟道孔连接；
沟道层，位于所述存储层的内表面和所述连接槽的内表面，所述沟道层与所述第一衬底电性连接。
进一步优选的，所述存储层包括内底面，所述内底面上对应所述连接槽的位置具有一开孔，所述连接槽通过所述开孔延伸至所述第一衬底上。
进一步优选的，所述沟道孔在所述第一衬底上的正投影覆盖所述连接槽在所述第一衬底上的正投影。
本发明还提供一种三维存储器，所述三维存储器包括阵列存储结构，所述存储结构包括上述任一项实施例所述的半导体器件。
进一步优选的，还包括外围电路结构；
所述外围电路结构包括:
第二衬底；
外围器件，设置于形所述第二衬底上；
外围互联层，设置于所述外围器件背离所述第二衬底的一侧；
其中，所述存储结构还包括阵列互联层，所述阵列互联层设置于所述半导体器件中所述堆叠结构背离所述第一衬底的一侧；
所述外围互联层和所述阵列互联层电连接。
本发明有益效果至少包括：
提供一种半导体器件及其制作方法、三维存储器，该制作方法包括形成第一衬底，在所述第一衬底上形成堆叠结构，在所述堆叠结构上形成沿第一方向延伸的沟道孔，在所述沟道孔的内表面形成存储层，对所述沟道孔的底部进行冲孔以形成沿所述第一方向延伸至所述第一衬底的连接槽，所述连接槽与所述沟道孔连接，在所述存储层的内表面和所述连接槽的内表面形成沟道层，所述沟道层与所述第一衬底电性连接；通过在所述沟道孔内设置连接槽，所述连接槽延伸至第一衬底，使得沟道层能够通过连接槽与第一衬底直接连接，实现了一种新的沟道层与第一衬底的连接结构和连接方式，且工艺步骤简单，成本较低。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中半导体器件的部分结构示意图；
图2为现有技术中半导体器件的部分结构离子注入方式示意图；
图3为本发明一个实施例的半导体器件制作方法的流程示意图；
图4为本发明另一个实施例的半导体器件制作方法的流程示意图；
图5a为本发明一个实施例的半导体器件制作方法的示意图；
图5b为本发明一个实施例的半导体器件制作方法的示意图；
图5c-1为本发明一个实施例的半导体器件制作方法的示意图；
图5c-2为本发明另一个实施例的半导体器件制作方法的示意图；
图5d为本发明一个实施例的半导体器件制作方法的示意图；
图5e为本发明一个实施例的半导体器件制作方法的示意图；
图5f为本发明一个实施例的半导体器件制作方法的示意图；
图5g为本发明一个实施例的半导体器件制作方法的示意图；
图5h为附图5f中的A处放大图；
图5i为本发明一个实施例的半导体器件中沟道结构的放大图；
图6为本发明一个实施例的半导体器件的部分结构示意图；
图7为本发明一个实施例的三维存储器的结构示意图；
图8为本发明一个实施例的三维存储器制作方法的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。
3D NAND存储器是一种新型三维存储器类型，通过在存储芯片中垂直堆叠多层数据存储层，有效提升了2D或者平面NAND存储器存储容量。
传统的3D NAND结构包括存储单元阵列、驱动电路、读/写电路以及控制电路。其中，存储单元阵列包括多个存储单元，所述多个存储单元可以被布置为多行和多列，多个存储单元通过字线(WL)、公共源线(CSL)、串选择线(SSL)、地选择线(GSL)等等连接至驱动电路，并且可以通过位线连接到读/写电路。
在目前的半导体器件中，存储单元阵列位于单元区，驱动电路、读/写电路以及控制电路等控制电路可以外围电路区；因此，一般在制作时，先制作外围电路，然后单元区形成于外围电路上，单元区内的器件和外围区内的器件连接。
如图1所示，传统的3D NAND的制作方法一般包括形成衬底，在衬底上形成堆叠结构，在堆叠结构上形成沟道孔CH，在沟道孔CH内形成沟道结构，在衬底上形成在形成沟道孔CH后，采用选择性外延生长(SEG)形成外延层302，如图2所示，在外延层302形成后，对外延层302进行离子注入(IMP)，但是随着存储需求的增加，3D NAND的堆叠结构的层数也逐渐增加，当层数过多时，沟道孔CH深度增加，严重影响外延层302的离子注入操作以及选择性外延生长工艺。
为了解决上述技术问题，本申请提供了如下技术方案；
如图3所示，本申请实施例提供一种半导体器件的制作方法，具体流程可以对照图5a、图5b、图5c-1、图5c-2、图5d、图5e、图5f、图5g、图5h和图5i，包括：
步骤S10、提供第一衬底100；
具体地，如图5a所述第一衬底100可以包括在X方向和Y方向上延伸的上表面，所述第一衬底100的材料可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体，或者II-VI族化合物半导体，具体可以为硅(Si)、锗(Ge)或硅锗(GeSi)、碳化硅(SiC)等。
需要说明的是，上述X方向和Y方向为所述第一衬底所在的水平面上的直角坐标的两个方向。
步骤S20、于所述第一衬底100的一侧面形成堆叠结构110；
具体地，如图5b所示，在所述第一衬底100的上表面上形成堆叠结构110，所述堆叠结构110可以包括多层栅电极201以及多层层间绝缘层202(栅电极201为导体层)，所述栅电极201和所述层间绝缘层202交替地层叠在第一衬底100上。
具体地，栅电极201可以为在Z方向上间隔设置，也可以沿所述第一衬底100的厚度方向间隔设置。层叠的栅电极201可以用于各个存储单元晶体管。
需要说明的是，在本申请的实施例中，上述Z方向为垂直所述第一衬底所在的水平面的方向，其中，X方向、Y方向和Z方向构建立体直角坐标系。
具体地，所述栅电极201的材料可以包括金属，具体可以为钨、钴、铜、掺杂硅和金属硅化物中的一中或多种的组合，也可以为其他合适的材料，单层所述栅电极201的厚度可以为5～40nm。形成栅电极201的工艺包括薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。同时，可以采用光刻和干法/湿法刻蚀工艺中的一种或多种组合对形成栅电极201的金属层进行图形化。
具体地，所述层间绝缘层202的材料可以为氧化硅。
步骤S30、在所述堆叠结构110中形成沿第一方向延伸的沟道孔CH；
具体地，所述沟道孔CH可以刻蚀至所述第一衬底100上，例如图5c-1所示；也可以刻蚀至所述第一衬底100中，例如图5c-2所示；
具体地，如图5c-2所示，所述沟道孔CH在第一方向上延伸，且延伸至所述第一衬底100上，所述第一方向可以为沿所述第一衬底100的厚度方向，本实施例中为Z方向，所述沟道孔CH沿Z方向延伸并穿过所述堆叠结构110。
需要说明的是，后述的实施例以图5c-2所示的结构继续进行制作。
具体地，所述沟道孔CH可以采用刻蚀工艺形成，包括但不限于光刻蚀、湿/干刻蚀中的一种或多种。
步骤S40、在所述沟道孔CH的内表面形成存储层303；
具体地，如图5h所示，所述存储层303包括由沟道孔CH内表面向沟道层301依次层积的、形成于所述沟道孔CH内表面的阻隔层3031、电荷存储层3032和隧穿层3033，所述存储层303包括但不限于阻隔层3031、电荷存储层3032、隧穿层3033和沟道层301。
具体地，所述隧穿层3033可以为绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或上述材料的组合，所述隧穿层3033的厚度可以为5～15nm，沟道孔CH中的电子或空穴可以通过隧穿层3033隧穿至所述电荷存储层中。
具体地，所述电荷存储层3032可以用于存储操作电荷，电荷存储层3032的材料可以为氮化硅、氮氧化硅、或氧化硅或上述材料的组合。电荷存储层3032的厚度为3～15nm。
具体地，所述阻隔层3031的材料可以为氧化硅、氮化硅或高介电常熟绝缘材料，或者多种以上材料的组合。同时，所述阻隔层3031可以进一步包括一个高K介电层(例如厚度为1～5nm的氧化铝)。
具体地，所述存储层303可以为一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4～15nm的复合层。所述存储层303可以采用ALD、CVD、PVD和其他合适的方法形成。
步骤S50、对所述沟道孔CH的底部进行冲孔，以形成沿所述第一方向延伸至所述第一衬底100的连接槽304，所述连接槽304与所述沟道孔CH连接；
具体地，所述连接槽304可以采用刻蚀工艺形成，刻蚀工艺可以为光刻、干法/湿法刻蚀等中的一种或多种。
具体地，所述连接槽304在所述第一衬底100上的正投影可以包括圆形或者矩形，具体形状不作限制。
具体地，所述连接槽304在所述第一衬底100上的投影位于所述沟道孔CH在所述第一衬底100上的投影范围内。
步骤S60、在所述存储层303的内表面和所述连接槽304的内表面形成沟道层301，所述沟道层301与所述第一衬底100电性连接。
具体地，在刻蚀形成沟道孔CH后，通过沉积的方式形成沟道结构，所述沟道结构为多层组合结构，如图5i所示，所述沟道结构包括存储层303和所述沟道层301，在沟道孔CH内依次沉积形成存储层303和所述沟道层301；
具体地，所述沟道层301为多晶硅层；
具体地，所述沟道结构还包括填充在所述多晶硅层内的绝缘层305。
具体地，所述绝缘层305的材料包括氮化硅、氮氧化硅、或氧化硅或上述材料的组合。
具体地，所述沟道层301与所述第一衬底100电性连接的方式包括对所述第一衬底100进行离子注入。
可以理解的是，本实施例提供一种半导体器件的制作方法，该制备方法包括形成第一衬底100，在所述第一衬底100上形成堆叠结构110，在所述堆叠结构110上形成沿第一方向延伸的沟道孔CH，在所述沟道孔CH的内表面形成存储层303，对所述沟道孔CH的底部进行冲孔以形成沿所述第一方向延伸至所述第一衬底的连接槽304，所述连接槽304与所述沟道孔CH连接，在所述存储层303的内表面和所述连接槽304的内表面形成沟道层301，所述沟道层301与所述第一衬底100电性连接(具体可以通过对第一衬底100进行离子注入，使得第一衬底100形成导体化的单晶硅片，具有更强的导电性能，更好的实现源极层的功能)，通过在所述沟道孔CH内设置连接槽304，所述连接槽304延伸至第一衬底100，使得沟道层301能够通过连接槽304与第一衬底100连接，提供了一种新的沟道层301与第一衬底100的连接结构和连接方式，且工艺步骤简单，成本较低。
在一实施例中，所述沟道孔CH延伸至所述第一衬底100中。
具体地，如图5c-2所示，在进行刻蚀形成沟道孔CH的过程中，刻蚀选择比接近1；
可以理解的是，采用该技术方案，一方面刻蚀形成的沟道孔CH较直，另一方面将沟道孔CH部分延伸至第一衬底100中，可以使得沟道层301与第一衬底100的接触面积达到最大，电连接效果达到最优。
在一实施例中，所述对所述沟道孔CH的底部进行冲孔，以形成沿所述第一方向延伸至所述第一衬底100的连接槽304，所述连接槽304与所述沟道孔CH连接的步骤，如图5e所示，还包括：
去除位于所述沟道孔CH底部的部分所述存储层303以形成对应所述连接槽304的开孔，通过所述开孔沿所述第一方向刻蚀所述第一衬底100以形成所述连接槽304。
具体地，在一具体实施例中，如图5e所示，所述开孔的孔径为W2，连接槽304的孔经为W1，存储层303的内侧壁的孔径W3，沟道孔CH的孔径W4，其中W1＝W2<W3<W4。
具体地，在另一具体实施例中，所述开孔的孔径W2可以与所述存储层303的内侧壁的孔径W3相同。所述存储层303的内侧壁的孔径W3小于沟道孔CH的孔径W4，连接槽304的孔径W1小于所述沟道孔CH的孔径W4，即W1＝W2＝W3<W4。
在一实施例中，所述沟道孔CH在所述第一衬底100上的正投影覆盖所述连接槽304在所述第一衬底100上的正投影。
可以理解的是，采用该技术方案，在保证沟道层301与所述第一衬底100电连接良好，其制作工艺简单，形成连接槽304的步骤少。
在一实施例中，所述半导体器件的制作方法还包括：对所述第一衬底100进行离子注入，以使所述沟道层301与所述第一衬底100电性连接。
具体地，在所述第一衬底100背离所述堆叠结构110的另一侧面(即第一衬底100的下表面)进行离子注入(IMP)，实现沟道层301与第一衬底100的电性连接，在另一实施例中，还可以在进行离子注入(IMP)前可以对第一衬底100进行减薄操作。
具体的，所述离子注入(IMP)具体为使用n型和/p型掺杂剂对所述单晶硅层(第一衬底100)进行全部或部分掺杂。
可以理解的是，沟道层301通过连接槽304直接与第一衬底100电性连接，同时对第一衬底100背离堆叠结构110的一侧面进行离子注入，使得所述第一衬底100形成导体化的单晶硅片层，具有更强的导电性能，电连接效果更好；本实施例通过改变沟道结构与第一衬底100的连接方式，使得具有较高叠层数的3D NAND构架也能够得以实现，同时简化了3DNAND产品中沟道结构的生产工艺，降低了生产成本，为3D NAND构架叠层进一步加高提供了新的路径。
在一实施例中，所述在所述第一衬底100背离所述堆叠结构110的另一侧面进行离子注入的步骤，在所述于第一衬底100的一侧面形成堆叠的步骤之前。
具体地，如图4所示，具体的步骤包括：
步骤T1、提供第一衬底100，在所述第一衬底100一侧面进行离子注入；
步骤T2、于所述第一衬底100背离所述离子注入侧面的另一侧面上形成堆叠结构110；
步骤T3、在所述堆叠结构110中形成沿第一方向延伸的沟道孔CH；
步骤T4、在所述沟道孔CH的内表面形成存储层303；
步骤T5、对所述沟道孔CH的底部进行冲孔，以形成沿所述第一方向延伸至所述第一衬底100的连接槽304，所述连接槽304与所述沟道孔CH连接；
步骤T6、在所述存储层303的内表面和所述连接槽304的内表面形成沟道层301，所述沟道层301与所述第一衬底100电性连接。
具体地，所述连接槽304穿过所述存储层303、且沿所述第一方向延伸至所述第一衬底100，连接槽304内填充沟道层301，沟道层301直接与第一衬底100接触，实现电性连接。
可以理解的是，所述沟道层301通过所述连接槽304直接与所述第一衬底100电性连接，同时对所述第一衬底100背离堆叠结构110的一侧面进行离子注入，使得所述第一衬底100形成导体化的单晶硅片层，具有更强的导电性能，增强沟道层301与第一衬底100的连接性能；本实施例通过改变沟道层301与第一衬底100的连接方式，使得具有较高叠层数的3D NAND构架也能够得以实现，简化了3D NAND产品中沟道结构的生产工艺，降低了生产成本，为3D NAND构架叠层进一步加高提供了新的路径。
基于上述实施例描述的半导体器件的制作方法，本申请实施例还提供一种半导体器件，如图6所示，包括：
第一衬底100；
堆叠结构110，位于所述第一衬底100的一侧面；
沟道孔CH，位于所述堆叠结构110中沿第一方向延伸；
存储层303，位于所述沟道孔CH的内表面上；
连接槽304，位于所述沟道孔CH的底部且沿所述第一方向延伸至所述第一衬底100，所述连接槽304与所述沟道孔CH连接；
沟道层301，位于所述存储层303的内表面和所述连接槽304的内表面，所述沟道层CH与所述第一衬底100电性连接。
具体地，所述堆叠结构110包括多层栅电极201以及多层层间绝缘层202(栅电极201为导体层)，所述栅电极201和所述层间绝缘层202交替地层叠在第一衬底100上。
具体地，栅电极201可以为在Z方向上间隔设置。层叠的栅电极201可以用于各个存储单元晶体管。
具体地，所述栅电极201的材料可以包括金属，具体可以为钨、钴、铜、掺杂硅和金属硅化物中的一中或多种的组合，也可以为其他合适的材料，单层所述栅电极201的厚度可以为5～40nm。形成栅电极201的工艺包括薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。同时，可以采用光刻和干法/湿法刻蚀工艺中的一种或多种组合对导体层进行图形化。
具体地，所述层间绝缘层202的材料可以为氧化硅。
具体地，所述第一衬底100背离堆叠结构110的一侧面可以进行离子注入，使得第一衬底100形成导体化的单晶硅片层，具有更强的导电性能。
具体地，所述连接槽304可以采用刻蚀工艺形成，刻蚀工艺可以为光刻、干法/湿法刻蚀等中的一种或多种。
具体地，所述连接槽304在所述第一衬底100上的正投影可以包括圆形或者矩形，具体形状不作限制。
具体地，所述连接槽304在所述第一衬底100上的投影位于所述沟道孔CH在所述第一衬底100上的投影范围内。
可以理解的是，本申请中沟道层301通过连接槽304直接与第一衬底100电性连接；本实施例通过改变沟道层301与第一衬底100的连接方式，使得具有较高叠层数的3D NAND构架也能够得以实现，简化了3D NAND产品中沟道结构的生产工艺，降低了生产成本，为3DNAND构架叠层进一步加高提供了新的路径。
在一实施例中，如图5d和图5e所示，所述存储层303包括内底面303D，所述内底面303D上对应所述连接槽304的位置具有一开孔，所述连接槽304通过所述开孔延伸至所述第一衬底100上。
具体地，在一具体实施例中，如图5e所示，所述开孔的孔径为W2，连接槽304的孔经为W1，存储层303的内侧壁的孔径W3，沟道孔CH的孔径W4，其中W1＝W2<W3<W4。
具体地，在另一具体实施例中，所述开孔的孔径W2可以与所述存储层303的内侧壁的孔径W3相同。所述存储层303的内侧壁的孔径W3小于所述沟道孔CH的孔径W4，连接槽304的孔径W1小于所述沟道孔CH的孔径W4，即W1＝W2＝W3<W4。
在一实施例中，所述沟道孔CH在所述第一衬底100上的正投影覆盖所述连接槽304在所述第一衬底100上的正投影。
可以理解的是，采用该技术方案，保证沟道层301与所述第一衬底100电连接良好，其制作工艺简单，形成连接槽304的步骤少。
此外，本申请实施例还提供一种三维存储器，所述三维存储器包括阵列存储结构，所述存储结构包括上述任一项实施例所述的半导体器件。
在另一实施例中，所述三维存储器还包括外围电路结构；所述外围电路结构，如图7所示，包括：
第二衬底600；
外围器件，设置于形所述第二衬底600上；
外围互联层502，设置于所述外围器件背离所述第二衬底600的一侧；
其中，所述存储结构还包括阵列互联层501，所述阵列互联层501设置于所述半导体器件中所述堆叠结构110背离所述第一衬底100的一侧；
所述外围互联层502和所述阵列互联层501电连接。
具体地，所述外围器件包括多个晶体管器件603，所述多个晶体管器件603形成于第二衬底600上，所述第二衬底600的材料可以与所述第一衬底100的材料相同，也可以与所述第一衬底100的材料不同，具体包括半导体材料，诸如IV族半导体、III-V族化合物半导体，或者II-VI族化合物半导体，具体可以为硅(Si)、锗(Ge)或硅锗(GeSi)、碳化硅(SiC)等。
由上文可知，一种实施例中，所述阵列互联层501设置于所述外围互联层502的上方，所述第一衬底100、所述堆叠结构110等构成存储阵列结构，所述存储阵列结构倒置，使所述第一衬底100注入离子的一侧背离所述第二衬底600，形成面对面键合的连接结构，在该结构中，所述第一衬底100可以朝上，更加方便进行减薄处理和离子注入。
本申请还提供了一种三维存储器的制作方法，如图8所示，包括：
步骤S401、提供第二衬底600；
步骤S402、在所述第二衬底600上形成外围器件；
步骤S403、在所述外围器件上形成外围互联层502；在所述堆叠结构110远离所述第一衬底100的一侧和所述外围互联层502之间形成阵列互联层501，所述外围互联层502和所述阵列互联层501电连接；
步骤S404、对所述第一衬底100进行减薄；
其中，所述在所述第一衬底100背离所述堆叠结构110的另一侧面进行离子注入的步骤，在所述对所述第一衬底100进行减薄的步骤之后。
具体地，所述第二衬底600上形成有掺杂区(未示出)和隔离区601，所述第二衬底600上还形成有第一绝缘层602，第一绝缘层602内形成接触层604并电性连接外围器件，第二绝缘层形成于第一绝缘层602上，第二绝缘层内设置有多个导体层(605、606)，在第二绝缘层上形成顶部绝缘层，顶部绝缘层上填设顶部导体层，如此得到外围互联层502。
具体地，所述外围器件包括多个晶体管器件603，所述多个晶体管器件603形成于第二衬底600上，所述第二衬底600的材料可以与所述第一衬底100的材料相同，也可以与所述第一衬底100的材料不同，具体包括半导体材料，诸如IV族半导体、III-V族化合物半导体，或者II-VI族化合物半导体，具体可以为硅(Si)、锗(Ge)或硅锗(GeSi)、碳化硅(SiC)等。
具体地，所述外围互联层502和所述阵列互联层501电连接包括，所述外围互联层502和所述阵列互联层501之间形成粘结界面，所述外围互联层502和所述阵列互联层501电连接。
具体地，所述外围互联层502包括一个或多个绝缘层，所述一个或多个绝缘层内形成有一个或多个导体层；所述阵列互联层501包括一个或多个绝缘层，所述一个或多个绝缘层内形成有一个或多个导体层。
具体地，所述阵列互联层501用于传输沟道结构和其他电路之间的电信号，其形成方法包括，形成阵列绝缘层505，在阵列绝缘层505上形成阵列位线触点506，其与所述沟道层接触。阵列位线触点506的材料包括但不限于导电金属或者掺杂硅中的一种或多种，所述阵列绝缘层505中还形成有其他导电层，所述阵列绝缘层505上形成有阵列顶部导电层503和阵列顶部绝缘层504。
具体地，所述外围互联层502和所述阵列互联层501之间形成粘结界面具体包括在所述外围互联层502的绝缘层和所述阵列互联层501的绝缘层形成化学键合，和/或使所述外围互联层502的导体层和所述阵列互联层501的导体层进行物理互扩散。
具体地，如图7所示，所述粘结界面可形成于两个绝缘层之间也可以形成在两个金属层之间，例如氮化硅层与氮化硅层之间，铜层与铜层之间。在一些技术方案中，所述粘结界面通过位于粘结界面两侧的绝缘层和/或导体层之间的化学键合形成，也可以由位于粘结界面两侧的绝缘层和/或导体层之间的物理相互作用(例如扩散)形成。在结合工艺前，可以通过对粘结界面两侧的表面进行等离子体处理后形成所述粘结界面，也可采用加热处理的方式形成所述粘结界面，例如，粘结方法为使所述阵列绝缘层505上得阵列顶部导电层503与对应的外围互联层502上的顶部导体层接触，使其电连接，实现所述阵列互联层501与所述外围互联层502的电连接。
具体地，如图5g所示，本技术方案中所述阵列互联层501设置于所述外围互联层502的上方，所述第一衬底100、所述堆叠结构110等构成存储阵列结构，所述存储阵列结构倒置，使所述第一衬底100注入离子的一侧面背离所述第二衬底600，形成面对面键合的连接结构，在该结构中，所述第一衬底100朝上，更加方便进行减薄处理和离子注入。
具体地，在常规的3D NAND结构中，所述第一衬底100与所述外围互联层502接触，采用的也是常规的形成外延层302、对外沿层导体化，实现沟道层301与第一衬底100的连接，但是，随着存储容量要求逐渐增加，堆叠结构110的层数也增加，导致沟道孔CH的深度加深，对沿沟道孔CH底部的外延层302进行离子注入的操作产生非常大的阻碍，因此限制了3DNAND结构中堆叠结构110的层数，限制了存储设备大容量的发展，工艺难度大。
具体地，所述减薄工艺可以采用背部研磨、湿/干刻蚀，和/或化学机械抛光技术。使得第一衬底100的厚度可以介于200nm～40um之间，在一些实施例中，第一衬底100的厚度可以介于280nm～8um之间，在一些实施例中，第一衬底100的厚度可以介于500nm～3um之间。
可以理解的是，本申请的三维存储结构将所述第一衬底100位于外侧，更方便进行减薄处理，使得第一衬底100减薄后导体化，同时提供一种新的沟道层301与第一衬底100的连接方式，即在沟道孔CH的底部打设连接槽304，实现沟道层301与第一衬底100的良好电连接，解决了堆叠层数过多倒置外延层302离子注入困难倒置的沟道层301与第一衬底100接触不良的问题，且相对于形成外延层302，本技术方案的步骤明显较少，提高了生产效率，降低了生产成本。
综上，本申请通过在所述第一衬底100上形成堆叠结构110，在所述堆叠结构110上形成沿第一方向延伸的沟道孔CH，在所述沟道孔CH的内表面形成存储层303，对所述沟道孔CH的底部进行冲孔以形成沿所述第一方向延伸至所述第一衬底100的连接槽304，所述连接槽304与所述沟道孔CH连接，在所述存储层303的内表面和所述连接槽304的内表面形成沟道层301，所述沟道层301与所述第一衬底100电性连接；通过在所述沟道孔CH内设置连接槽304，所述连接槽304延伸至第一衬底100，使得沟道层301能够通过连接槽304与第一衬底100电连接，实现了一种新的沟道层301与第一衬底100的连接结构和连接方式，且工艺步骤简单，成本较低。
以上对本申请实施例所提供的一种半导体器件、半导体器件的制作方法及三维存储器进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (12)

1.一种半导体器件的制作方法，其特征在于，包括：
提供第一衬底；
于所述第一衬底的一侧面形成堆叠结构；
在所述堆叠结构中形成沿第一方向延伸的沟道孔；
在所述沟道孔的内表面形成存储层；
对所述沟道孔的底部进行冲孔，以形成沿所述第一方向延伸至所述第一衬底的连接槽，所述连接槽与所述沟道孔连接；
在所述存储层的内表面和所述连接槽的内表面形成沟道层，所述沟道层与所述第一衬底电性连接。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述沟道孔延伸至所述第一衬底中。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述对所述沟道孔的底部进行冲孔，以形成沿所述第一方向延伸至所述第一衬底的连接槽，所述连接槽与所述沟道孔连接的步骤，还包括：
去除位于所述沟道孔底部的部分所述存储层以形成对应所述连接槽的开孔，通过所述开孔沿所述第一方向刻蚀所述第一衬底以形成所述连接槽。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述沟道孔在所述第一衬底上的正投影覆盖所述连接槽在所述第一衬底上的正投影。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，还包括：
对所述第一衬底进行离子注入，以使所述沟道层与所述第一衬底电性连接。
6.如权利要求5所述的半导体器件的制作方法，其特征在于，在所述第一衬底背离所述堆叠结构的另一侧面进行离子注入。
7.如权利要求6所述的半导体器件的制作方法，其特征在于，所述在所述第一衬底背离所述堆叠结构的另一侧面进行离子注入的步骤，在所述于第一衬底的一侧面形成堆叠的步骤之前。
8.一种半导体器件，其特征在于，所述半导体器件包括：
第一衬底；
堆叠结构，位于所述第一衬底的一侧面；
沟道孔，位于所述堆叠结构中且沿第一方向延伸；
存储层，位于所述沟道孔的内表面上；
连接槽，位于所述沟道孔的底部且沿所述第一方向延伸至所述第一衬底，所述连接槽与所述沟道孔连接；
沟道层，位于所述存储层的内表面和所述连接槽的内表面，所述沟道层与所述第一衬底电性连接。
9.如权利要求8所述的半导体器件，其特征在于，所述存储层包括内底面，所述内底面上对应所述连接槽的位置具有一开孔，所述连接槽通过所述开孔延伸至所述第一衬底上。
10.如权利要求8所述的半导体器件，其特征在于，所述沟道孔在所述第一衬底上的正投影覆盖所述连接槽在所述第一衬底上的正投影。
11.一种三维存储器，其特征在于，所述三维存储器包括阵列存储结构，所述存储结构包括如权利要求8-10任一项所述半导体器件。
12.如权利要求11所述的三维存储器，其特征在于，还包括外围电路结构；
所述外围电路结构包括:
第二衬底；
外围器件，设置于形所述第二衬底上；
外围互联层，设置于所述外围器件背离所述第二衬底的一侧；
其中，所述存储结构还包括阵列互联层，所述阵列互联层设置于所述半导体器件中所述堆叠结构背离所述第一衬底的一侧；
所述外围互联层和所述阵列互联层电连接。
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