CN114300475A - 三维存储器及其制作方法 - Google Patents

Abstract

本发明涉及一种三维存储器及其制作方法，通过在衬底上形成第一半导体层，衬底包括台阶区和核心区；刻蚀核心区上的第一半导体层，以在第一半导体层上形成第一开口，并在第一开口中填充牺牲材料，以得到牺牲层；在牺牲层和第一半导体层上形成堆叠结构；在核心区上形成贯穿堆叠结构并延伸至牺牲层的沟道孔，并在沟道孔的内壁上依次形成存储功能层和沟道层，以形成沟道结构；去除衬底和牺牲层，以暴露出沟道结构的延伸至牺牲层的沟道结构底部；去除沟道结构底部中的存储功能层，以暴露出沟道层位于沟道结构底部中的沟道层底部；形成覆盖且连接沟道层底部的共源极层，从而能够解决三维存储器的字线层漏电问题，以提高三维存储器的电学性能。

Description

三维存储器及其制作方法

【技术领域】

本发明涉及半导体技术领域，具体涉及一种三维存储器及其制作方法。

【背景技术】

随着技术的发展，半导体工业不断寻找新的生产方式，以使得存储器件中的每一存储器裸片具有更多数量的存储器单元。其中，3DNAND(三维)存储器由于其存储密度高、成本低等优点，已成为目前较为前沿、且极具发展潜力的存储器技术。

目前，在具有背面源极触点的3D NAND存储器的形成工艺中，一般采用刻蚀工艺去除沟道结构底部的存储功能层，以实现沟道结构中的存储单元的电路回路。但是，在该工艺过程中，由于通过一次刻蚀和一次填充形成的虚拟沟道结构内部会存在缝或空隙，刻蚀剂会沿着虚拟沟道结构中的缝或空隙刻蚀，最终导致字线层漏电问题，从而影响制备完成后的三维存储器的电学性能。

【发明内容】

本发明提供一种三维存储器及其制作方法，提高了三维存储器的电学性能。

本发明的一个实施例提供了一种三维存储器的制作方法，该三维存储器的制作方法包括：在衬底上形成第一半导体层，衬底包括台阶区和在平行于衬底的方向上与台阶区连接的核心区；刻蚀核心区上的第一半导体层，以在第一半导体层上形成第一开口，并在第一开口中填充牺牲材料，以得到牺牲层；在牺牲层和第一半导体层上形成堆叠结构；在核心区上形成贯穿堆叠结构并延伸至牺牲层的沟道孔，并在沟道孔的内壁上依次形成存储功能层和沟道层，以形成沟道结构；去除衬底和牺牲层，以暴露出沟道结构的延伸至牺牲层的沟道结构底部；去除沟道结构底部中的存储功能层，以暴露出沟道层位于沟道结构底部中的沟道层底部；形成覆盖且连接沟道层底部的共源极层。

其中，第一开口远离衬底的一端的截面宽度不小于第一开口靠近衬底的一端的截面宽度。

其中，衬底还包括在平行于衬底的方向上与核心区连接的栅线缝隙区，在去除衬底和牺牲层之前，还包括：在栅线缝隙区上形成贯穿堆叠结构并延伸至第一半导体层的共源极结构。

其中，在去除衬底和牺牲层之前，还包括：在台阶区上形成贯穿堆叠结构并延伸至第一半导体层的虚拟沟道结构。

其中，在去除衬底和牺牲层之前，还包括：在台阶区上形成贯穿堆叠结构和第一半导体层的虚拟沟道结构。

其中，形成覆盖且连接沟道层底部的共源极层，具体包括：在第一半导体层的背离堆叠结构的一侧上形成覆盖填充第一开口的第二半导体层，并对第二半导体层背离堆叠结构的一侧表面进行抛光，以形成共源极层。

本发明的一个实施例提供了一种三维存储器，该三维存储器包括：第一半导体层，第一半导体层包括台阶区和在平行于第一半导体层的方向上与台阶区连接的核心区，且在核心区中的第一半导体层上设有第一开口；位于第一半导体层上的堆叠结构；在核心区上贯穿堆叠结构并延伸至第一开口的沟道结构，沟道结构包括沟道层和围绕沟道层侧表面设置的存储功能层；在第一半导体层的背离堆叠结构的一侧上设有覆盖填充第一开口的共源极层，其中，沟道结构的延伸至第一开口的沟道结构底部在第一开口中，以沟道层与共源极层连接。

其中，第一开口具有倾斜侧壁，倾斜侧壁与第一开口远离堆叠结构的端面之间的夹角大于90度，且三维存储器还包括位于倾斜侧壁上且填充于第一开口中的部分牺牲层，部分牺牲层在堆叠结构上的正投影与倾斜侧壁在堆叠结构上的正投影重合，且与第一开口远离堆叠结构的端面在堆叠结构上的正投影不重合。

其中，第一半导体层还包括在平行于第一半导体层的方向上与核心区连接的栅线缝隙区，三维存储器还包括：在栅线缝隙区上贯穿堆叠结构并延伸至第一半导体层的共源极结构。

其中，三维存储器还包括：在台阶区上贯穿堆叠结构并延伸至第一半导体层的虚拟沟道结构。

其中，三维存储器还包括：在台阶区上贯穿堆叠结构和第一半导体层的虚拟沟道结构。

本发明的有益效果是：本发明提供的三维存储器及其制作方法，通过在衬底上形成第一半导体层，衬底包括台阶区和在平行于衬底的方向上与台阶区连接的核心区，然后去除核心区上的第一半导体层，以在第一半导体层上形成第一开口，并在第一开口中填充牺牲材料，以得到牺牲层，之后在牺牲层和第一半导体层上形成堆叠结构，接着在核心区上形成贯穿堆叠结构并延伸至牺牲层的沟道孔，并在沟道孔的内壁上依次形成存储功能层和沟道层，以形成沟道结构，然后去除衬底和牺牲层，以暴露出沟道结构的延伸至牺牲层的沟道结构底部，接着去除沟道结构底部中的存储功能层，以暴露出沟道层位于沟道结构底部中的沟道层底部，并形成覆盖且连接沟道层底部的共源极层，从而能够解决三维存储器的字线层漏电问题，以提高三维存储器的电学性能。

【附图说明】

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例提供的三维存储器的制作方法的流程示意图；

图2a～2t是对应于本发明一个实施例提供的三维存储器的制作工艺流程的剖面结构示意图；

图3是本发明一个实施例提供的台阶区和核心区的布局示意图；

图4是本发明一个实施例提供的台阶区和核心区的另一布局示意图；

图5是本发明一个实施例提供的三维存储器的横截面结构示意图。

【具体实施方式】

下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。

本发明可以各种形式呈现，以下将描述其中一些示例。

请参阅图1，图1是本发明一个实施例提供的三维存储器的制作方法的流程示意图，该三维存储器的制作方法具体流程可以如下：

步骤S11：在衬底上形成第一半导体层，衬底包括台阶区和在平行于衬底的方向上与台阶区连接的核心区。

其中，步骤S11完成后的剖面结构示意图如图2a所示。

衬底21用于支撑其上的器件结构，且其材质的材质可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料。第一半导体层22的材质可以为多晶硅等半导体材料。具体地，可以采用物理气相沉积、化学气相淀积、原子层沉积、激光辅助淀积等薄膜沉积工艺，在上述衬底21上形成上述第一半导体层22。

具体地，在形成上述第一半导体层22之前，上述三维存储器的制作方法还可以包括：在衬底21上形成第一氧化层201，第一氧化层201的材质可以为氧化硅，用于保护衬底21。

可以理解的是，上述衬底21的台阶区SS为用于提供字线(栅极层)的电连接区，可用于在后续工艺步骤中形成虚拟沟道结构以及字线接触。上述衬底21的核心区Core Area可用于在后续工艺步骤中形成沟道结构。

在一个具体实施例中，如图3所示，两个上述核心区Core Area可以在第一横向X上连接于同一个台阶区SS的相对两侧上。可以理解的是，上述台阶区SS和核心区Core Area的布局不限于图3的示例，并且可以包括任何其他合适的布局，例如，如图4所示，两个上述台阶区SS可以在第一横向X上连接于同一个核心区Core Area的相对两侧上。

在本实施例中，上述衬底21还可以包括在平行于衬底21的方向(比如，X方向)上与核心区Core Area连接的栅线缝隙区GLS。该栅线缝隙区GLS可用于在后续工艺步骤中形成栅线缝隙，该栅线缝隙可用于将相邻两个核心区Core Area上的堆叠结构24中的栅极牺牲层241分隔开，相应地，上述栅线缝隙区GLS可以在平行于衬底21的方向上位于相邻两个核心区Core Area之间。

步骤S12：刻蚀核心区上的第一半导体层，以在第一半导体层上形成第一开口，并在第一开口中填充牺牲材料，以得到牺牲层。

其中，步骤S12中形成第一开口后的剖面结构示意图如图2b所示，步骤S12完成后的剖面结构示意图如图2c所示。

第一开口221可以与上述核心区Core Area具有相同的形状和尺寸，也即，上述第一开口221在衬底21上的正投影边界可以与衬底21的核心区Core Area边界重合。用于形成牺牲层23的牺牲材料可以为氧化硅等绝缘材料。在一些实施例中，上述核心区Core Area的数量可以为多个，且每个核心区Core Area上可以对应形成有一个第一开口221，从而，各个核心区Core Area可以通过各相对应的第一开口221暴露出来。

具体地，可以采用各向异性刻蚀工艺(比如，等离子体刻蚀工艺)或各向同性刻蚀工艺(比如，湿法刻蚀工艺)，刻蚀去除位于核心区Core Area上的第一半导体层22直达上述第一氧化层201表面，以得到上述一个或多个第一开口221，之后可以采用物理气相沉积、化学气相淀积、原子层沉积、激光辅助淀积等薄膜沉积工艺，在上述第一开口221中填充牺牲材料(比如，氧化硅)，并采用化学机械抛光方法去除位于上述第一开口221外部的牺牲材料，以得到上述牺牲层23。

在一些实施例中，上述第一开口221远离衬底21的一端的截面宽度可以等于其靠近衬底21的一端的截面宽度。例如，上述第一开口221垂直于衬底21的截面的形状可以为矩形或正方形。

在另一些实施例中，如图2b所示，上述第一开口221远离衬底21的一端的截面宽度还可以大于其靠近衬底21的一端的截面宽度，从而使得上述第一开口221具有倾斜侧壁，且该倾斜侧壁与第一开口221靠近衬底21的端面(也即，底表面)之间的夹角大于90度。例如，上述第一开口221垂直于衬底21的截面的形状可以为倒梯形。

步骤S13：在牺牲层和第一半导体层上形成堆叠结构。

其中，步骤S13完成后的剖面结构示意图如图2d所示。

堆叠结构24可以包括在垂直于衬底21的纵向Z上交替层叠设置的若干层栅极牺牲层241和栅绝缘层242。并且，具体实施时，可以采用物理气相沉积法、化学气相淀积法、原子层沉积法、激光辅助淀积法等方法，在上述牺牲层23和第一半导体层22上形成上述堆叠结构24的栅绝缘层242和栅极牺牲层241。其中，上述栅极牺牲层241的材质可以但不限于为氮化硅，上述栅绝缘层242的材质可以但不限于为氧化硅，从而能够形成氮化硅层/氧化硅层的堆叠结构，并且，在后续步骤中还会通过置换工艺换掉上述栅极牺牲层241并在相同位置填充导电材料(比如，钨)，以形成栅极层。

在三维存储器中，堆叠结构24的层数决定了其在垂直方向(垂直于衬底21的纵向Z)上所包含的存储单元的个数，例如，堆叠结构24的层数可以为32层、64层、96层、128层等，且堆叠结构24的层数越多，对应该三维存储器的集成度越高。

在一些实施例中，如图2d所示，在形成上述堆叠结构24之前，上述三维存储器的制作方法还可以包括：在牺牲层23和第一半导体层22上依次形成第二氧化层202和停止层203，也即，上述堆叠结构24形成于停止层203上。其中，第二氧化层202的材质可以为氧化硅，停止层203的材质可以与上述第一半导体层22的材质相同。

步骤S14：在核心区上形成贯穿堆叠结构并延伸至牺牲层的沟道孔，并在沟道孔的内壁上依次形成存储功能层和沟道层，以形成沟道结构。

其中，步骤S14完成后的剖面结构示意图如图2e所示。

具体地，可以采用各向异性刻蚀工艺(例如，干法刻蚀工艺)，在核心区Core Area上由上至下刻蚀上述堆叠结构24，形成由上至下贯穿堆叠结构24、停止层203、第二氧化层202和部分牺牲层23的沟道孔25，沟道孔25延伸至牺牲层23内。接着，可以在该沟道孔25内壁上依次沉积存储功能层261以及沟道层262，并可以在形成有存储功能层261和沟道层262的沟道孔25内填充电介质材料(例如，氧化硅)，以形成芯部绝缘层263，从而得到具有存储功能层261、沟道层262和芯部绝缘层263的沟道结构26。其中，上述存储功能层261可以包括依次形成于上述沟道孔25内壁上的电荷阻挡层、电荷捕获层和隧穿层，具体地，电荷阻挡层、电荷捕获层、隧穿层和沟道层262的材质可以分别为氧化硅、氮化硅、氧化硅以及多晶硅，对应上述沟道结构26为“SONO”结构。并且，可以理解的是，在此所例举的存储功能层261虽以一氧化物层、一氮化物层和另一氧化物层所组成的ONO为示例结构，但也可以是其他可能的结构，例如NONO等。

在一些实施例中，在形成上述沟道孔25之前，上述三维存储器的制作方法还可以包括：对台阶区SS上的部分堆叠结构24逐步进行刻蚀，以形成如图2e所示的台阶结构24A；形成覆盖台阶结构24A的绝缘覆盖层28，绝缘覆盖层28位于堆叠结构24的外围，绝缘覆盖层28包括覆盖台阶结构24A的较薄的第一绝缘层281和填充台阶结构24A的第二绝缘层282。

在一些实施例中，在形成上述沟道结构26之后，上述三维存储器的制作方法还可以包括：在沟道结构26的远离衬底21的一端形成如图2e所示的沟道插塞40。沟道插塞40的材料可选用与沟道结构26中沟道层262相同的材料制备，例如多晶硅，且该沟道插塞40可以作为其对应的沟道结构26的漏极。

在一些实施例中，在上述步骤S15之后，还可以包括：在台阶区SS上形成贯穿堆叠结构24并延伸至第一半导体层22的虚拟沟道结构；在栅线缝隙区GLS上形成贯穿堆叠结构24并延伸至第一半导体层22的共源极结构。其中，形成共源极结构后的剖面结构示意图如图2f所示。

具体地，上述虚拟沟道结构27的顶端部位于上述绝缘覆盖层28中，且该虚拟沟道结构27贯穿上述台阶结构24A，并可以延伸至上述第一半导体层22内部，以在该第一半导体层22上形成凹槽。在一些替代实施例中，如图2g所示，上述虚拟沟道结构27延伸至第一半导体层22的部分还可以贯穿该第一半导体层22，也即，上述虚拟沟道结构27可以在垂直于衬底21的纵向Z上延伸，并贯穿上述堆叠结构24的台阶结构24A以及上述第一半导体层22，并且，在后续工艺步骤中形成的共源极层可以覆盖该虚拟沟道结构27的靠近第一半导体层22的端面(也即，底部端面)。

具体实施时，可以采用各向异性刻蚀工艺(例如，干法刻蚀工艺)，在衬底21上由上至下依次刻蚀上述绝缘覆盖层28、台阶结构24A、停止层203、第二氧化层202和第一半导体层22，形成由上至下依次贯穿上述绝缘覆盖层28、台阶结构24A、停止层203、第二氧化层202，并延伸至上述第一半导体层22内的虚拟沟道孔，接着可以在该虚拟沟道孔中填充绝缘材料(比如，氧化硅)而形成上述虚拟沟道结构27。

可以理解的是，在上述三维存储器的形成过程中，上述虚拟沟道结构27在后续去除上述堆叠结构24的栅极牺牲层241的工艺步骤中是不会被去除的，因而该虚拟沟道结构27能够支撑台阶结构24A，以使得台阶结构24A不易坍塌。

在一个具体实施例中，可以采用各向异性刻蚀工艺(例如，干法刻蚀工艺)，在衬底21的栅线缝隙区GLS上由上至下依次刻蚀上述堆叠结构24、停止层203和第二氧化层202，以形成由上至下贯穿上述堆叠结构24并延伸至上述第一半导体层22的栅线缝隙。接着，可以在该栅线缝隙内填充作为间隔层291的绝缘材料(比如，氧化物)、以及作为共源极292的导电材料(比如，钛或氮化钛、多晶硅及/或金属钨)，来得到上述共源极结构29。

具体地，在栅线缝隙内形成上述共源极结构29之前，还可以通过栅线缝隙将栅极牺牲层241去除，然后在原来栅极牺牲层241的位置依次沉积电介质层2431、第一金属层2432和第二金属层2433，以形成栅极层243。其中，电介质层1021的材料可以包括高介电常数介质层(如氧化铝)，第一金属层2432的材料可以包括氮化钛，第二金属层2433的材料可以包括钨。

并且，在一些实施例中，在形成上述栅极层243之后，还可以通过上述栅线缝隙对置换得到的栅极层243进行刻蚀，以在栅极层243和栅线缝隙之间形成空隙。并且，在形成上述共源极结构29的工艺步骤中，当在栅线缝隙中填充绝缘材料以及半导体材料和/或金属材料时，上述位于栅极层243和栅线缝隙之间的空隙也会被绝缘材料以及半导体材料和/或金属材料所填充。

在一些实施例中，在形成上述共源极结构29之后，上述三维存储器的制作方法还可以包括：形成在台阶结构24A上贯穿绝缘覆盖层28的多个字线接触，多个字线接触分别在台阶结构24A的位置与栅极层243电连接。其中，形成字线接触后的剖面结构示意图如图2h所示。

具体地，上述多个字线接触32A可以垂直于衬底21，并可以分别在纵向Z上延伸至台阶结构24A的多层台阶。在一个实施例中，如图2h所示，在形成上述多个字线接触32A的同时，还可以在堆叠结构24的周边形成贯穿绝缘覆盖层28的外围焊盘接触32B，外围焊盘接触32B用于与外围电路电连接，并且其数量和排布可根据实际需求进行制备。其中，字线接触32A和外围焊盘接触32B的材料可以采用导电材料，比如钨。

在一些具体实施例中，在形成上述字线接触32A和外围焊盘接触32B之后，上述三维存储器的制作方法还可以包括：在堆叠结构24上形成第二层间介质层；形成贯穿第二层间介质层的多个第二导电触点；在第二层间介质层上形成第二互连层。其中，形成第二互连层后的剖面结构示意图如图2h所示。

具体地，上述第二层间介质层33的材质可以为氧化硅等绝缘材料。上述第二互连层35的材质可以为钨等导电材料。

上述多个第二导电触点34可以包括位线触点，该位线触点可以在垂直于衬底21的方向Z上延伸，且一端与沟道结构26通过对应的沟道插塞40电连接，另一端与第二互连层35中对应的导电走线电连接。在一些实施例中，上述多个第二导电触点34还可以包括外围电路触点，外围电路触点可以在垂直于衬底21的方向Z上延伸，且一端与对应的外围电路接触31B电连接，另一端与上述第二互连层35中对应的导电走线电连接。

在一些具体实施例中，在形成上述第二互连层35后，上述三维存储器的制作方法还可以包括：提供外围电路芯片，并通过键合结构将外围电路芯片键合至第二互连层35上。其中，将外围电路芯片键合至第二互连层35上后的剖面结构示意图如图2i所示。并且，上述外围电路芯片36和键合结构可以参考现有技术(比如，专利文献CN112185981A)中外围电路芯片和键合结构的具体实施方式，故此处不再赘述。

在上述实施例中，为了在增加堆叠结构24的层数以增大三维存储器的存储密度的同时，不增加形成上述沟道结构26的刻蚀工艺难度，上述堆叠结构24可以包括在纵向Z上堆叠设置的多个堆栈结构，对应可以通过多次刻蚀来形成贯穿上述堆叠结构24的沟道结构26。

并且，为了便于理解和说明，本实施例以堆叠结构24包括在纵向Z上堆叠设置的第一堆栈结构和第二堆栈结构为例进行说明，相应地，上述步骤S13可以具体包括：在牺牲层23和第一半导体层22上形成第一堆栈结构；形成在核心区Core Area上穿过第一堆栈结构的第一沟道孔；在第一沟道孔中形成牺牲材料层；在第一堆栈结构和牺牲材料层上形成第二堆栈结构；去除台阶区SS上的部分第二堆栈结构和台阶区SS上的部分第一堆栈结构，以形成台阶结构24A；形成在核心区Core Area上穿过第二堆栈结构的第二沟道孔，第二沟道孔与第一沟道孔相连通。

具体地，上述堆叠结构24的位于台阶区SS上的部分形成上述台阶结构24A，且该堆叠结构24中的第一堆栈结构和第二堆栈结构均可以包括在垂直于衬底21的纵向Z上交替层叠设置的多层上述栅极牺牲层241和栅绝缘层242。并且，第二堆栈结构的层数与第一堆栈结构的层数可以相同，也可以不同。

上述第一沟道孔可以通过在核心区Core Area上由上至下刻蚀上述第一堆栈结构而形成。该第一沟道孔贯穿上述第一堆栈结构，并可以在垂直于衬底21的纵向Z上延伸至上述第一半导体22内部。上述第二沟道孔可以通过在核心区Core Area上由上至下刻蚀上述第二堆栈结构而形成。该第二沟道孔在垂直于衬底21的纵向Z上贯穿第二堆栈结构直达第一堆栈结构的上表面，且第二沟道孔的底部可以暴露出第一沟道孔中的牺牲材料层的顶部表面。

上述牺牲材料层可以通过采用化学气相沉积工艺在第一沟道孔中沉积填充牺牲材料，并采用化学机械平面化去除位于第一沟道孔外部的牺牲材料而形成。其中，牺牲材料可以为多晶硅、碳和钨中的任意一种。

具体地，上述台阶结构24A可以通过对台阶区SS上的部分第二堆栈结构和台阶区SS上的部分第一堆栈结构，执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。

相应地，上述沟道孔25可以包括相连通的第一沟道孔和第二沟道孔，且在形成上述第二沟道孔之后，可以采用选择性的蚀刻剂，经由第二沟道孔，以相对于第一堆栈结构和第二堆栈结构选择性地去除上述牺牲材料层，之后可以在第一沟道孔和第二沟道孔中形成上述沟道结构26。

步骤S15：去除衬底和牺牲层，以暴露出沟道结构的延伸至牺牲层的沟道结构底部。

其中，步骤S15中去除衬底后的剖面结构示意图如图2j所示，步骤S15完成后的剖面结构示意图如图2k所示。

具体地，可以将前序步骤完成后得到的半导体结构翻转180°，然后采用化学机械抛光工艺、干法刻蚀工艺或湿法刻蚀工艺刻蚀去除上述衬底21，之后可以采用选择性的蚀刻剂，以相对于第一半导体层22选择性地去除上述牺牲层23。并且，可以理解的是，在去除上述牺牲层23的过程中，前序步骤中形成的位于第一半导体层22背离堆叠结构24的一侧上的第一氧化层201、以及位于停止层203和牺牲层23之间的第二氧化层202也会被去除。从而，由于上述沟道结构26在纵向Z上延伸并延伸至上述牺牲层242的内部，故在去除上述衬底21和牺牲层23之后，上述沟道结构26的底部26A会被暴露出来。

在一个可能的实施例中，上述步骤S15完成后的剖面结构示意图还可以如图2l所示，也即，上述第一开口221具有倾斜侧壁，该倾斜侧壁与第一开口221远离堆叠结构24的端面之间的夹角大于90度，且在去除牺牲层23后，在第一开口221的倾斜侧壁上会残留有部分牺牲层23A。例如，在采用各向异性刻蚀工艺沿第一开口221刻蚀去除牺牲层23时，该各向异性刻蚀工艺采用的刻蚀剂的刻蚀方向可以为垂直于第一半导体层22的纵向Z，从而在刻蚀去除牺牲层23的过程中，由于第一开口221的倾斜侧壁向核心区Core Area内部倾斜，会导致位于第一开口221的倾斜侧壁正下方的部分牺牲层23A无法与刻蚀剂发生反应，因而无法被去除。

步骤S16：去除沟道结构底部中的存储功能层，以暴露出沟道层位于沟道结构底部中的沟道层底部。

其中，步骤S16完成后的剖面结构示意图如图2m或图2n所示。

具体地，可以采用刻蚀工艺，去除上述步骤S15完成后沟道结构26被暴露出来的沟道结构底部26A中的存储功能层261，以暴露出沟道层262位于该沟道结构底部26A中的沟道层底部262A。

在本实施例中，在去除沟道结构底部26A中的存储功能层261的刻蚀工艺步骤中，位于衬底21的除核心区Core Area以外的其他区域(比如，台阶区SS)上的功能结构(比如，虚拟沟道结构、字线接触、共源极结构、栅极分隔结构等)的底端部会被上述第一半导体层22覆盖，且该第一半导体层22能够阻止刻蚀剂对上述功能结构的底端部和靠近底端部的部分进行刻蚀，从而避免了发生漏电问题，能够提高制备完成后的三维存储器的电学性能。

在一些实施例中，在去除上述沟道结构底部26A中的存储功能层261之后，上述三维存储器的制作方法还可以包括：对上述沟道层262的靠近第一半导体层22的部分进行掺杂处理。并且，具体实施时，可以采用离子注入工艺，向沟道结构26中第一沟道层262的沟道层底部262A和靠近沟道层底部262A的部分注入P型或N型的第一掺杂剂，以对沟道层262的靠近第一半导体层22的部分进行掺杂处理。

步骤S17：形成覆盖且连接沟道层底部的共源极层。

其中，步骤S17完成后的剖面结构示意图如图2o或图2p所示。

具体地，可以在第一半导体层22的背离堆叠结构24的一侧上形成覆盖填充第一开口221的第二半导体层，并对第二半导体层背离堆叠结构24的一侧表面进行抛光，以形成上述共源极层31。在一个具体实施例中，共源极层31可以为掺杂有上述第一掺杂剂的多晶硅层。

在一些实施例中，在上述步骤S17之后，上述三维存储器的制作方法还可以包括：在共源极层31的背离堆叠结构24的一侧上形成第一层间介质层；形成贯穿第一层间介质层的多个第一导电触点；在第一层间介质层的背离共源极层31的一侧上形成第一互连层。其中，形成第一互连层后的剖面结构示意图如图2q或图2r所示。

具体地，上述多个第一导电触点38可以包括源极触点，该源极触点可以纵向Z上延伸，且一端与共源极层31电连接，另一端与第一互连层39电连接。在一些实施例中，上述多个第一导电触点还可以包括外围电路触点，外围电路触点可以在纵向Z上延伸，且一端与上述外围电路接触32B电连接，另一端与第一互连层39电连接。

在一个可能的实施例中，上述步骤S17完成后的剖面结构示意图可以如图2s或图2t所示，也即，上述虚拟沟道结构27的延伸至第一半导体层22的部分可以贯穿第一半导体层22，且上述共源极层31可以覆盖虚拟沟道结构27的靠近第一半导体层22的端面。具体地，在刻蚀去除上述衬底21的过程中，在刻蚀去除上述牺牲层23的过程中，以及在刻蚀去除上述沟道结构底部26A中的存储功能层261的过程中，上述虚拟沟道结构27的靠近第一半导体层22的一端可以被刻蚀剂刻蚀掉，从而导致虚拟沟道结构27的靠近第一半导体层22的端面会缩回至第一半导体层22的内部。并且，上述共源极层31的局部可以沿朝向虚拟沟道结构27的方向凸伸至第一半导体层22的内部，进而覆盖虚拟沟道结构27的靠近第一半导体层22的端面。

在上述实施例中，请参阅图5，图5是本发明一个实施例提供的三维存储器的横截面结构示意图，上述三维存储器可以包括多个栅线隙结构41，该多个栅线隙结构41可以相互间隔地沿平行于上述第一半导体层22的方向(比如，第二横向Y)排列于上述堆叠结构24中，从而该多个栅线隙结构41能够将上述堆叠结构24分隔为多个存储块B1/B2，并将该多个存储块B1/B2进一步分隔为多个指存储区F1/F2/F3/F4/F5/F6。具体地，上述三维存储器还可以包括多个连通结构42，该多个连通结构42形成于分隔同一存储块B1/B2中的多个指存储区F1/F2/F3/F4/F5/F6的栅线隙结构41中，并连通相邻的指存储区F1/F2/F3/F4/F5/F6。上述沟道结构26形成于堆叠结构24中，分布于相邻的栅线隙结构41之间，并沿垂直于上述第一半导体层22的方向贯穿堆叠结构26。

在一些具体实施例中，上述三维存储器还可以包括顶部选择栅(TSG，TopSelectGate)和顶部选择栅隔离结构43，其中，顶部选择栅由上述堆叠结构24的顶部的至少一层栅极层241构成，顶部选择栅隔离结构43能够将顶部选择栅分隔为多个条状的顶部选择栅分区，且顶部选择栅分区与上述指存储区F1/F2/F3/F4/F5/F6可以具有相同的延伸方向。具体地，在单个指存储区F1/F2/F3/F4/F5/F6中具有一个顶部选择栅隔离结构43，其能够将指存储区F1/F2/F3/F4/F5/F6中堆叠结构24顶部的顶部选择栅分隔为两部分的顶部选择栅分区。

本实施例提供的三维存储器的制作方法，通过在衬底上形成第一半导体层，衬底包括台阶区和在平行于衬底的方向上与台阶区连接的核心区，然后去除核心区上的第一半导体层，以在第一半导体层上形成第一开口，并在第一开口中填充牺牲材料，以得到牺牲层，之后在牺牲层和第一半导体层上形成堆叠结构，接着在核心区上形成贯穿堆叠结构并延伸至牺牲层的沟道孔，并在沟道孔的内壁上依次形成存储功能层和沟道层，以形成沟道结构，然后去除衬底和牺牲层，以暴露出沟道结构的延伸至牺牲层的沟道结构底部，接着去除沟道结构底部中的存储功能层，以暴露出沟道层位于沟道结构底部中的沟道层底部，并形成覆盖且连接沟道层底部的共源极层，从而在刻蚀去除沟道结构底部的存储功能层的过程中，使得位于台阶区上的半导体层能够阻止刻蚀剂沿着虚拟沟道结构中的缝或空隙刻蚀，进而能够解决三维存储器的字线层漏电问题，以提高三维存储器的电学性能。

根据本发明上述方法实施例制作而成的三维存储器如图2q所示，该三维存储器包括：第一半导体层22，第一半导体层22包括台阶区SS和在平行于第一半导体层22的方向上与台阶区SS连接的核心区Core Area，且在核心区Core Area中的第一半导体层22上设有第一开口221；位于第一半导体层22上的堆叠结构24；在核心区Core Area上贯穿堆叠结构24并延伸至第一开口221的沟道结构26，沟道结构26包括沟道层262和围绕沟道层262侧表面设置的存储功能层261；在第一半导体层22的背离堆叠结构24的一侧上设有覆盖填充第一开口221的共源极层31，其中，沟道结构26的延伸至第一开口221的沟道结构底部在第一开口221中，以沟道层262与共源极层31连接。

在一个实施例中，第一半导体层22还可以包括在平行于第一半导体层22的方向上与核心区连接的栅线缝隙区GLS，上述三维存储器还可以包括在栅线缝隙区GLS上贯穿堆叠结构24并延伸至第一半导体层22的共源极结构。

在一个实施例中，如图2r所示，上述第一开口221可以具有倾斜侧壁，且该倾斜侧壁与第一开口221远离堆叠结构24的端面之间的夹角可以大于90度，也即，该倾斜侧壁可以向核心区Core Area内部倾斜。

并且，上述三维存储器还可以包括位于第一开口221的倾斜侧壁上且填充于该第一开口221中的部分牺牲层23A。具体地，该部分牺牲层23A在堆叠结构24上的正投影与上述第一开口221的倾斜侧壁在堆叠结构24上的正投影可以重合，且该部分牺牲层23A在堆叠结构24上的正投影与上述第一开口221远离堆叠结构24的端面在堆叠结构24上的正投影可以不重合。

在一个实施例中，如图2s所示，上述三维存储器还可以包括在台阶区SS上贯穿堆叠结构24并延伸至第一半导体层22的虚拟沟道结构27。在一个替代实施例中，如图2t所示，上述三维存储器还可以包括在台阶区SS上贯穿堆叠结构24和第一半导体层22的虚拟沟道结构27，且上述共源极层31可以覆盖虚拟沟道结构27的靠近第一半导体层22的端面。

在一个具体实施例中，上述堆叠结构24可以包括在垂直于衬底21的纵向Z上堆叠设置的第一堆栈结构和第二堆栈结构，且该堆叠结构24的位于台阶区SS上的部分可以形成台阶结构24A。其中，上述台阶结构24A可以是通过去除台阶区SS上的部分第二堆栈结构和台阶区SS上的部分第一堆栈结构形成的。

在上述实施例中，上述三维存储器还可以包括：设于共源极层31的背离堆叠结构24的一侧上的第一层间介质层；贯穿第一层间介质层的多个第一导电触点38；以及，设于第一层间介质层的背离共源极层31的一侧上的第一互连层39，多个第一导电触点38可以包括源极触点，源极触点在垂直于第一半导体层22的纵向Z上延伸，且一端与共源极层31电连接，另一端与第一互连层39电连接。

在上述实施例中，上述三维存储器还可以包括：设于堆叠结构24上的第二层间介质层；贯穿第二层间介质层的多个第二导电触点34；设于第二层间介质层上的第二互连层35，多个第二导电触点34包括位线触点，位线触点在垂直于第一半导体层22的纵向Z上延伸，且一端与沟道结构26电连接，另一端与第二互连层35电连接；以及，通过键合结构键合至所述第二互连层35上的外围电路芯片36。

需要说明的是，本实施例中三维存储器的各个结构可以参考上述方法实施例中所描述的具体实施方式，故此处不再赘述。

本实施例提供的三维存储器，能够在刻蚀去除沟道结构底部的存储功能层的过程中，使得位于台阶区上的半导体层能够阻止刻蚀剂沿着虚拟沟道结构中的缝或空隙刻蚀，进而能够解决三维存储器的字线层漏电问题，以提高三维存储器的电学性能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种三维存储器的制作方法，其特征在于，包括：

在衬底上形成第一半导体层，所述衬底包括台阶区和在平行于所述衬底的方向上与所述台阶区连接的核心区；

刻蚀所述核心区上的所述第一半导体层，以在所述第一半导体层上形成第一开口，并在所述第一开口中填充牺牲材料，以得到牺牲层；

在所述牺牲层和所述第一半导体层上形成堆叠结构；

在所述核心区上形成贯穿所述堆叠结构并延伸至所述牺牲层的沟道孔，并在所述沟道孔的内壁上依次形成存储功能层和沟道层，以形成沟道结构；

去除所述衬底和所述牺牲层，以暴露出所述沟道结构的延伸至所述牺牲层的沟道结构底部；

去除所述沟道结构底部中的所述存储功能层，以暴露出所述沟道层位于所述沟道结构底部中的沟道层底部；

形成覆盖且连接所述沟道层底部的共源极层。

2.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述第一开口远离所述衬底的一端的截面宽度不小于所述第一开口靠近所述衬底的一端的截面宽度。

3.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述衬底还包括在平行于所述衬底的方向上与所述核心区连接的栅线缝隙区，在所述去除所述衬底和所述牺牲层之前，还包括：

在所述栅线缝隙区上形成贯穿所述堆叠结构并延伸至所述第一半导体层的共源极结构。

4.根据权利要求1所述的三维存储器的制作方法，其特征在于，在所述去除所述衬底和所述牺牲层之前，还包括：

在所述台阶区上形成贯穿所述堆叠结构并延伸至所述第一半导体层的虚拟沟道结构。

5.根据权利要求1所述的三维存储器的制作方法，其特征在于，在所述去除所述衬底和所述牺牲层之前，还包括：

在所述台阶区上形成贯穿所述堆叠结构和所述第一半导体层的虚拟沟道结构。

6.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述形成覆盖且连接所述沟道层底部的共源极层，具体包括：

在所述第一半导体层的背离所述堆叠结构的一侧上形成覆盖填充所述第一开口的第二半导体层，并对所述第二半导体层背离所述堆叠结构的一侧表面进行抛光，以形成共源极层。

7.一种三维存储器，其特征在于，包括：

第一半导体层，所述第一半导体层包括台阶区和在平行于所述第一半导体层的方向上与所述台阶区连接的核心区，且在所述核心区中的所述第一半导体层上设有第一开口；

位于所述第一半导体层上的堆叠结构；

在所述核心区上贯穿所述堆叠结构并延伸至所述第一开口的沟道结构，所述沟道结构包括沟道层和围绕所述沟道层侧表面设置的存储功能层；

在所述第一半导体层的背离所述堆叠结构的一侧上设有覆盖填充所述第一开口的共源极层，其中，所述沟道结构的延伸至所述第一开口的沟道结构底部在所述第一开口中，以所述沟道层与所述共源极层连接。

8.根据权利要求7所述的三维存储器，其特征在于，所述第一开口具有倾斜侧壁，所述倾斜侧壁与所述第一开口远离所述堆叠结构的端面之间的夹角大于90度，且所述三维存储器还包括位于所述倾斜侧壁上且填充于所述第一开口中的部分牺牲层，所述部分牺牲层在所述堆叠结构上的正投影与所述倾斜侧壁在所述堆叠结构上的正投影重合，且与所述第一开口远离所述堆叠结构的端面在所述堆叠结构上的正投影不重合。

9.根据权利要求7所述的三维存储器，其特征在于，所述第一半导体层还包括在平行于所述第一半导体层的方向上与所述核心区连接的栅线缝隙区，所述三维存储器还包括：

在所述栅线缝隙区上贯穿所述堆叠结构并延伸至所述第一半导体层的共源极结构。

10.根据权利要求7所述的三维存储器，其特征在于，所述三维存储器还包括：

在所述台阶区上贯穿所述堆叠结构并延伸至所述第一半导体层的虚拟沟道结构。

11.根据权利要求7所述的三维存储器，其特征在于，所述三维存储器还包括：

在所述台阶区上贯穿所述堆叠结构和所述第一半导体层的虚拟沟道结构。

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