CN109411479A - 一种半导体器件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法，在形成有3D存储器件的半导体衬底中形成有贯穿的硅通孔，在硅通孔的周围、衬底中形成有反掺杂区，该反掺杂区域衬底具有相反的掺杂类型，这样，在衬底与该反掺杂区形成PN结，该PN结形成在硅通孔与存储器件的选通管器件之间形成隔离，有效抑制硅通孔施加高压进行存储器件操作时引起的耦合效应，从而，避免对选通管器件性能造成影响，同时，该方法无需增加额外的隔离区域，不会造成芯片尺寸的增加，布局灵活且工艺实现的成本低。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展以及对集成度的要求不断提高，平面结构的存储器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了立体结构的存储器件。

在立体结构的存储器件的一个应用中，3D NAND存储器件可以为外围电路的MOS(金属氧化物半导体，Metal Oxide Semiconductor)器件形成在不同的衬底上，而后通过3DNAND器件衬底上的硅通孔(TSV，Though Silicon Visa)与外围电路的电连接，从而，实现对3D NAND存储器件的操作。在对3D NAND存储器件的操作过程中，需要通过TSV向3D NAND存储器件的选通管器件施加高电压，该高电压通常在十几、甚至二十几伏或之上，这会造成衬底瞬态高压，引起TSV与衬底的耦合效应(coupling effect)，影响器件的性能。

发明内容

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，抑制硅通孔与衬底之间的耦合效应。

为实现上述目的，本发明有如下技术方案：

一种半导体器件，包括：

具有第一掺杂类型的半导体衬底，所述衬底具有相对的第一表面和第二表面，在所述第一表面上形成有存储器件；

贯穿衬底的硅通孔；

反掺杂区，设置于所述衬底中且位于所述硅通孔与所述存储器件之间，所述反掺杂区与所述硅通孔及所述存储器件之间具有间隔；

与所述反掺杂区电连接的衬垫，所述衬垫用于接入偏压。

可选地，所述反掺杂区为条形，所述硅通孔所在区域和所述存储器件所在区域分别位于条形的反掺杂区两侧。

可选地，所述反掺杂区位于每个或多个硅通孔的周围。

可选地，所述反掺杂区为条形、块形、弧形或环形。

可选地，所述第一掺杂类型为P型，所述第二掺杂类型为N型。

可选地，所述反掺杂区的掺杂粒子为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。

可选地，还包括另一半导体衬底，所述另一半导体衬底上形成有MOS器件，所述另一半导体衬底固定于所述第二表面。

可选地，所述反掺杂区位于所述第二表面的衬底中。

可选地，所述存储器件包括栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及所述存储单元串之下的选通管器件。

一种半导体器件的制造方法，包括：

提供具有第一掺杂类型的半导体衬底，所述衬底具有相对的第一表面和第二表面，所述第一表面上形成有存储器件；

从所述第二表面形成贯穿衬底的硅通孔；以及

在所述衬底中形成反掺杂区，其中，所述反掺杂区位于所述硅通孔与所述存储器件之间，所述反掺杂区与所述硅通孔及所述存储器件之间具有间隔；

形成与所述反掺杂区电连接的衬垫，所述衬垫用于接入偏压。

可选地，所述反掺杂区为条形，所述硅通孔和所述存储器件分别位于条形的反掺杂区两侧。

可选地，所述反掺杂区位于每个或多个硅通孔的周围。

可选地，所述反掺杂区为条形、弧形或环形。

可选地，所述第一掺杂类型为P型，所述第二掺杂类型为N型。

可选地，通过离子注入形成所述反掺杂区，所述离子注入的掺杂粒子为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。

可选地，还包括：

提供另一半导体衬底，所述另一半导体衬底上形成有MOS器件；

将所述另一半导体衬底固定于所述第二表面。

可选地，在所述衬底中形成反掺杂区，包括：从所述第二表面在所述衬底中形成反掺杂区。

可选地，所述存储器件包括栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及所述存储单元串之下的选通管器件。

本发明实施例提供的半导体器件及其制造方法，在形成有3D存储器件的半导体衬底中形成有贯穿的硅通孔，在硅通孔的周围、衬底中形成有反掺杂区，该反掺杂区域衬底具有相反的掺杂类型，这样，在衬底与该反掺杂区形成PN结，该PN结形成在硅通孔与存储器件的选通管器件之间形成隔离，有效抑制硅通孔施加高压进行存储器件操作时引起的耦合效应，从而，避免对选通管器件性能造成影响，同时，该方法无需增加额外的隔离区域，不会造成芯片尺寸的增加，布局灵活且工艺实现的成本低。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本发明实施例的半导体器件的结构示意图；

图2示出了本发明实施例的半导体器件的制造方法的流程示意图；

图3-8示出了根据本发明实施例的制造方法形成半导体器件过程中的器件剖面结构示意图；

图9示出了根据本发明实施例制造方法形成的半导体器件的器件性能参数曲线示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，在立体结构的存储器件的一个应用中，3D NAND存储器件可以为外围电路的MOS器件形成在不同的衬底上，而后通过3D NAND器件衬底上的硅通孔与外围电路的电连接，从而，实现对3D NAND存储器件的操作，而在操作过程中，需要通过硅通孔向存储器件的选通管器件施加高电压，在一个应用中，该高电压在25V左右，这会衬底瞬态高压，引起TSV与衬底的耦合效应，进而影响器件的性能。

为此，本申请提供了一种半导体器件及其制造方法，在形成有3D存储器件的半导体衬底中形成有贯穿的硅通孔，在硅通孔的周围、衬底中形成有反掺杂区，该反掺杂区域衬底具有相反的掺杂类型，这样，在衬底与该反掺杂区形成PN结，该PN结形成在硅通孔与存储器件的选通管器件之间形成隔离，有效抑制硅通孔施加高压进行存储器件操作时引起的耦合效应，从而，避免对选通管器件性能造成影响，同时，该方法无需增加额外的隔离区域，不会造成芯片尺寸的增加，布局灵活且工艺实现的成本低。

参考图1所示，本申请提供了一种半导体器件，包括：

具有第一掺杂类型的半导体衬底100，所述衬底100具有相对的第一表面101和第二表面102，在所述第一表面101上形成有存储器件；

贯穿衬底100的硅通孔140；

反掺杂区150，设置于所述衬底100中且位于所述硅通孔140与所述存储器件130之间，所述反掺杂区150与所述硅通孔140及所述存储器件130之间具有间隔；

与所述反掺杂区150电连接的衬垫(图未示出)，所述衬垫用于接入偏压。

在本申请实施例中的半导体衬底100为具有掺杂的衬底，可以为P型衬底或N型衬底，典型地，可以为P型衬底，尤其是P型硅衬底。

在该衬底100的第一表面101上已形成有存储器件，本申请实施例中，该存储器件可以为3D NAND存储器件，至少包括栅极层与绝缘层交替层叠的堆叠层110、穿过所述堆叠层110的存储单元串120以及所述存储单元串120之下的选通管器件130，可以理解的是，在该半导体衬底100的第一表面101之上，还可以包括其他的必要部件，例如堆叠层110侧面的阶梯结构上的接触、存储单元串120顶部的导电垫、接触以及金属互联层(图未示出)以及覆盖上述衬底和存储器件的介质层等。

为了更好地理解本申请的技术方案，先对该存储器件的结构进行详细的描述。在该存储器件的结构中，堆叠层110由栅极层和绝缘层交替层叠而成，堆叠层110的端部为阶梯结构，使得每一层的栅极层存在未被上层栅极层覆盖的部分，从而可以用于形成该层栅极层的接触。

存储单元串120穿过堆叠层110，存储单元串120为垂直于衬底100的立体存储单元，每一层栅极层与该单元串120构成一存储单元，存储单元串120形成可以形成于贯穿对叠层110的沟道孔中，沿沟道孔侧壁至沟道孔中心，存储单元串120依次包括存储功能层和沟道层，存储功能层起到电荷存储的作用，通常包括遂穿层、电荷存储层以及阻挡层，存储功能层可以基本为L型，沟道层形成于存储功能层的侧壁以及沟道孔的底部上，沟道层之间还可以形成有绝缘材料的填充层。

在存储单元串的下方形成有选通管器件130，选通管器件130用于控制整条存储单元串120的源漏电压，该选通管器件130也被称作源线选通管、下选通管或底部选通管。具体的应用中，选通管器件130的沟道层与存储单元串120的沟道层接触连接，通过控制该选通管器件130的开启与关闭，可以起到选通或关闭整条存储单元串的作用。该选通管器件130可以包括存储单元串120下的沟道层、沟道层下衬底中掺杂区以及对叠层110中的底层栅极层，沟道层可以形成于上述沟道孔的底部，可以为通过衬底上的外延生长形成的外延层。

硅通孔140也即TSV孔贯通衬底100，通过TSV孔可以实现晶片的3D封装，该硅通孔140可以通过金属互联层(图未示出)与该衬底100上的存储器件电连接，在与另一衬底封装在一起之后，由另一衬底通过硅通孔140向存储器件提供电信号。在本申请的实施例中，通常是通过该硅通孔140向存储器件中的选通管器件130提供电压，该电压用于驱动整条存储单元串120的工作，该电压通常为高电压，典型地会高于15V，在一个应用中，该电压为25V左右。硅通孔140可以包括通孔内壁上的绝缘层142和通孔内填充的导电材料层141，该硅通孔的数量不限，可以分布于存储器件所在的存储区周围。

反掺杂区150为与衬底具有相反掺杂类型的掺杂区，当为P型衬底时，该反掺杂区150为N型掺杂，N型的的掺杂粒子例如可以为B、Al、Ga或In等。该反掺杂区150位于硅通孔140和选通管器件130之间，且与硅通孔140和选通管器件130具有间隔，也就是说，该反掺杂区150并不与硅通孔140和选通管器件130相接或连通，这样，该反掺杂区150与其所在的衬底100形成的PN结，则位于硅通孔140和选通管器件130之间，形成隔离区。该反掺杂区150与衬垫(PAD)电连接，该衬垫用于接入一偏压，该偏压可以为接地电压或电源电压，在对存储器件进行操作的具体应用中，在该偏压作用下，反掺杂区和衬底将形成导通的PN结。

该反掺杂区150只要设置于硅通孔140的周围即可，在具体的应用中，该反掺杂区150可以设置于第一表面101的衬底100中，即该反掺杂区150为从第一表面101向衬底100纵向延伸具有一定深度的掺杂区，也可以设置于第二表面102的衬底100中，即该反掺杂区150为从第二表面102向衬底100纵向延伸具有一定深度的掺杂区，甚至可以设置于衬底100的中部。在一些优选的实施例中，该反掺杂区150设置于第二表面102的衬底100中，该种设置方式的更易于集成。

在对存储器件进行操作的过程中，因硅通孔140与高压信号线相连接，高压脉冲信号经硅通孔140耦合到衬底，引起衬底同时产生高压信号干扰，由于在硅通孔140周边存在反掺杂区150，利用PN结的正向导通特性，能将高压信号干扰消除，有效抑制硅通孔施加高压进行存储器件操作时引起的耦合效应，从而，避免对选通管器件性能造成影响，同时，该区域形成在衬底背面的硅通孔140和选通管器件130之间的衬底中，无需增加额外的隔离区域，不会造成芯片尺寸的增加，布局灵活且工艺实现的成本低。

在本申请的实施例中，可以根据具体的需要来设置反掺杂区150的掺杂浓度和掺杂深度，更优的实施例中，反掺杂区的掺杂粒子可以为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。

此外，可以根据具体的设计需要，设置反掺杂区的数量、形状和位置。在一些实施例中，可以设置一条形的反掺杂区，硅通孔所在区域和存储器件所在区域分别位于条形的反掺杂区两侧，这样，该条形的反掺杂区与其所在衬底构成一条形的PN结，相当于一个条形的隔离带，将硅通孔和存储器件分隔开，从而，起到有效抑制硅通孔施加高压进行存储器件操作时引起的耦合效应的作用。

在另一些实施例中，反掺杂区可以为多个，反掺杂区可以位于每个或多个硅通孔的周围，具体的分布可以根据硅通孔的分布来确定。具体的，在一些应用中，例如当一些区域中的硅通孔的分布较为分散且稀疏时，可以在这些区域中每个硅通孔的每个周围都排布反掺杂区，以起到更好的隔离效果，反掺杂区的形状可以不限，例如可以为条形块形、弧形或环形或其他形状等。在另一些应用中，例如一些区域中的硅通孔分布较为集中，可以为该区域中的某几个或者该区域所有的硅通孔设置一反掺杂区，在起到隔离作用的同时，简化设计与实现，同样地，可以根据需要设置反掺杂区的形状，例如可以为条形块形、弧形或环形或其他形状等。

此外，上述的半导体器件可以已经与形成有MOS器件的另一半导体衬底(图未示出)封装在一起，也就是将另一半导体衬底固定在上述半导体衬底的第二表面上，该另一半导体衬底上的MOS器件通过互联结构与上述的硅通孔电连接。在具体的应用中，该另一半导体衬底上的MOS器件为上述半导体衬底中存储器件的驱动器件，这些驱动器件通过硅通孔向存储器件提供驱动信号，其中，实现电连接的方式有多种，本申请对此并不做特别的限定。

以上对本申请实施例的半导体器件进行了详细的描述，上述的半导体器件可以存在于晶圆之上，该晶圆可以未与MOS器件的晶圆封装在一起或者已经封装在一起，上述的半导体器件也可以存在于晶圆切割之后的芯片单体中，还芯片单体可以为裸芯片或芯片封装结构。

此外，本申请还提供了上述半导体器件的制造方法，以下将结合流程图图2对具体的实施例进行详细的描述。

在步骤S01，提供具有第一掺杂类型的半导体衬底100，所述衬底100具有相对的第一表面101和第二表面102，所述第一表面101上形成有存储器件，参考图3所示。

在本申请优选实施例中，半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。

在本实施例中，该半导体衬底100为硅衬底，该硅衬底100可以为P型。

在本申请实施例中，该存储器件可以为3D NAND存储器件，在具体的实现中，首先，可以在第一表面101上通过交替层叠牺牲层和绝缘层来形成堆叠层，牺牲层和绝缘层具有不同的刻蚀选择性，牺牲层将会被去除并由栅极层替代，牺牲层例如可以为氮化硅，绝缘层例如可以为氧化硅，堆叠层中牺牲层和绝缘层的层数由垂直方向所需形成的存储单元的个数来确定，牺牲层和绝缘层的层数例如可以为32层、64层、128层等，该层数决定了垂直方向上存储单元的个数，因此，堆叠层的层数越多，越能提高集成度。

而后，可以通过刻蚀工艺，使得堆叠层110的端部为阶梯结构，阶梯结构用于后续形成栅极层上的接触，堆叠层的中央区域为存储区，用于形成存储器件。

在形成存储器件的过程中，首先，在堆叠层中形成沟道孔，该沟道孔可以为堆叠层中的通孔，可以采用刻蚀技术，刻蚀堆叠层，直到暴露出衬底100第一表面101，形成沟道孔。而后，可以通过选择性外延生长(Selective Epitaxial Growth)，先在沟道孔110底部原位生长出外延结构，该外延结构为选通管器件的沟道层。在该沟道孔110下的衬底中，可以事先形成有掺杂区，作为选通管器件的有源区。而后，在沟道孔中形成存储单元串，具体地，现在沟道孔侧壁上形成存储功能层，存储功能层可以包括遂穿层、电荷存储层以及阻挡层，具体的可以为ONO叠层，ONO(Oxide-Ntride-Oxide)即氧化物、氮化物和氧化物，该存储功能层可以为L型，暴露出选通管器件的沟道层。而后，沉积沟道层，沟道层可以为多晶硅，从而在存储功能层以及选通管器件的沟道层上形成存储器件的沟道层。最后，以绝缘材料填充沟道孔，绝缘材料例如为氧化硅。

之后，可以刻蚀堆叠层110，形成栅线缝隙(Gate Line Seam)，通过栅线缝隙将堆叠层中的牺牲层去除，同时，进行栅极材料的填充，栅极材料例如可以为金属钨，在原牺牲层的区域形成栅极层，从而，形成了栅极层与绝缘层交替层叠的堆叠层110，该堆叠层中的栅极层作为存储单元串120的每个存储单元的控制栅极以及选通管器件130的控制栅极。

至此，形成了立体的存储器件，之后，还可以进一步形成其他的部件，例如填充栅线缝隙以及形成阶梯结构上的接触、存储单元串120顶部的导电垫、接触、金属互联层等等。可以理解的是，在要形成硅通孔的区域上也可以预先形成有金属互联层，以用于硅通孔的电连接。

在步骤S02，从所述第二表面102形成贯穿衬底100的硅通孔140；

在步骤S03，在衬底100中形成反掺杂区150，其中，所述反掺杂区150位于所述硅通孔140与所述存储器件之间，所述反掺杂区150与所述硅通孔140及所述存储器件之间具有间隔，参考图5所示。

需要说明的是，在本申请实施例中，对于形成反掺杂区150的步骤的执行顺序并不做特别的限定，根据反掺杂区150的不同设置方式，选择合适的工艺顺序来形成，在一些实施例中，反掺杂区150可以设置于第一表面101的衬底100中或者设置于衬底100的中部，在这些实施例中，可以在步骤S01中，形成存储器件的过程中来形成该反掺杂区150。在另一些实施例中，反掺杂区150可以设置于第二表面102的衬底100中，在这些实施例中，对于步骤S02和步骤S03的执行顺序并不做特别限定，可以先进行步骤S02，而后进行步骤S03，也可以先进行步骤S03，而后进行步骤S02，以下将分别对这些实施例形成反掺杂区150的步骤进行描述。

参见图4-图5所示，在一些应用中，从第二表面在衬底形成反掺杂区，首先，从所述第二表面120在衬底100中形成反掺杂区150。具体的，可以在第二表面120上形成掩膜层160，该掩膜层106可以为光刻胶，可以通过旋涂光刻胶，而后通过光刻将反掺杂区的图案转移至光刻胶，从而形成该掩膜层160，如图4所示，而后，进行第二类型的杂质注入，所述离子注入的工艺条件可以为：掺杂粒子为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。并可以通过湿法腐蚀将掩膜层160去除，之后，通过热退火激活掺杂，从而形成反掺杂区150。

而后，从第二表面102形成贯穿衬底100的硅通孔140。可以通过深孔刻蚀工艺形成通孔，而后，在通孔的内壁上形成绝缘层141，绝缘层例如可以为氧化硅、氮化硅或他们的叠层，并进行导电材料层142的填充，导电材料例如金属钨，从而形成硅通孔140，如图5所示，形成的反掺杂区150位于所述硅通孔140与所述选通管器件120之间。

在另一些应用中，从第二表面在衬底形成反掺杂区，首先，如图6所示，从第二表面102形成贯穿衬底100的硅通孔140。同前实施例，可以通过刻蚀形成通孔，而后在通孔内壁上形成绝缘层以及进行通孔的填充，来形成该硅通孔140。而后，从第二表面102在衬底100中形成反掺杂区150。同前实施例，先形成掩膜层160，并进行第二类型的杂质注入，如图7所示，而后，去除掩膜层160，并进行热退火激活掺杂，从而形成反掺杂区150，参考图5所示，形成的反掺杂区150位于所述硅通孔140与所述选通管器件120之间。

在又一些实施例中，从第第一表面在衬底形成反掺杂区，参考图8所示，具体的，可以在第一表面上形成存储器件的过程中来从第一表面101形成反掺杂区150，例如可以在形成堆叠层之前就形成该反掺杂区150，也可以在形成存储器件的掺杂区的同时形成该反掺杂区150。此处仅为示例，本申请对于从第一表面形成反掺杂区的步骤和执行顺序并不做限定。

如前所述，可以根据具体的设计需要，设置反掺杂区的数量、形状和位置。反掺杂区可以为一条形的反掺杂区，硅通孔所在区域和存储器件所在区域分别位于条形的反掺杂区两侧；也可以为多个，反掺杂区可以位于每个或多个硅通孔的周围，可以为条形块形、弧形或环形或其他形状等。

在步骤S03，形成与所述反掺杂区150电连接的衬垫，所述衬垫用于接入偏压。

可以利用金属互联工艺将反掺杂区150电连接至衬垫，可以根据需要，通过合适的工艺来形成该衬垫，本申请对具体的形成方法并不做特别的限定。该衬垫用于接入偏压，该偏压可以为接地电压或电源电压，在对存储器件进行操作的具体应用中，在该偏压作用下，反掺杂区和衬底将形成导通的PN结。

此外，进一步地，还可以将上述的半导体衬底与另一半导体衬底固定在一起，实现二衬底的封装，具体的，可以包括：提供另一半导体衬底，另一半导体衬底上形成有MOS器件；将所述另一半导体衬底固定于所述第二表面。固定之后，该另一半导体衬底上的MOS器件通过互联结构与上述的硅通孔电连接。

此外，为了更好地说明本申请技术方案的技术效果，本申请还提供了实验数据，参考图9所示，示出了在硅通孔接入高压信号脉冲时，衬底跟随电压的变化曲线示意图，其中，曲线810为硅通孔140的高压信号脉冲变化曲线，曲线820为未形成有偏压反掺杂区的衬底跟随电压的变化曲线，曲线830为本发明实施例形成有偏压反掺杂区的衬底跟随电压的变化曲线，可以看到，在没有形成有偏压反掺杂区的示例中，当硅通孔施加高压信号脉冲时，衬底的电压也随之变化，且具有较高的电压值，耦合效应明显；而在形成有偏压反掺杂区的本申请的示例中，当硅通孔施加高压信号脉冲时，反掺杂区也施加一偏压，衬底的电压几乎不会随之变化，通过该施加偏压的反掺杂区，有效地抑制了硅通孔与衬底的耦合效应。以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (18)

1.一种半导体器件，其特征在于，包括：

具有第一掺杂类型的半导体衬底，所述衬底具有相对的第一表面和第二表面，在所述第一表面上形成有存储器件；

贯穿衬底的硅通孔；

反掺杂区，设置于所述衬底中且位于所述硅通孔与所述存储器件之间，所述反掺杂区与所述硅通孔及所述存储器件之间具有间隔；

与所述反掺杂区电连接的衬垫，所述衬垫用于接入偏压。

2.根据权利要求1所述的半导体器件，其特征在于，所述反掺杂区为条形，所述硅通孔所在区域和所述存储器件所在区域分别位于条形的反掺杂区两侧。

3.根据权利要求1所述的半导体器件，其特征在于，所述反掺杂区位于每个或多个硅通孔的周围。

4.根据权利要求3所述的半导体器件，其特征在于，所述反掺杂区为条形、块形、弧形或环形。

5.根据权利要求1所述的半导体器件，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型。

6.根据权利要求5所述的半导体器件，其特征在于，所述反掺杂区的掺杂粒子为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。

7.根据权利要求1所述的半导体器件，其特征在于，还包括另一半导体衬底，所述另一半导体衬底上形成有MOS器件，所述另一半导体衬底固定于所述第二表面。

8.根据权利要求1所述的半导体器件，其特征在于，所述反掺杂区位于所述第二表面的衬底中。

9.根据权利要求1所述的半导体器件，其特征在于，所述存储器件包括栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及所述存储单元串之下的选通管器件。

10.一种半导体器件的制造方法，其特征在于，包括：

提供具有第一掺杂类型的半导体衬底，所述衬底具有相对的第一表面和第二表面，所述第一表面上形成有存储器件；

从所述第二表面形成贯穿衬底的硅通孔；以及

在所述衬底中形成反掺杂区，其中，所述反掺杂区位于所述硅通孔与所述存储器件之间，所述反掺杂区与所述硅通孔及所述存储器件之间具有间隔；

形成与所述反掺杂区电连接的衬垫，所述衬垫用于接入偏压。

11.根据权利要求10所述的制造方法，其特征在于，所述反掺杂区为条形，所述硅通孔和所述存储器件分别位于条形的反掺杂区两侧。

12.根据权利要求10所述的制造方法，其特征在于，所述反掺杂区位于每个或多个硅通孔的周围。

13.根据权利要求12所述的半导体器件，其特征在于，所述反掺杂区为条形、弧形或环形。

14.根据权利要求10所述的制造方法，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型。

15.根据权利要求14所述的制造方法，其特征在于，通过离子注入形成所述反掺杂区，所述离子注入的掺杂粒子为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。

16.根据权利要求10所述的制造方法，其特征在于，还包括：

提供另一半导体衬底，所述另一半导体衬底上形成有MOS器件；

将所述另一半导体衬底固定于所述第二表面。

17.根据权利要求10所述的制造方法，其特征在于，在所述衬底中形成反掺杂区，包括：从所述第二表面在所述衬底中形成反掺杂区。

18.根据权利要求10所述的制造方法，其特征在于，所述存储器件包括栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及所述存储单元串之下的选通管器件。