CN107706188A - 外围电路接触孔形成方法、三维存储器及电子设备 - Google Patents

Abstract

本发明提供一种外围电路接触孔形成方法、三维存储器及电子设备。其中，所述外围电路接触孔形成方法，包括：在衬底上形成外围电路；形成覆盖所述外围电路的对准基准层，其中，所述对准基准层的面积大于所述外围电路中主动区域的面积；在所述衬底上全面形成电介质层；以所述对准基准层为对准基准，采用基于自对准技术的光刻工艺穿过所述电介质层形成外围电路接触孔。本发明提供的外围电路接触孔形成方法中，由于对准基准层的面积大于主动区域的面积，因而可以有效降低自对准技术的实现难度，提高自对准技术的准确性，从而经过光刻工艺刻蚀出位置精准的外围电路接触孔，进而可以提高三维存储器的成品率和质量。

Description

外围电路接触孔形成方法、三维存储器及电子设备

技术领域

本发明涉及半导体技术领域，具体涉及一种外围电路接触孔形成方法、三维存储器及电子设备。

背景技术

随着对集成度和存储容量需求的不断发展，存储器技术不断进步，随着二维平面存储器的尺寸缩小到了十几纳米级别(16nm、15nm甚至14nm)，每个存储单元也变得非常小，使得每个单元中仅有少数几个电子，材料对电子控制能力随之变弱，随之引起的串扰问题使得进一步缩小存储单元的尺寸变得非常困难而且不够经济。因此，三维存储器应运而生，其是一种基于平面存储器的新型产品，通过存储单元的立体堆叠实现存储容量的扩展。

三维存储器主要由核心存储单元和外围电路组成，其形成过程通常是先进行外围电路的制作，然后进行核心三维存储单元的制作，最后进行接触孔及后端连线的制作。其中，接触孔的制作通常是采用基于自对准技术的光刻工艺实现的，请参考图1，其示出了一种理想情况下形成外围电路接触孔的示意图，如图所示，理想情况下，在形成外围电路后，在外围电路上方会形成电介质层，然后在电介质层中采用光刻工艺开孔形成外围电路接触孔，其中，在光刻时以主动区域(英文名称：activearea)为对准基准实现自对准，从而保证接触孔准确地落到栅极和N掺杂区上。

而随着器件尺寸越来越小，主动区域的尺寸也逐渐缩小，这样就大幅增加了自对准技术实现的难度，请参考图2，其示出了一种实际应用中形成外围电路接触孔的示意图，如图所示，在实际应用中，由于主动区域尺寸过小，经常导致自对准技术实现时出现偏差，进而导致刻蚀得到的接触孔的位置发生偏离，从而引发一系列问题，例如，接触孔填充金属形成接触线后，该接触线与轻掺杂集极之间容易形成肖特基接触，影响器件性能；又如，接触孔偏离较大时可能导致无法着陆到栅极或N掺杂区上，从而导致连线失败。

鉴于上述问题，目前迫切需要提供一种针对小尺寸器件的精准性更高的外围电路接触孔形成方法。

发明内容

针对现有技术中的缺陷，本发明提供一种外围电路接触孔形成方法、三维存储器及电子设备，以提高形成外围电路接触孔的精准性，进而提高产品成品率和质量。

第一方面，本发明提供的一种外围电路接触孔形成方法，包括：在衬底上形成外围电路；

形成覆盖所述外围电路的对准基准层，其中，所述对准基准层的面积大于所述外围电路中主动区域的面积；

在所述衬底上全面形成电介质层；

以所述对准基准层为对准基准，采用基于自对准技术的光刻工艺穿过所述电介质层形成外围电路接触孔。

在本发明提供的一个变更实施方式中，在形成覆盖所述外围电路的对准基准层之前，还包括：

形成覆盖所述外围电路的高温氧化隔离层。

在本发明提供的另一个变更实施方式中，所述对准基准层为刻蚀阻挡层，所述刻蚀阻挡层的材质不同于所述电介质层的材质。

在本发明提供的又一个变更实施方式中，所述刻蚀阻挡层的材质为氮化物。

在本发明提供的又一个变更实施方式中，所述氮化物包括氮化硅。

在本发明提供的又一个变更实施方式中，所述刻蚀阻挡层的厚度大于500埃米。

在本发明提供的又一个变更实施方式中，所述穿过所述电介质层形成外围电路接触孔，包括：

采用针对所述电介质层的干法刻蚀工艺，刻蚀形成穿过所述电介质层的第一通孔，所述第一通孔截止于所述刻蚀阻挡层；

采用针对所述刻蚀阻挡层的干法刻蚀工艺，沿所述第一通孔继续刻蚀形成穿过所述刻蚀阻挡层的第二通孔，所述第一通孔和所述第二通孔组成外围电路接触孔。

第二方面，本发明提供的一种三维存储器，所述三维存储器中设有衬底、三维存储单元、外围电路、电介质层和金属连线；

所述三维存储单元和所述外围电路分离设于所述衬底上；

所述外围电路上方设有对准基准层；

所述电介质层全面覆盖所述三维存储单元和所述对准基准层；

穿过所述电介质层和所述对准基准层设有外围电路接触孔，所述外围电路接触孔中设有接触线，所述外围电路通过所述接触线与上方的金属连线连接。

在本发明提供的一个变更实施方式中，所述对准基准层的材质为氮化物。

第三方面，本发明提供的一种电子设备，所述电子设备中设置有本发明提供的三维存储器。

由上述技术方案可知，本发明第一方面提供的一种外围电路接触孔形成方法，通过形成覆盖所述外围电路的对准基准层，且所述对准基准层的面积大于所述外围电路中主动区域的面积，从而可以以所述对准基准层为对准基准，采用基于自对准技术的光刻工艺穿过所述电介质层形成外围电路接触孔，由于对准基准层的面积大于主动区域的面积，因而可以有效降低自对准技术的实现难度，提高自对准技术的准确性，从而经过光刻工艺刻蚀出位置精准的外围电路接触孔，进而可以提高三维存储器的成品率和质量。

本发明第二方面提供的一种三维存储器，是根据上述外围电路接触孔形成方法制作而成的，与上述外围电路接触孔形成方法出于相同的发明构思，相较于现有技术，具有较高的成品率和质量。

本发明第三方面提供的一种电子设备，设置了本发明提供的三维存储器，具有与所述三维存储器相同的有益效果。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。

图1示出了一种理想情况下形成外围电路接触孔的示意图；

图2示出了一种实际应用中形成外围电路接触孔的示意图；

图3示出了本发明实施例所提供的一种外围电路接触孔形成方法的流程图；

图4示出了本发明实施例所提供的形成第一通孔后的结构示意图；

图5示出了本发明实施例所提供的形成外围电路接触孔后的结构示意图；

图6示出了本发明实施例所提供的一种三维存储器的结构示意图。

具体实施方式

下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的技术方案，因此只是作为示例，而不能以此来限制本发明的保护范围。

需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。

另外，术语“第一”和“第二”是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

本发明实施方式提供一种外围电路接触孔形成方法、三维存储器及电子设备，下面结合附图对本发明的实施例进行说明。

请参考图3，其示出了本发明实施例所提供的一种外围电路接触孔形成方法的流程图。如图3所示，所述外围电路接触孔形成方法，包括以下步骤：

步骤S101：在衬底上形成外围电路。

本发明实施例中，首先提供一衬底，所述衬底的材质可以包括体硅(bulk Si)、体锗(bulkGe)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，在本发明提供的一个实施例中，采用含硅材质的衬底，例如Si、SOI、SiGe或SiC等。

本步骤，形成外围电路的方法可以采用现有技术中提供的任意一种外围电路的制作方法，此处不再一一赘述，例如，在本发明实施例的一个变更实施方式中，形成外围电路的主要工艺可以包括：形成高压区P阱和N阱、高压区栅氧化层、浅沟槽隔离区、低压区P阱和N阱、低压区栅氧化层、多晶硅栅、硅化钨、漏源区和氧化硅保护层。

步骤S102：形成覆盖所述外围电路的对准基准层，其中，所述对准基准层的面积大于所述外围电路中主动区域的面积。

在形成的外围电路中，源极、栅极区域构成了主动区域，传统的自对准技术就是基于该主动区域进行对准的，但随着器件尺寸的不断缩小，所述主动区域的面积越来越小，已不能够满足自对准技术的精准性要求，因此，在本发明实施例中，在形成外围电路后，再形成覆盖所述外围电路的对准基准层，其中，所述对准基准层的面积大于所述外围电路中主动区域的面积。进而可以在后续的光刻工艺中，基于所述对准基准层实现较为准确的自对准，避免刻蚀位置的偏移。

步骤S103：在所述衬底上全面形成电介质层。

在形成所述对准基准层后，即可继续在所述衬底上全面形成电介质层。

步骤S104：以所述对准基准层为对准基准，采用基于自对准技术的光刻工艺穿过所述电介质层形成外围电路接触孔。

本步骤中，所述基于自对准技术的光刻工艺为现有技术中的成熟技术，此处不再详细赘述，只需要在进行自对准时将对准基准由传统的主动区域变更为对准基准层即可有效降低自对准技术的实现难度，提高自对准技术的准确性。

本发明实施例提供的外围电路接触孔形成方法，通过形成覆盖所述外围电路的对准基准层，且所述对准基准层的面积大于所述外围电路中主动区域的面积，从而可以以所述对准基准层为对准基准，采用基于自对准技术的光刻工艺穿过所述电介质层形成外围电路接触孔，由于对准基准层的面积大于主动区域的面积，因而可以有效降低自对准技术的实现难度，提高自对准技术的准确性，从而经过光刻工艺刻蚀出位置精准的外围电路接触孔，进而可以提高三维存储器的成品率和质量。

考虑到，外围电路形成后，在后续三维存储单元的制作过程中，需要经过大量的热处理过程，在这些过程中，由于应用到大量的氨气、氧气、硅烷等气体，在高温的作用下，会产生大量的氢离子和氧离子，而产生的氢离子和氧离子会对外围电路中的MOS管等器件的性能造成严重的不良影响，例如器件漏电、开启电压偏离等。因此，在本发明实施例的一个变更实施方式中，在形成覆盖所述外围电路的对准基准层之前，还包括：形成覆盖所述外围电路的高温氧化隔离层。

所述高温氧化隔离层可以有效隔离三维存储单元制作过程中产生的氢离子和氧离子等，避免对外围电路的电性能产生不良影响。

另外，考虑到各外围电路接触孔的长度并不一致，在刻蚀形成外围电路接触孔时，难免会产生过刻蚀或刻蚀不足的问题，影响刻蚀质量，而且难免会发生刻蚀位置偏离的问题，对于设有高温氧化隔离层的外围电路，刻蚀偏离还会破坏所述高温氧化隔离层，降低高温氧化隔离层对氢离子、氧离子等的隔离作用，进而对外围电路产生不良影响，因此，在本发明实施例的一个变更实施方式中，所述对准基准层为刻蚀阻挡层，所述刻蚀阻挡层的材质不同于所述电介质层的材质。这样，在刻蚀电介质层时，刻蚀到所述刻蚀阻挡层后会停止或降低刻蚀速率，基于该实施方式，可以适当的采用延长刻蚀时间等方式解决刻蚀不足的问题，同时由于所述刻蚀阻挡层的保护，也可以有效避免过刻蚀的问题，从而有效地扩大刻蚀工艺的工艺窗口，进一步提高刻蚀质量。而且由于刻蚀阻挡层的存在，即使存在刻蚀偏移的问题，也不会对高温氧化阻挡层造成损坏，进而可以保证所述高温氧化隔离层对氢离子、氧离子等的隔离作用，进一步保证产品质量。另外，所述刻蚀阻挡层也可以有效避免刻蚀偏移时导致的接触线与轻掺杂集极之间容易形成肖特基接触，从而降低接触电阻，更进一步保证产品质量。

在本发明实施例提供的一个变更实施方式中，所述电介质层可以采用氧化硅、TEOS(中文名称：正硅酸四乙酯)等材质，为了实现在刻蚀所述电介质层时保证所述刻蚀阻挡层的阻挡作用，所述刻蚀阻挡层的材质应该不同于所述电介质层的材质。具体的，由于氮化物具有良好的稳定性，因此，所述刻蚀阻挡层的材质可以选用氮化物。具体的，所述氮化物可以是氮化硅。

氮化硅材质的刻蚀阻挡层可以采用等离子体增强化学气相沉积法(PlasmaEnhanced Chemical Vapor Deposition，简称PECVD)，或者炉管化学气相沉积法(Furnacetube Chemical Vapor Disposition，简称Fur CVD)沉积而成。

为了保证所述刻蚀阻挡层(例如氮化硅)的阻挡效果，在本发明实施例提供的一个变更实施方式中，所述刻蚀阻挡层的厚度应该大于500埃米。

考虑到所述外围电路接触孔需要与所述外围电路相连接，而由于所述刻蚀阻挡层与所述电介质层的材质不同，因此，需要进行分步刻蚀以形成外围电路接触孔，具体的，在本发明实施例提供的一个变更实施方式中，所述穿过所述电介质层形成外围电路接触孔，包括：

采用针对所述电介质层的干法刻蚀工艺，刻蚀形成穿过所述电介质层的第一通孔，所述第一通孔截止于所述刻蚀阻挡层；(请参考图4进行理解，其示出了本发明实施例所提供的形成第一通孔后的结构示意图)

采用针对所述刻蚀阻挡层的干法刻蚀工艺，沿所述第一通孔继续刻蚀形成穿过所述刻蚀阻挡层的第二通孔，所述第一通孔和所述第二通孔组成外围电路接触孔。(请参考图5进行理解，其示出了本发明实施例所提供的形成外围电路接触孔后的结构示意图)

通过上述实施方式，可以获得较为优良的刻蚀结果，得到精准性较高的外围电路接触孔。

在上述实施例中，提供了一种外围电路接触孔形成方法，相应的，本发明还提供了一种根据上述外围电路接触孔形成方法制作而成的三维存储器，下面结合附图对本发明实施例提供的三维存储器进行说明，由于所述三维存储器是根据前述外围电路接触孔形成方法制作而成的，两者属于相同的发明构思，因此，部分内容不再赘述，请参考上述外围电路接触孔形成方法的实施例进行理解。

请参考图6，其示出了本发明实施例提供的一种三维存储器的结构示意图，如图所示，所述三维存储器中设有衬底11、三维存储单元12、外围电路13、电介质层14和金属连线15；

所述三维存储单元12和所述外围电路13分离设于所述衬底11上；

所述外围电路13上方设有对准基准层16；

所述电介质层14全面覆盖所述三维存储单元12和所述对准基准层16；

穿过所述电介质层14和所述对准基准层16设有外围电路接触孔17，所述外围电路接触孔17中设有接触线，所述外围电路13通过所述接触线与上方的金属连线15连接。

在本发明实施例的一个变更实施方式中，所述对准基准层16为刻蚀阻挡层，所述刻蚀阻挡层的材质不同于所述电介质层14的材质。

在本发明实施例的另一个变更实施方式中，所述外围电路13与所述刻蚀阻挡层之间还设有高温氧化隔离层。

在本发明实施例的又一个变更实施方式中，所述刻蚀阻挡层的材质为氮化物。

在本发明实施例的又一个变更实施方式中，所述对准基准层16的材质为氮化物。

在本发明实施例的又一个变更实施方式中，所述刻蚀阻挡层的厚度大于500埃米。

在本发明实施例的又一个变更实施方式中，所述三维存储器还可以设有数据接口如SATA、M.2、PCI-E、mSATA等，以便于与外部电子器件进行通信。

本发明实施例提供的三维存储器，与本发明提供的外围电路接触孔形成方法具有相同的有益效果，相较于现有技术，具有较高的成品率和质量。

本发明还提供一种电子设备，所述电子设备中设有本发明提供的上述三维存储器，所述电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器等任意可以存储数据的设备。本发明实施例提供的一种电子设备，由于设置了本发明提供的三维存储器，具有与所述三维存储器相同的有益效果。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“一个变更实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

Claims (10)

1.一种外围电路接触孔形成方法，其特征在于，包括：

在衬底上形成外围电路；

形成覆盖所述外围电路的对准基准层，其中，所述对准基准层的面积大于所述外围电路中主动区域的面积；

在所述衬底上全面形成电介质层；

以所述对准基准层为对准基准，采用基于自对准技术的光刻工艺穿过所述电介质层形成外围电路接触孔。

2.根据权利要求1所述的外围电路接触孔形成方法，其特征在于，在形成覆盖所述外围电路的对准基准层之前，还包括：

形成覆盖所述外围电路的高温氧化隔离层。

3.根据权利要求1所述的外围电路接触孔形成方法，其特征在于，所述对准基准层为刻蚀阻挡层，所述刻蚀阻挡层的材质不同于所述电介质层的材质。

4.根据权利要求3所述的外围电路接触孔形成方法，其特征在于，所述刻蚀阻挡层的材质为氮化物。

5.根据权利要求4所述的外围电路接触孔形成方法，其特征在于，所述氮化物包括氮化硅。

6.根据权利要求3所述的外围电路接触孔形成方法，其特征在于，所述刻蚀阻挡层的厚度大于500埃米。

7.根据权利要求3所述的外围电路接触孔形成方法，其特征在于，所述穿过所述电介质层形成外围电路接触孔，包括：

采用针对所述电介质层的干法刻蚀工艺，刻蚀形成穿过所述电介质层的第一通孔，所述第一通孔截止于所述刻蚀阻挡层；

采用针对所述刻蚀阻挡层的干法刻蚀工艺，沿所述第一通孔继续刻蚀形成穿过所述刻蚀阻挡层的第二通孔，所述第一通孔和所述第二通孔组成外围电路接触孔。

8.一种三维存储器，其特征在于，所述三维存储器中设有衬底、三维存储单元、外围电路、电介质层和金属连线；

所述三维存储单元和所述外围电路分离设于所述衬底上；

所述外围电路上方设有对准基准层；

所述电介质层全面覆盖所述三维存储单元和所述对准基准层；

穿过所述电介质层和所述对准基准层设有外围电路接触孔，所述外围电路接触孔中设有接触线，所述外围电路通过所述接触线与上方的金属连线连接。

9.根据权利要求8所述的三维存储器，其特征在于，所述对准基准层的材质为氮化物。

10.一种电子设备，其特征在于，所述电子设备中设置有权利要求8或9所述的三维存储器。