CN108109960A - 用于系统级封装的硅通孔转接板及其制备方法 - Google Patents
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Abstract
本发明涉及一种用于系统级封装的硅通孔转接板及其制备方法，该方法包括：选取衬底材料；刻蚀所述衬底材料形成多个TSV和多个隔离沟槽；填充所述隔离沟槽和所述TSV分别形成隔离区和TSV区；在所述隔离区之间的所述衬底材料内制备器件沟槽和三极管的埋层；在所述器件沟槽内制备三极管的集电极接触区、基区接触区和发射区；在所述衬底材料上表面制备所述TSV区的第一端面与所述三极管的互连线；在所述TSV区的第二端面制备金属凸点以完成所述硅通孔转接板的制备。本发明提供的硅通孔转接板通过在硅通孔转接板上设置三极管作为ESD防护器件，解决了基于TSV工艺的集成电路系统级封装抗静电能力弱的问题，增强了集成电路系统级封装的抗静电能力。
Description
技术领域
本发明属半导体集成电路技术领域，特别涉及一种用于系统级封装的硅通孔转接板及其制备方法。
背景技术
三维(Three-Dimension，3D)集成计算是目前被认为超越摩尔定律可持续实现小型化、高密度、多功能化的首选方案，而硅通孔(Through-Silicon Via，简称TSV)技术是三维集成的关键，可实现芯片与芯片间距离最短、间距最小的互连。
作为芯片成功及量产的重要指标，3D-IC(三维集成电路)堆叠后的整体静电放电(Electro-Static Discharge，简称ESD)性能是一个不容忽视的方面，超大规模的3D-IC芯片在ESD设计上面临着巨大的挑战，ESD会影响整个3D-IC芯片的电学性能，甚至无法正常工作。常规ESD设计重在解决单个芯片内静电放电问题。当不同芯片堆叠在一起，抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力。
转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的I/O引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力；因此如何提高基于TSV工艺的3D-IC的系统级封装抗静电能力成为半导体行业亟待解决的问题。
发明内容
为了提高基于TSV工艺的3D集成电路的抗静电能力，本发明提供了一种用于系统级封装的硅通孔转接板及其制备方法；本发明要解决的技术问题通过以下技术方案实现：
本发明的实施例提供了一种用于系统级封装的硅通孔转接板的制备方法，包括：
S101、选取衬底材料；
S102、刻蚀衬底材料形成TSV和隔离沟槽；
S103、填充隔离沟槽和TSV分别形成隔离区和TSV区；
S104、在隔离区之间的衬底材料内制备器件沟槽和三极管的埋层；
S105、在器件沟槽内制备三极管的集电极接触区、基区接触区和发射区；
S106、在衬底材料上表面制备TSV区的第一端面与三极管的互连线；
S107、在TSV区的第二端面制备金属凸点以完成硅通孔转接板的制备。
在本发明的一个实施例中，衬底材料为Si材料，晶向为(100)、(110)或(111)，掺杂浓度为1014～1017cm-3，厚度为150～250μm；隔离区和TSV区厚度为80～120μm。
在本发明的一个实施例中，S102包括：
S1021、利用光刻工艺在衬底材料的上表面形成TSV和隔离沟槽的刻蚀图形；
S1022、利用深度反应离子刻蚀(Deep Reactive Ion Etching，简称DRIE)工艺，刻蚀衬底材料形成TSV和隔离沟槽；
其中，隔离沟槽位于两个TSV之间。
在本发明的一个实施例中，S103包括：
S1031、热氧化TSV和隔离沟槽以在TSV和隔离沟槽的内壁形成氧化层；
S1032、利用湿法刻蚀工艺，刻蚀氧化层以完成TSV和隔离沟槽内壁的平整化；
S1033、利用光刻工艺形成隔离沟槽的填充图形；
S1034、利用化学气相淀积(Chemical Vapor Deposition，简称CVD)工艺，在隔离沟槽内填充SiO2形成隔离区；
S1035、利用光刻工艺形成TSV的填充图形；
S1036、利用CVD工艺，在TSV内填充多晶硅，并通入掺杂气体进行原位掺杂形成TSV区。
在本发明的一个实施例中，S104包括：
S1041、利用光刻工艺形成器件沟槽刻蚀图形；
S1042、利用干法刻蚀工艺，刻蚀衬底材料形成器件沟槽；
S1043、光刻埋层区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成埋层；
在本发明的一个实施例中，S105包括：
S1051、利用光刻工艺形成器件沟槽填充图形；
S1052、利用CVD工艺，淀积硅材料对器件沟槽填充，并通入掺杂气体进行原位掺杂，原位激活掺杂元素形成三极管的集电区；
S1053、光刻集电极接触区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成集电极接触区；
S1054、光刻基区，采用带胶离子注入工艺进行P+注入，去除光刻胶，形成三极管基区；
S1055、光刻基区接触区，采用带胶离子注入工艺进行P+注入，去除光刻胶，形成基区接触区；
S1056、光刻发射区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成发射区。
在本发明的一个实施例中，S106包括：
S1061、利用等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)工艺，在衬底材料表面淀积SiO2层；
S1062、在TSV区的第一端以及三极管的集电极接触区、基区接触区和发射区光刻接触孔图形；
S1063、利用CVD工艺，淀积衬垫层和阻挡层，在TSV区的第一端以及三极管的集电极接触区、基区接触区和发射区淀积钨形成钨插塞；
S1064、利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)工艺，对衬底表面进行平坦化；
S1065、淀积绝缘层，光刻铜互连图形，利用电化学工艺淀积铜，以形成TSV区的第一端与三极管串接的铜互连线；
S1066、利用CMP工艺对衬底表面进行平坦化。
在本发明的一个实施例中，S107之前还包括：
X1、利用辅助圆片作为衬底材料上表面的支撑件，对衬底材料下表面进行减薄；
X2、利用CMP工艺，对衬底材料的下表面进行平整化处理，直到露出TSV区的第二端面。
在本发明的一个实施例中，S107包括：
S1071、利用溅射工艺，在衬底材料的下表面形成衬垫层和阻挡层，利用CVD工艺在TSV区的第二端面形成钨插塞；
S1072、淀积绝缘层，在TSV区的第二端面光刻金属凸点的图形，利用电化学工艺淀积金属，通过化学机械研磨工艺去除多余的金属，在TSV区的第二端面形成金属凸点；
S1073、拆除辅助圆片。
与现有技术相比，本发明具有以下有益效果：
1、本发明提供的硅通孔转接板通过在硅通孔转接板上加工ESD防护器件三极管，增强了层叠封装芯片的抗静电能力；
2、本发明通过在硅通孔转接板上加工三极管，利用转接板较高的散热能力，提高了器件工作中的大电流通过能力；
3、本发明提供的硅通孔转接板的三极管周围利用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容；
4、本发明提供的用于系统级封装的硅通孔转接板的制备方法均可在现有的TSV工艺平台中实现，因此兼容性强，适用范围广。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种用于系统级封装的硅通孔转接板的制备方法流程示意图；
图2a-图2j为本发明实施例提供的另一种用于系统级封装的硅通孔转接板的制备方法流程图；
图3为本发明实施例提供的一种硅通孔转接板结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种用于系统级封装的硅通孔转接板的制备方法流程示意图，包括：
S101、选取衬底材料；
S102、刻蚀衬底材料形成TSV和隔离沟槽；
S103、填充隔离沟槽和TSV分别形成隔离区和TSV区；
S104、在隔离区之间的衬底材料内制备器件沟槽和三极管的埋层；
S105、在器件沟槽内制备三极管的集电极接触区、基区接触区和发射区；
S106、在衬底材料上表面制备TSV区的第一端面与三极管的互连线；
S107、在TSV区的第二端面制备金属凸点以完成硅通孔转接板的制备。
优选地，衬底材料为Si材料，晶向为(100)、(110)或(111)，掺杂浓度为1014～1017cm-3，厚度为150～250μm；隔离区和TSV区厚度为80～120μm。
优选地，S102可以包括：
S1021、利用光刻工艺在衬底材料的上表面形成TSV和隔离沟槽的刻蚀图形；
S1022、利用DRIE工艺，刻蚀衬底材料形成TSV和隔离沟槽；
其中，隔离沟槽位于两个TSV之间。
优选地，S103可以包括：
S1031、热氧化TSV和隔离沟槽以在TSV和隔离沟槽的内壁形成氧化层；
S1032、利用湿法刻蚀工艺，刻蚀氧化层以完成TSV和隔离沟槽内壁的平整化；
S1033、利用光刻工艺形成隔离沟槽的填充图形；
S1034、利用CVD工艺，在隔离沟槽内填充SiO2形成隔离区；
S1035、利用光刻工艺形成TSV的填充图形；
S1036、利用CVD工艺，在TSV内填充多晶硅，并通入掺杂气体进行原位掺杂形成TSV区。
优选地，S104可以包括：
S1041、利用光刻工艺形成器件沟槽刻蚀图形；
S1042、利用干法刻蚀工艺，刻蚀衬底材料形成器件沟槽；
S1043、光刻埋层区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成埋层；
优选地，S105可以包括：
S1051、利用光刻工艺形成器件沟槽填充图形；
S1052、利用CVD工艺，淀积硅材料对器件沟槽填充，并通入掺杂气体进行原位掺杂，原位激活掺杂元素形成三极管的集电区；
S1053、光刻集电极接触区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成集电极接触区；
S1054、光刻基区，采用带胶离子注入工艺进行P+注入，去除光刻胶，形成三极管基区；
S1055、光刻基区接触区，采用带胶离子注入工艺进行P+注入，去除光刻胶，形成基区接触区；
S1056、光刻发射区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成发射区。
优选地，S106可以包括：
S1061、利用PECVD工艺，在衬底材料表面淀积SiO2层；
S1062、在TSV区的第一端以及三极管的集电极接触区、基区接触区和发射区光刻接触孔图形；
S1063、利用CVD工艺，淀积衬垫层和阻挡层，在TSV区的第一端以及三极管的集电极接触区、基区接触区和发射区淀积钨形成钨插塞；
S1064、利用CMP工艺，对衬底表面进行平坦化；
S1065、淀积绝缘层，光刻铜互连图形，利用电化学工艺淀积铜，以形成TSV区的第一端与三极管串接的铜互连线；
S1066、利用CMP工艺对衬底表面进行平坦化。
进一步地，在制备铜互连线时，可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。
具体地，S107之前还包括：
X1、利用辅助圆片作为衬底材料上表面的支撑件，对衬底材料下表面进行减薄；
X2、利用CMP工艺，对衬底材料的下表面进行平整化处理，直到露出TSV区的第二端面。
优选地，S107可以包括：
S1071、利用溅射工艺，在衬底材料的下表面形成衬垫层和阻挡层，利用CVD工艺在TSV区的第二端面形成钨插塞；
S1072、淀积绝缘层，在TSV区的第二端面光刻金属凸点的图形，利用电化学工艺淀积金属，通过化学机械研磨工艺去除多余的金属，在TSV区的第二端面形成金属凸点；
S1073、拆除辅助圆片。
本实施例提供的硅通孔转接板的制备方法，通过在硅通孔转接板上加工ESD防护器件——三极管，增强了系统级封装的抗静电能力，解决了三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力的问题；同时，本实施例提供硅通孔转接板的三极管周围利用上下贯通的隔离区，具有较小的漏电流和寄生电容。
实施例二
本实施例在上述实施例的基础上，对本发明的用于系统级封装的硅通孔转接板的制备方法中具体参数举例描述如下。具体地，请参照图2a-图2j，图2a-图2j为本发明实施例提供的另一种用于系统级封装的硅通孔转接板的制备方法流程图，
S201、如图2a所示，选取Si衬底201；
优选地，Si衬底的掺杂浓度为1014～1017cm-3，厚度为150～250μm。
S202、如图2b所示，利用刻蚀工艺在Si衬底上制备四个TSV202及四个隔离沟槽203，可以包括如下步骤：
S2021、在1050℃～1100℃的温度下，利用热氧化工艺在Si衬底上表面生长一层800nm～1000nm的SiO2层；
S2022、利用光刻工艺，通过涂胶、光刻、显影等工艺完成TSV及隔离沟槽刻蚀图形；
S2023、利用DRIE工艺刻蚀Si衬底，形成深度为80～120μm的TSV及隔离沟槽；
S2024、利用CMP工艺，去除Si衬底上的SiO2，对衬底表面进行平坦化。
S203、如图2c所示；利用CVD工艺，在Si衬底上淀积SiO2对隔离沟槽进行填充形成隔离区，具体可以包括如下步骤：
S2031、在1050℃～1100℃的温度下，热氧化TSV及隔离沟槽的内壁形成厚度为200nm～300nm的氧化层；
S2032、利用湿法刻蚀工艺，刻蚀TSV及隔离沟槽的内壁的氧化层以完成TSV及隔离沟槽内壁的平整化。以防止TSV及隔离沟槽侧壁的突起形成电场集中区域；
S2033、利用光刻工艺，通过涂胶、光刻、显影等工艺完成隔离沟槽填充图形；
S2034、在690℃～710℃的温度下，利用低压化学气相沉积(Low PressureChemical Vapor Deposition，LPCVD)工艺，淀积SiO2对隔离沟槽进行填充，形成隔离区；可以理解的是，该SiO2材料主要用于隔离，其可以由未掺杂多晶硅等其他材料替代；
S2035、利用CMP工艺，对衬底表面进行平坦化。
S204、如图2d所示；利用CVD工艺，在Si衬底上淀积多晶硅材料对TSV进行填充，同时通入掺杂气体对多晶硅进行原位掺杂形成TSV区，具体可以包括如下步骤：
S2041、利用光刻工艺，通过涂胶、光刻、显影等工艺完成TSV填充图形；
S2042、在600℃～620℃的温度下，利用CVD工艺淀积多晶硅材料对TSV进行填充，同时通入掺杂气体进行原位掺杂，并实现掺杂元素的原位激活，形成高掺杂的多晶硅填充。这样在对TSV填充时可以形成杂质分布均匀、且高掺杂浓度的导电材料填充，利于减小TSV的电阻。多晶硅掺杂浓度优选2×1021cm-3，掺杂杂质优选磷；
S2043、利用CMP工艺对衬底表面进行平坦化。
S205、如图2e所示；利用刻蚀工艺在Si衬底上形成器件沟槽204，再利用离子注入工艺形成三极管的N+埋层205，具体可以包括如下步骤：
S2051、利用CVD工艺，在Si衬底上淀积氮化硅层；
S2052、利用光刻工艺，通过涂胶、光刻、显影等工艺完成器件沟槽刻蚀图形；
S2053、利用干法刻蚀工艺刻蚀氮化硅层及Si衬底形成器件沟槽；器件沟槽的深度为15～25μm；
S2054、利用CMP工艺，去除Si衬底上的氮化硅对衬底表面进行平坦化；
S2055、在器件沟槽底部光刻N+埋层，采用带胶离子注入的方式进行N+注入，去除光刻胶，形成三极管的N+埋层；硅掺杂浓度优选5×1018cm-3，掺杂杂质优选磷。
S206、如图2f所示；制备三极管的集电极接触区206，具体可以包括如下步骤：
S2061、利用光刻工艺，通过涂胶、光刻、显影等工艺完成器件沟槽填充图形；
S2062、利用LPCVD工艺，在600℃～950℃的温度下，利用选择性硅外延生长方法选择性外延生长硅材料，同时通入掺杂气体进行原位掺杂，并实现掺杂元素的原位激活，形成三极管的集电区。硅掺杂浓度优选5×1017cm-3，掺杂杂质优选磷；
S2063、利用CMP工艺，对衬底表面进行平坦化；
S2064、光刻集电极接触区，采用带胶离子注入的方式进行N+注入，去除光刻胶，形成三极管的集电极接触区206；硅掺杂浓度优选1×1019cm-3，掺杂杂质优选磷；
S2065、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。
S207、如图2g所示；制备三极管的基区207和发射区208，具体可以包括如下步骤：
S2071、光刻基区，采用带胶离子注入的方式进行N+注入，去除光刻胶，形成三极管的基区。硅掺杂浓度优选5×1018cm-3，掺杂杂质优选硼；
S2072、光刻基区接触区，采用带胶离子注入的方式进行P+注入，去除光刻胶，形成三极管的基区接触区。硅掺杂浓度优选1×1021cm-3，掺杂杂质优选硼；
S2073、光刻N+发射区，采用带胶离子注入的方式进行N+注入，去除光刻胶，形成三极管的N+发射区。硅掺杂浓度优选1×1021cm-3，掺杂杂质优选磷；
S2074、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。
S208、如图2h所示；利用电镀工艺在Si衬底上表面形成铜互连线209，具体可以包括如下步骤：
S2081、利用等离子体增强化学气相沉积PECVD工艺，在衬底表面淀积SiO2层；
S2082、在TSV区的第一端以及三极管的集电极接触区、基区接触区和发射区，利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；
S2083、利用CVD工艺，在TSV区的第一端以及三极管的集电极接触区、基区接触区和发射区淀积Ti膜、TiN膜和钨以形成钨插塞；
S2084、利用CMP工艺对衬底表面进行平坦化；
S2085、淀积SiO2绝缘层，光刻铜互连图形，利用电化学镀铜的方法淀积铜，通过化学机械研磨的方法去除多余的铜，形成TSV区的第一端与三极管串接铜互连线；
S2086、利用CMP工艺对衬底表面进行平坦化。
S209、如图2i所示；利用化学机械抛光工艺对Si衬底进行减薄，漏出TSV区，具体可以包括如下步骤：
S2091、利用高分子材料作为中间层，将Si衬底上表面与辅助圆片键合，通过辅助圆片的支撑完成Si衬底的减薄；
S2092、利用机械磨削减薄工艺对Si衬底下表面进行减薄，直到减到略大于TSV区深度的厚度，优选大于TSV深度10μm；
S2093、利用CMP工艺对Si衬底下表面进行平整，直到露出TSV区；
S210、如图2j所示；在Si衬底下表面利用电镀的方法形成铜凸点210，具体可以包括如下步骤：
S2101、利用PECVD工艺，在衬底下表面淀积SiO2层；
S2102、在TSV区的第二端，利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；
S2103、利用CVD工艺，在TSV区的第二端淀积Ti膜、TiN膜和钨以形成钨插塞；
S2104、利用CMP工艺对衬底表面进行平坦化；
S2105、淀积SiO2绝缘层，在TSV区的第二端光刻铜凸点图形，利用电化学镀铜工艺淀积铜，通过化学机械研磨工艺去除多余的铜，刻蚀SiO2层，在TSV区的第二端形成铜凸点；
S2106、利用加热机械的方法拆除临时键合的辅助圆片。
本实施例提供的硅通孔转接板的制备方法，采用三极管器件周边被SiO2绝缘层包围的工艺，可有效减小有源区与衬底间的寄生电容。本发明在考虑工艺可行性的基础上通过优化设置一定长度的TSV孔及利用给定范围的掺杂浓度，并且考虑器件的电流通过能力，减小了寄生电容和电阻，并利用TSV孔引入的电感对器件的寄生电容进行一定程度的调谐，在提高系统级封装抗ESD能力的同时扩大了ESD保护电路的工作范围。
实施例三
请参照图3，图3为本发明实施例提供的一种硅通孔转接板结构示意图；本实施例在上述实施例的基础上对硅通孔转接板的结构进行详细描述，其中该硅通孔转接板利用上述如图2a-图2j所示的制备工艺制成。具体地，硅通孔转接板包括：
Si衬底301、TSV区302、隔离区303、器件沟槽304、三极管的埋层305、三极管的集电极接触区306、三极管的基区接触区307、三极管的发射区308、互连线309和铜凸点310；其中，
器件沟槽304、三极管的埋层305、三极管的集电极接触区306、三极管的基区接触区307和三极管的发射区308形成三极管器件区；隔离区303位于器件区的两侧；TSV区302位于器件区和器件区两侧的隔离区303形成区域的两侧；互连线309连接TSV区302的第一端面和三极管的集电极接触区306、三极管的基区接触区307和三极管的发射区308；铜凸点310位于TSV区302的第二端面上。
具体地，还包括三极管集电区，在器件沟槽304中淀积硅材料形成三极管集电区，三极管的集电极接触区306位于三极管集电区内。
具体地，还包括三极管基区311，三极管基区311位于三极管的集电区内，三极管的基区接触区307位于三极管基区311内。
具体地，互连线309与TSV区302的第一端面、三极管的集电极接触区306、三极管的基区接触区307和三极管的发射区308之间设置有钨插塞；铜凸点310与TSV区302的第二端面之间设置有钨插塞。
进一步地，Si衬底301上下表面均设置有绝缘层。
具体地，隔离区303用于和Si衬底301上下表面的绝缘层形成封闭的隔离区域以隔离三极管。
优选地，互连线309为铜互连线。
本实施例提供的硅通孔转接板，结构简单，具有较大的驱动电流，能够较好的耗散电流利用转接板较高的散热能力，提高了器件工作中的大电流通过能力；在硅通孔转接板的三极管周围设置上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。例如，本发明中提及的多个隔离区仅仅是依据本发明提供的器件结构截面图进行说明，其中，多个隔离区也可以是某一个整体中例如环状体的截面图显示的第一部分和第二部分，对于本发明所属技术领域的普通技术人员来说，不应局限于这些说明，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种用于系统级封装的硅通孔转接板的制备方法，其特征在于，包括：
S101、选取衬底材料；
S102、刻蚀所述衬底材料形成TSV和隔离沟槽；
S103、填充所述隔离沟槽和所述TSV分别形成隔离区和TSV区；
S104、在所述隔离区之间的所述衬底材料内制备器件沟槽和三极管的埋层；
S105、在所述器件沟槽内制备三极管的集电极接触区、基区接触区和发射区；
S106、在所述衬底材料上表面制备所述TSV区的第一端面与所述三极管的互连线；
S107、在所述TSV区的第二端面制备金属凸点以完成所述硅通孔转接板的制备。
2.根据权利要求1所述的制备方法，其特征在于，所述衬底材料为Si材料，晶向为(100)、(110)或(111)，掺杂浓度为1014～1017cm-3，厚度为150～250μm；所述隔离区和所述TSV区厚度为80～120μm。
3.根据权利要求1所述的制备方法，其特征在于，S102包括：
S1021、利用光刻工艺在所述衬底材料的上表面形成所述TSV和所述隔离沟槽的刻蚀图形；
S1022、利用DRIE工艺，刻蚀所述衬底材料形成所述TSV和所述隔离沟槽；
其中，所述隔离沟槽位于两个所述TSV之间。
4.根据权利要求1所述的制备方法，其特征在于，S103包括：
S1031、热氧化所述TSV和所述隔离沟槽以在所述TSV和所述隔离沟槽的内壁形成氧化层；
S1032、利用湿法刻蚀工艺，刻蚀所述氧化层以完成所述TSV和所述隔离沟槽内壁的平整化；
S1033、利用光刻工艺形成所述隔离沟槽的填充图形；
S1034、利用CVD工艺，在所述隔离沟槽内填充SiO2形成所述隔离区；
S1035、利用光刻工艺形成所述TSV的填充图形；
S1036、利用CVD工艺，在所述TSV内填充多晶硅，并通入掺杂气体进行原位掺杂形成所述TSV区。
5.根据权利要求1所述的制备方法，其特征在于，S104包括：
S1041、利用光刻工艺形成器件沟槽刻蚀图形；
S1042、利用干法刻蚀工艺，刻蚀所述衬底材料形成所述器件沟槽；
S1043、光刻埋层区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成所述埋层。
6.根据权利要求5所述的制备方法，其特征在于，S105包括：
S1051、利用光刻工艺形成器件沟槽填充图形；
S1052、利用CVD工艺，淀积硅材料对所述器件沟槽填充，并通入掺杂气体进行原位掺杂，原位激活掺杂元素形成三极管的集电区；
S1053、光刻集电极接触区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成所述集电极接触区；
S1054、光刻基区，采用带胶离子注入工艺进行P+注入，去除光刻胶，形成三极管基区；
S1055、光刻基区接触区，采用带胶离子注入工艺进行P+注入，去除光刻胶，形成所述基区接触区；
S1056、光刻发射区，采用带胶离子注入工艺进行N+注入，去除光刻胶，形成所述发射区。
7.根据权利要求1所述的制备方法，其特征在于，S106包括：
S1061、利用PECVD工艺，在所述衬底材料表面淀积SiO2层；
S1062、在所述TSV区的第一端以及所述三极管的集电极接触区、基区接触区和发射区光刻接触孔图形；
S1063、利用CVD工艺，淀积衬垫层和阻挡层，在所述TSV区的第一端以及所述三极管的集电极接触区、基区接触区和发射区淀积钨形成钨插塞；
S1064、利用CMP工艺，对衬底表面进行平坦化；
S1065、淀积绝缘层，光刻铜互连图形，利用电化学工艺淀积铜，以形成所述TSV区的第一端与所述三极管串接的铜互连线；
S1066、利用CMP工艺对衬底表面进行平坦化。
8.根据权利要求1所述的制备方法，其特征在于，S107之前还包括：
X1、利用辅助圆片作为所述衬底材料上表面的支撑件，对所述衬底材料下表面进行减薄；
X2、利用CMP工艺，对所述衬底材料的下表面进行平整化处理，直到露出所述TSV区的第二端面。
9.根据权利要求8所述的制备方法，其特征在于，S107包括：
S1071、利用溅射工艺，在所述衬底材料的下表面形成衬垫层和阻挡层，利用CVD工艺在所述TSV区的第二端面形成钨插塞；
S1072、淀积绝缘层，在所述TSV区的第二端面光刻所述金属凸点的图形，利用电化学工艺淀积金属，通过化学机械研磨工艺去除多余的金属，在所述TSV区的第二端面形成所述金属凸点；
S1073、拆除所述辅助圆片。
10.一种用于系统级封装的硅通孔转接板，其特征在于，所述硅通孔转接板由权利要求1～9任一项所述的方法制备形成。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020081006A1 (en) * | 2018-10-16 | 2020-04-23 | Agency For Science, Technology And Research | Stacked arrangement and method of forming the same |
| CN111816657A (zh) * | 2020-07-02 | 2020-10-23 | 长江存储科技有限责任公司 | 一种半导体器件及其制作方法 |
| CN111883541A (zh) * | 2020-06-30 | 2020-11-03 | 复旦大学 | 一种用于三维封装的soi有源转接板及其制备方法 |
| CN114937633A (zh) * | 2022-07-25 | 2022-08-23 | 成都万应微电子有限公司 | 一种射频芯片系统级封装方法及射频芯片系统级封装结构 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200618248A (en) * | 2004-04-30 | 2006-06-01 | Wj Communications Inc | ESD protection structure with sige bjt devices |
| CN1841651A (zh) * | 2005-03-29 | 2006-10-04 | 三洋电机株式会社 | 半导体装置的制造方法 |
| TW201036137A (en) * | 2009-03-20 | 2010-10-01 | Ind Tech Res Inst | ESD structure for 3D IC TSV device |
| US20110068387A1 (en) * | 2009-09-23 | 2011-03-24 | Denso Corporation | Semiconductor device including vertical transistor and horizontal transistor and method of manufacturing the same |
| US8441104B1 (en) * | 2011-11-16 | 2013-05-14 | Analog Devices, Inc. | Electrical overstress protection using through-silicon-via (TSV) |
| JP2014165358A (ja) * | 2013-02-26 | 2014-09-08 | Panasonic Corp | 半導体装置及びその製造方法 |
| CN104205345A (zh) * | 2012-02-07 | 2014-12-10 | 索菲克斯公司 | 具有交替导电类型的区域的用于静电放电保护的半导体装置 |
-
2017
- 2017-12-15 CN CN201711352490.1A patent/CN108109960B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200618248A (en) * | 2004-04-30 | 2006-06-01 | Wj Communications Inc | ESD protection structure with sige bjt devices |
| CN1841651A (zh) * | 2005-03-29 | 2006-10-04 | 三洋电机株式会社 | 半导体装置的制造方法 |
| TW201036137A (en) * | 2009-03-20 | 2010-10-01 | Ind Tech Res Inst | ESD structure for 3D IC TSV device |
| US20110068387A1 (en) * | 2009-09-23 | 2011-03-24 | Denso Corporation | Semiconductor device including vertical transistor and horizontal transistor and method of manufacturing the same |
| US8441104B1 (en) * | 2011-11-16 | 2013-05-14 | Analog Devices, Inc. | Electrical overstress protection using through-silicon-via (TSV) |
| CN104205345A (zh) * | 2012-02-07 | 2014-12-10 | 索菲克斯公司 | 具有交替导电类型的区域的用于静电放电保护的半导体装置 |
| JP2014165358A (ja) * | 2013-02-26 | 2014-09-08 | Panasonic Corp | 半導体装置及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020081006A1 (en) * | 2018-10-16 | 2020-04-23 | Agency For Science, Technology And Research | Stacked arrangement and method of forming the same |
| CN111883541A (zh) * | 2020-06-30 | 2020-11-03 | 复旦大学 | 一种用于三维封装的soi有源转接板及其制备方法 |
| CN111816657A (zh) * | 2020-07-02 | 2020-10-23 | 长江存储科技有限责任公司 | 一种半导体器件及其制作方法 |
| CN114937633A (zh) * | 2022-07-25 | 2022-08-23 | 成都万应微电子有限公司 | 一种射频芯片系统级封装方法及射频芯片系统级封装结构 |
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