CN207753013U - 用于系统级封装的防静电装置 - Google Patents
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Abstract
本实用新型涉及一种用于系统级封装的防静电装置，包括：Si衬底(101)；器件区，设置于所述Si衬底(101)内，包括纵向结构的SCR管(102)和隔离区(103)，所述隔离区(103)设置于所述SCR管(102)两侧且上下贯通所述Si衬底(101)；第一TSV区(104)和第二TSV区(105)，设置于所述Si衬底(101)内且位于所述器件区两侧且上下贯通所述Si衬底(101)；互连线，设置于所述Si衬底(101)上用于串行连接所述第一TSV区(104)的第一端面、所述SCR管(102)和所述第二TSV区(105)的第二端面；铜凸点(106)；设置于所述第一TSV区(104)的第二端面和所述第二TSV区(105)的第二端面上。本实用新型提供的TSV转接板通过在TSV转接板上加工ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力。
Description
技术领域
本实用新型属半导体集成电路技术领域，特别涉及一种用于系统级封装的防静电装置。
背景技术
基于硅通孔(Through-Silicon Via，简称TSV)的三维封装(3D-TSV)具有高速互连、高密度集成、小型化等特点，同时表现出同质和异质功能整合等优点，成为近年来半导体技术最热门的研究方向之一。尽管3D-TSV封装技术具有诸多优势，但目前仍存在一些不利因素制约3D-TSV集成封装技术的发展。
其中，三维堆叠时抗静电能力是影响3D-TSV集成封装技术的发展的一个重要因素；由于不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，静电放电(Electro-Static Discharge,简称ESD)指短的持续时间内的大电流放电现象。ESD会降低或毁坏集成电路中的分立器件如晶体管、二极管、电感器、电容和电阻器。电压和电流尖峰都可以击穿在单个半导体器件中的多个部分中的电介质或掺杂区，由此使得整个器件或甚至整个芯片完全或部分不能工作，在过去数十年中，集成电路(IC)已以难以置信的速率缩小，且将可能继续缩小。随着晶体管在大小上缩小，在晶体管周围的支持组件通常也缩小。IC尺寸的缩小减少晶体管的ESD容限，由此增加集成电路对ESD应力的敏感度。。
因此如何提高三维堆叠时系统级封装的的抗静电能力成为半导体行业亟待解决的问题。
实用新型内容
为了提高3D集成电路的抗静电能力，本实用新型提供了一种用于系统级封装的防静电装置；本实用新型要解决的技术问题通过以下技术方案实现：
本实用新型的实施例提供了一种用于系统级封装的防静电装置，包括：
Si衬底101；
器件区，设置于Si衬底101内，包括纵向结构的晶闸管又叫可控硅(SiliconControlled Rectifier,SCR)102和隔离区103，隔离区103设置于SCR管102两侧且上下贯通Si衬底101；
第一TSV区104和第二TSV区105，设置于Si衬底101内且位于器件区两侧且上下贯通Si衬底101；
铜互连线，设置于Si衬底101上用于串行连接第一TSV区104的第一端面、SCR管102和第二TSV区105的第二端面；
铜凸点106，设置于第一TSV区104的第二端面和第二TSV区105的第二端面上。
在本实用新型的一个实施例中，互连线包括第一互连线和第二互连线。
在本实用新型的一个实施例中，SCR管102包括：P+控制极接触区、阴极、N+控制极接触区和阳极；其中，P+控制极接触区和阴极通过第一互连线连接第一TSV区104的第一端面，N+控制极接触区和阳极通过第二互连线连接第二TSV区105的第二端面。
在本实用新型的一个实施例中，SCR管102、第一TSV区104的第一端面和第二TSV区105的第二端面与互连线之间均设置有钨插塞。
在本实用新型的一个实施例中，第一TSV区104的第二端面和第二TSV区105的第二端面与铜凸点106之间设置有钨插塞。
在本实用新型的一个实施例中，隔离区103、第一TSV区104和第二TSV区105的深度为300μm～400μm。
与现有技术相比，本实用新型具有以下有益效果：
1、本实用新型通过在TSV转接板上加工ESD防护器件——SCR管形成系统级封装的防静电装置，增强了层叠封装芯片的抗静电能力；
2、本实用新型通过在TSV转接板上设置SCR管，利用转接板较高的散热能力，提高了器件工作中的大电流通过能力；
3、本实用新型提供的TSV转接板的SCR管周围利用上下贯通的隔离区，具有较小的漏电流和寄生电容。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型实施例提供的一种用于系统级封装的防静电装置结构示意图；
图2为本实用新型实施例提供的一种用于系统级封装的防静电装置的制备方法流程示意图；
图3a-图3h为本实用新型实施例提供的另一种TSV转接板的制备方法流程图。
具体实施方式
下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。
实施例一
请参见图1，图1为本实用新型实施例提供的一种用于系统级封装的防静电装置结构示意图，包括：
Si衬底101；
器件区，设置于Si衬底101内，包括纵向结构的SCR管102和隔离区103，隔离区103设置于SCR管102两侧且上下贯通Si衬底101；
第一TSV区104和第二TSV区105，设置于Si衬底101内且位于器件区两侧且上下贯通Si衬底101；
铜互连线，设置于Si衬底101上用于串行连接第一TSV区104的第一端面、SCR管102和第二TSV区105的第二端面；
铜凸点106，设置于第一TSV区104的第二端面和第二TSV区105的第二端面上。
具体地，互连线包括第一互连线和第二互连线。
优选地，SCR管102包括：P+控制极接触区、阴极、N+控制极接触区和阳极；其中，P+控制极接触区和阴极通过第一互连线连接第一TSV区104的第一端面，N+控制极接触区和阳极通过第二互连线连接第二TSV区105的第二端面。
优选地，SCR管102、第一TSV区104的第一端面和第二TSV区105的第二端面与互连线之间均设置有钨插塞。
优选地，第一TSV区104的第二端面和第二TSV区105的第二端面与铜凸点106之间设置有钨插塞。
优选地，Si衬底101的掺杂类型为N型，厚度为450μm～550μm。
优选地，隔离区103、第一TSV区104和第二TSV区105的深度为300μm～400μm。
进一步地，TSV转接板还包括设置于Si衬底101上表面和下表面的SiO2绝缘层。
本实施例提供的TSV转接板通过在TSV转接板上设置ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力，解决了三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力的问题；同时，本实施例提供TSV转接板在SCR管周围设置上下贯通的隔离区，具有较小的漏电流和寄生电容。
实施例二
请参照图2，图2为本实用新型实施例提供的一种用于系统级封装的防静电装置的制备方法流程示意图，本实施例在上述实施例的基础上，对本实用新型的TSV转接板的制备方法进行详细描述如下。具体地，包括如下步骤：
S101、选取Si衬底；
S102、刻蚀Si衬底分别形成TSV孔和隔离沟槽；
S103、填充隔离沟槽和TSV分别形成隔离区和TSV区；
S104、在Si衬底第一侧制备SCR管的P+控制极接触区和阴极；
S105、在Si衬底第二侧制备SCR管的N+控制极接触区和阳极；
S106、制备金属互连线和金属凸点。
优选地，S102可以包括：
S1021、利用光刻工艺，在Si衬底的上表面形成TSV和隔离沟槽的刻蚀图形；
S1022、利用深度反应离子刻蚀(Deep Reactive Ion Etching，简称DRIE)工艺，刻蚀Si衬底形成TSV和隔离沟槽；TSV和隔离沟槽的深度小于Si衬底的厚度。
优选地，S103可以包括：
S1031、热氧化TSV和隔离沟槽以在TSV和隔离沟槽的内壁形成氧化层；
S1032、利用湿法刻蚀工艺，刻蚀氧化层以完成TSV和隔离沟槽内壁的平整化；
S1033、利用光刻工艺形成隔离沟槽的填充图形；
S1034、利用化学气相淀积(Chemical Vapor Deposition，简称CVD)工艺，在隔离沟槽内填充SiO2形成隔离区；
S1035、利用光刻工艺形成TSV的填充图形；
S1036、利用CVD工艺，在TSV内填充多晶硅材料，并通入掺杂气体进行原位掺杂形成TSV区。
优选地，S104可以包括：
S1041、在Si衬底第一侧光刻P+控制极图形，采用离子注入工艺进行P+注入，去除光刻胶，在隔离区之间形成SCR管的P+控制极；
S1042、光刻P+控制极接触区图形，采用离子注入工艺进行P+注入，去除光刻胶，形成SCR管的P+控制极接触区；
S1043、光刻阴极图形，采用离子注入工艺进行N+注入，去除光刻胶，形成SCR管的阴极。
优选地，S105可以包括：
S1051、在Si衬底第二侧淀积保护层；
S1052、光刻器件沟槽刻蚀图形，刻蚀Si衬底形成器件沟槽；
S1054、光刻N+控制极接触区图形，采用离子注入工艺进行N+注入，去除光刻胶，形成SCR管的N+控制极接触区；
S1055、光刻阳极图形，采用离子注入工艺进行P+注入，去除光刻胶，形成SCR管的阳极。
具体地，S106之前还包括：
x1、对Si衬底第二侧进行减薄；
x2、利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)工艺，对Si衬底的下表面进行平整化处理，直到露出TSV区和SCR管的N+控制极和阳极。
进一步地，S106可以包括：
S1061、利用CVD工艺，在TSV区的第一端面、TSV区的第二端面、P+控制极接触区、阴极、N+控制极接触区和阳极表面制备钨插塞；
S1062、淀积第一绝缘层，光刻金属互连线图形，利用电化学工艺制备金属互连线，金属互连线用于串行连接TSV区和SCR管。
S1063、淀积第二绝缘层，光刻金属凸点图形，利用电化学工艺淀积制备金属凸点。
优选地，金属互连线和金属凸点的材料为铜材料。
优选地，TSV区和隔离区的深度为300μm～400μm。
本实施例提供的防静电装置的制备方法均可在现有的TSV工艺平台中实现，因此兼容性强，适用范围广；利用SCR管的维持电压低，能够承受很高的ESD电流，天然具有高的ESD鲁棒性特点，在转接板中制备SCR管，极大的提高了系统级封装时集成电路的抗静电能力。
实施例三
本实施例在上述实施例的基础上，对本实用新型的TSV转接板的制备方法中具体参数举例描述如下。具体地，请参照图3a-图3h，图3a-图3h为本实用新型实施例提供的另一种TSV转接板的制备方法流程图。
S201、如图3a所示，选取Si衬底201；
优选地，Si衬底的掺杂类型为N型，掺杂浓度为1×1017cm-3，厚度为450μm～550μm；Si衬底的晶向可以是(100)、(110)或(111)。
S202、如图3b所示，利用刻蚀工艺在Si衬底上制备隔离沟槽202和TSV203，可以包括如下步骤：
S2021、在1050℃～1100℃的温度下，利用热氧化工艺在Si衬底上表面生长一层800nm～1000nm的SiO2层；
S2022、利用光刻工艺，通过涂胶、光刻、显影等工艺完成TSV及隔离沟槽刻蚀图形；
S2023、利用DRIE工艺刻蚀Si衬底，形成深度为300μm～400μm的TSV及隔离沟槽；
S2024、利用CMP工艺，去除Si衬底上的SiO2，对衬底表面进行平坦化。
优选地，每两个隔离沟槽位于两个TSV之间。
S203、如图3c所示；利用CVD工艺，在Si衬底上淀积SiO2对隔离沟槽进行填充形成隔离区，具体可以包括如下步骤：
S2031、在1050℃～1100℃的温度下，热氧化TSV及隔离沟槽的内壁形成厚度为200nm～300nm的氧化层；
S2032、利用湿法刻蚀工艺，刻蚀TSV及隔离沟槽的内壁的氧化层以完成TSV及隔离沟槽内壁的平整化。以防止TSV及隔离沟槽侧壁的突起形成电场集中区域；
S2033、利用光刻工艺，通过涂胶、光刻、显影等工艺完成隔离沟槽填充图形；
S2034、在690℃～710℃的温度下，利用低压化学气相沉积(Low PressureChemical Vapor Deposition，LPCVD)工艺，淀积SiO2对隔离沟槽进行填充，形成隔离区；可以理解的是，该SiO2材料主要用于隔离，其可以由未掺杂多晶硅等其他材料替代；
S2035、利用CMP工艺，对衬底表面进行平坦化。
S204、如图3d所示；利用CVD工艺，在Si衬底上淀积多晶硅材料对TSV进行填充，同时通入掺杂气体对多晶硅进行原位掺杂形成TSV区，具体可以包括如下步骤：
S2041、利用光刻工艺，通过涂胶、光刻、显影等工艺完成TSV填充图形；
S2042、在600℃～620℃的温度下，利用CVD工艺淀积多晶硅材料对TSV进行填充，同时通入掺杂气体进行原位掺杂，并实现掺杂元素的原位激活，形成高掺杂的多晶硅填充。这样在对TSV填充时可以形成杂质分布均匀、且高掺杂浓度的导电材料填充，利于减小TSV的电阻。多晶硅掺杂浓度优选2×1021cm-3，掺杂杂质优选磷；
S2043、利用CMP工艺对衬底表面进行平坦化。
S205、如图3e所示；在Si衬底第一侧制备SCR管的P+控制极接触区204和阴极205，具体可以包括如下步骤：
S2051、在Si衬底第一侧光刻P+控制极图形，采用离子注入工艺进行P+注入，去除光刻胶，在隔离区之间形成SCR管的P+控制极；掺杂浓度优选1.0×1018cm-3，掺杂杂质优选硼；
S2052、光刻P+控制极接触区图形，采用离子注入工艺进行P+注入，去除光刻胶，形成SCR管的P+控制极接触区；掺杂浓度优选1.0×1021cm-3，掺杂杂质优选硼；
S2053、光刻阴极图形，采用离子注入工艺进行N+注入，去除光刻胶，形成SCR管的阴极；掺杂浓度优选1.0×1020cm-3，掺杂杂质优选磷；
S2054、将衬底在950℃～1100℃温度下，退火15～120s，进行杂质激活。
S206、如图3f所示；在Si衬底第二侧制备SCR管的N+控制极接触区206和阳极207，具体可以包括如下步骤：
S2061、利用CVD工艺，在750℃温度下，在Si衬底第二侧淀积厚度为800nm～1000nm的SiO2层；利用PECVD工艺，在450℃温度下，在SiO2层表面淀积氮化硅Si3N4层；
S2062、光刻器件沟槽刻蚀图形，刻蚀Si衬底形成深度为120μm～170μm的器件沟槽；
S2064、光刻N+控制极接触区图形，采用离子注入工艺进行N+注入，去除光刻胶，形成SCR管的N+控制极接触区；掺杂浓度优选1×1021cm-3，掺杂杂质优选磷；
S2065、光刻阳极图形，采用离子注入工艺进行P+注入，去除光刻胶，形成SCR管的阳极；掺杂浓度优选1.0×1019cm-3，掺杂杂质优选硼；
S2066、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。
S207、如图3g所示；利用化学机械抛光工艺对Si衬底进行减薄，漏出TSV区和SCR管的N+控制极和阳极，具体可以包括如下步骤：
S2071、利用高分子材料作为中间层，将Si衬底上表面与辅助圆片键合，通过辅助圆片的支撑完成Si衬底的减薄；
S2072、利用机械磨削减薄工艺对Si衬底下表面进行减薄，直到减到略大于TSV区深度的厚度，优选大于TSV深度10μm；
S2073、利用CMP工艺对Si衬底下表面进行平整，直到露出TSV区和SCR管的N+控制极和阳极；
S2074、利用加热机械的方法拆除临时键合的辅助圆片。
S208、如图3h所示；制备铜互连线208和铜凸点209，具体可以包括如下步骤：
S2081、利用PECVD工艺，在Si衬底表面淀积SiO2绝缘层；
S2082、利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；
S2083、利用CVD工艺，淀积Ti膜形成衬垫层，淀积TiN膜形成阻挡层，淀积钨形成钨插塞；
S2084、利用CMP工艺，对Si衬底表面进行平坦化。
S2085、淀积SiO2绝缘层，光刻铜互连图形，利用电化学工艺淀积铜，通过化学机械研磨的方法去除多余的铜，形成铜互连线；
S2086、淀积SiO2绝缘层，光刻铜凸点图形，利用电化学工艺淀积铜，通过化学机械研磨的方法去除多余的铜，刻蚀SiO2绝缘层形成铜凸点。
进一步地，在制备铜互连线时，可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。
实施例提供的用于系统级封装的防静电装置的制备方法，采用SCR管器件周边被SiO2绝缘层包围的工艺，可有效减小有源区与衬底间的寄生电容。本实用新型在考虑工艺可行性的基础上通过优化设置一定长度的TSV孔及利用给定范围的掺杂浓度，并且考虑器件的电流通过能力，减小了寄生电容和电阻，并利用TSV孔引入的电感对器件的寄生电容进行一定程度的调谐，在提高系统级封装抗ESD能力的同时扩大了ESD保护电路的工作范围。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。例如，本实用新型中提及的多个隔离区仅仅是依据本实用新型提供的器件结构截面图进行说明，其中，多个隔离区也可以是某一个整体中例如环状体的截面图显示的第一部分和第二部分，对于本实用新型所属技术领域的普通技术人员来说，不应局限于这些说明，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
Claims (6)
1.一种用于系统级封装的防静电装置，其特征在于，包括：
Si衬底(101)；
器件区，设置于所述Si衬底(101)内，包括纵向结构的SCR管(102)和隔离区(103)，所述隔离区(103)设置于所述SCR管(102)两侧且上下贯通所述Si衬底(101)；
第一TSV区(104)和第二TSV区(105)，设置于所述Si衬底(101)内且位于所述器件区两侧，上下贯通所述Si衬底(101)；
铜互连线，设置于所述Si衬底(101)上用于串行连接所述第一TSV区(104)的第一端面、所述SCR管(102)和所述第二TSV区(105)的第二端面；
铜凸点(106)，设置于所述第一TSV区(104)的第二端面和所述第二TSV区(105)的第二端面上。
2.根据权利要求1所述的防静电装置，其特征在于，所述互连线包括第一互连线和第二互连线。
3.根据权利要求2所述的防静电装置，其特征在于，所述SCR管(102)包括：P+控制极接触区、阴极、N+控制极接触区和阳极；其中，所述P+控制极接触区和所述阴极通过所述第一互连线连接所述第一TSV区(104)的第一端面，所述N+控制极接触区和所述阳极通过所述第二互连线连接所述第二TSV区(105)的第二端面。
4.根据权利要求1所述的防静电装置，其特征在于，所述SCR管(102)、所述第一TSV区(104)的第一端面和所述第二TSV区(105)的第二端面与所述互连线之间均设置有钨插塞。
5.根据权利要求1所述的防静电装置，其特征在于，所述第一TSV区(104)的第二端面和所述第二TSV区(105)的第二端面与所述铜凸点(106)之间设置有钨插塞。
6.根据权利要求1所述的防静电装置，其特征在于，所述隔离区(103)、所述第一TSV区(104)和第二TSV区(105)的深度为300μm～400μm。
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