CN111785726A - 电路芯片、三维存储器以及制备三维存储器的方法 - Google Patents

电路芯片、三维存储器以及制备三维存储器的方法 Download PDF

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Abstract

本发明提供了一种电路芯片，包括：具有器件区域与间隔区域的衬底；形成于衬底上的晶体管电路，包括排布于器件区域上的多个晶体管单元；形成于衬底中的引出结构，位于晶体管单元之间的器件区域；形成于衬底上的接触结构，并接触引出结构；形成于衬底中的贯穿衬底连接线，位于器件区域，且与引出结构构成连接；形成于衬底中的背侧深沟槽隔离结构，位于间隔区域，用于电隔离相邻的晶体管单元，本发明提供的电路芯片通过在晶体管单元之间设置引出结构、接触结构、贯穿衬底连接线以及背侧深沟槽隔离结构，而使该电路芯片在其高压NMOS器件之间不会发生穿通、且其电性可以引出的前提下，其高压NMOS器件之间的间距能继续缩小，从而减小了电路芯片的尺寸。

Description

电路芯片、三维存储器以及制备三维存储器的方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种电路芯片、三维存储器以及制备三维存储器的方法。
背景技术
在三维NAND存储器中，芯片大小会限制字线解码传输晶体管电路中的高电压NMOS器件之间在X和Y方向上的间距。在单元编程操作期间，传输晶体管需要在29V的栅极电压处传输源极/漏极区的25V的高电压，在相邻高电压NMOS器件之间的电压差大约是25V。
现有技术下，通过在X方向上在高电压NMOS器件之间形成p型场注入物以抑制穿通，以及在Y方向上在高电压NMOS器件之间形成p+抽头以抑制闩锁效应，但如此一来，会使得高电压NMOS器件之间的间距不能继续缩小，而导致芯片不能进一步缩小其尺寸。
发明内容
本申请提供了一种电路芯片、三维存储器以及制备三维存储器的方法，有效地解决了高电压NMOS器件之间的间距不能继续缩小，而导致芯片不能进一步缩小其尺寸的问题。
为了解决上述问题，本发明提供了一种电路芯片，所述电路芯片包括：
衬底，包括器件区域与间隔区域；
晶体管电路，形成于所述衬底上，包括排布于所述器件区域上的多个晶体管单元；
引出结构，形成于所述衬底中，位于所述晶体管单元之间的所述器件区域；
接触结构，形成于所述衬底上，并接触所述引出结构；
贯穿衬底连接线，形成于所述衬底中，位于所述器件区域，且具有一端连接至所述电路芯片的一侧，以及与所述接触结构相连接的另一端，从而可以与所述引出结构构成连接；
背侧深沟槽隔离结构，形成于所述衬底中，位于所述间隔区域，所述背侧深沟槽隔离结构用于电隔离相邻的所述晶体管单元。
进一步优选的，所述晶体管单元沿行与列的方向阵列排布，所述引出结构形成于所述晶体管单元的相邻行之间的所述器件区域上。
进一步优选的，所述背侧深沟槽隔离结构形成于所述晶体管单元的相邻行以及相邻列之间的所述间隔区域上，且所述引出结构位于所述晶体管单元与所述背侧深沟槽隔离结构之间。
进一步优选的，所述接触结构与所述贯穿衬底连接线错位连接，且所述接触结构为长条形状。
进一步优选的，于所述衬底的所述一侧还形成有底部金属层，所述底部金属层与所述贯穿衬底连接线的所述一端相接触，用以连接所述电路芯片外侧的控制电路。
进一步优选的，于所述器件区域上还形成有浅沟槽隔离结构，所述浅沟槽隔离结构位于所述晶体管单元的源极以及漏极的侧边。
进一步优选的，所述晶体管为高电压NMOS晶体管，且相邻的所述晶体管之间的偏置电压相差20V以上。
进一步优选的，所述晶体管单元配有一个所述引出结构。
另一方面，本发明还提供了一种三维存储器，所述三维存储器包括存储阵列芯片，以及如上述任一项所述与所述存储阵列芯片上下相键合且作为外围电路的电路芯片。
另一方面，本发明还提供了一种制备三维存储器的方法，所述方法包括：
提供衬底，所述衬底包括器件区域与间隔区域；
提供晶体管电路，所述晶体管电路形成于所述衬底上，包括排布于所述器件区域上的多个晶体管单元；
提供引出结构，所述引出结构形成于所述衬底中，位于所述晶体管单元之间的所述器件区域；
提供接触结构，所述接触结构形成于所述衬底上，并接触所述引出结构；
提供贯穿衬底连接线，所述贯穿衬底连接线形成于所述衬底中，位于所述器件区域，且具有一端连接至所述电路芯片的一侧，以及与所述接触结构相连接的另一端，从而可以与所述引出结构构成连接；
提供背侧深沟槽隔离结构，所述背侧深沟槽隔离结构形成于所述衬底中，位于所述间隔区域，所述背侧深沟槽隔离结构用于电隔离相邻的所述晶体管单元。
进一步优选的，在所述提供贯穿衬底连接线的步骤之前，还包括：
提供存储阵列芯片，并将所述存储阵列芯片与所述电路芯片通过晶圆键合的方式进行连接，以形成三维存储器。
进一步优选的，在所述提供贯穿衬底连接线的步骤之前，还包括：
将所述衬底进行减薄。
进一步优选的，在所述提供贯穿衬底连接线的步骤之后，还包括：
提供底部金属层，所述底部金属层位于所述衬底的所述一侧，且与所述贯穿衬底连接线的所述一端相接触，用以连接所述电路芯片外侧的控制电路。
本发明的有益效果为：本发明提供了一种电路芯片，包括：具有器件区域与间隔区域的衬底；形成于衬底上的晶体管电路，包括排布于器件区域上的多个晶体管单元；形成于衬底中的引出结构，位于晶体管单元之间的器件区域；形成于衬底上的接触结构，并接触引出结构；形成于衬底中的贯穿衬底连接线，位于器件区域，且具有一端连接至电路芯片的一侧，以及与接触结构相连接的另一端，从而可以与引出结构构成连接；形成于衬底中的背侧深沟槽隔离结构，位于间隔区域，该背侧深沟槽隔离结构用于电隔离相邻的晶体管单元，本发明提供的电路芯片通过在晶体管单元之间设置引出结构、接触结构、贯穿衬底连接线以及背侧深沟槽隔离结构，而使该电路芯片在其高压NMOS器件之间不会发生穿通、且其电性可以引出的前提下，其高压NMOS器件之间的间距能继续缩小，从而减小了电路芯片的尺寸。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明而成的第一实施例所提供的电路芯片的正视结构示意图。
图2是根据本发明而成的第一实施例所提供的电路芯片的俯视结构示意图。
图3是根据本发明而成的第二实施例所提供的电路芯片的正视结构示意图。
图4是根据本发明而成的第二实施例所提供的电路芯片的俯视结构示意图。
图5是根据本发明而成的实施例所提供的三维存储器的正视结构示意图。
图6是根据本发明而成的实施例所提供的制备三维存储器的方法的流程示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
需要说明的是，本发明附图中的厚度和形状不反映真实比例，目的只是示意说明本发明而成的各实施内容。
本发明针对现有技术下的电路芯片，因其高电压NMOS器件之间的间距不能继续缩小，而导致芯片不能进一步缩小其尺寸的问题，本发明实施例用以解决该问题。
请参阅图1以及图2，图1是根据本发明而成的第一实施例所提供的电路芯片的正视结构示意图，图2是根据本发明而成的第一实施例所提供的电路芯片的俯视结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图1以及图2所示，该电路芯片110包括衬底111、晶体管电路112、引出结构113、接触结构114、贯穿衬底连接线115以及背侧深沟槽隔离结构116，其中：
衬底111包括器件区域1111与间隔区域1112；
晶体管电路112形成于衬底111上，包括排布于器件区域1111上的多个晶体管单元1121，且每个晶体管单元1121包括至少一个晶体管11211；
引出结构113形成于衬底111中，位于晶体管单元1121之间的器件区域1111，用以将偏压提供给晶体管单元1121，以使晶体管单元1121正常工作；
接触结构114形成于衬底111上，并接触引出结构113，从而将贯穿衬底连接线115的信号传递到引出结构113上；
贯穿衬底连接线115形成于衬底111中，位于器件区域1111，且具有一端连接至电路芯片110的一侧，以及与接触结构114相连接的另一端，从而可以与引出结构113构成连接；
背侧深沟槽隔离结构116形成于衬底111中，位于间隔区域1112，该背侧深沟槽隔离结构116隔开晶体管单元1121，用以电隔离相邻的晶体管单元1121。
具体地，贯穿衬底连接线115具有外介质层以及内部连接金属。
进一步地，为了保证该贯穿衬底连接线115可以引出电路芯片110的电性，接触结构114与贯穿衬底连接线115错位连结，以使接触结构114不会被贯穿衬底连接线115完全包裹住，且接触结构114为长条形状。
进一步地，图中示出的接触结构114与贯穿衬底连接线115均为两个，但实际应用中，其个数并不限制于此。
进一步地，晶体管11211为高电压NMOS晶体管，且相邻的晶体管11211之间的偏置电压相差20V以上。
进一步地，每个背侧深沟槽隔离结构116的尺寸可以不一样。
如图2所示，晶体管单元1121沿行与列的方向阵列排布，在晶体管单元1121的行与行以及列与列之间均有器件区域1111，该引出结构113形成于晶体管单元1121的相邻行之间的器件区域1111上。
进一步地，背侧深沟槽隔离结构116形成于晶体管单元1121的相邻行以及相邻列之间的间隔区域1112上，且引出结构113位于晶体管单元1121与背侧深沟槽隔离结构116之间，且原则上，每一个晶体管单元1121配有一个引出结构113。
区别于现有技术，本发明提供了一种电路芯片110，包括：具有器件区域1111与间隔区域1112的衬底111；形成于衬底111上的晶体管电路112，包括排布于器件区域1111上的多个晶体管单元1121；形成于衬底111中的引出结构113，位于晶体管单元1121之间的器件区域1111，用以将偏压提供给晶体管单元1121；形成于衬底111上的接触结构114，并接触引出结构113；形成于衬底111中的贯穿衬底连接线115，位于器件区域1111，且具有一端连接至电路芯片110的一侧，以及与接触结构114相连接的另一端，从而可以与引出结构113构成连接；形成于衬底111中的背侧深沟槽隔离结构116，位于间隔区域1112，该背侧深沟槽隔离结构116隔开晶体管单元1121，用以电隔离相邻的晶体管单元1121，本发明提供的电路芯片110通过在晶体管单元1121之间设置引出结构113、接触结构114、贯穿衬底连接线115以及背侧深沟槽隔离结构116，而使该电路芯片110在其高压NMOS器件之间不会发生穿通、且其电性可以引出的前提下，其高压NMOS器件之间的间距能继续缩小，从而减小了电路芯片的尺寸，并且，因为此结构下的电路芯片210不需要通过其正面的金属来走线，因此也不会带来电路芯片后端的绕线问题。
请参阅图3以及图4，图3是根据本发明而成的第二实施例所提供的电路芯片的正视结构示意图，图4是根据本发明而成的第二实施例所提供的电路芯片的俯视结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图3以及图4所示，该电路芯片210包括衬底211、晶体管电路212、引出结构213、接触结构214、贯穿衬底连接线215、背侧深沟槽隔离结构216以及底部金属层217，其中：
衬底211包括器件区域2111与间隔区域2112；
晶体管电路212形成于衬底211上，包括排布于器件区域2111上的多个晶体管单元2121，且每个晶体管单元2121包括至少一个晶体管21211；
引出结构213形成于衬底211中，位于晶体管单元2121之间的器件区域2111，用以将偏压提供给晶体管单元2121，以使晶体管单元2121正常工作；
接触结构214形成于衬底211上，并接触引出结构213，从而将贯穿衬底连接线215的信号传递到引出结构213上；
贯穿衬底连接线215形成于衬底211中，位于器件区域2111，且具有一端连接至电路芯片210的一侧，以及与接触结构214相连接的另一端，从而可以与引出结构213构成连接；
背侧深沟槽隔离结构216形成于衬底211中，位于间隔区域2112，该背侧深沟槽隔离结构216隔开晶体管单元2121，用以电隔离相邻的晶体管单元2121；
底部金属层217形成于衬底211的一侧，且底部金属层217与贯穿衬底连接线215的一端相接触，用以连接电路芯片210外侧的控制电路。
具体地，贯穿衬底连接线215具有外介质层以及内部连接金属。
进一步地，为了保证该贯穿衬底连接线215可以引出电路芯片210的电性，接触结构214与贯穿衬底连接线215错位连结，以使接触结构214不会被贯穿衬底连接线215完全包裹住，且接触结构214为长条形状。
进一步地，图中示出的接触结构214与贯穿衬底连接线215均为两个，但实际应用中，其个数并不限制于此。
进一步地，晶体管21211为高电压NMOS晶体管，且相邻的晶体管21211之间的偏置电压相差20V以上。
进一步地，每个背侧深沟槽隔离结构216的尺寸可以不一样。
进一步地，请继续参阅图3，该电路芯片210还包括浅沟槽隔离结构218，其中：
浅沟槽隔离结构218形成于衬底211中，位于器件区域2111，且浅沟槽隔离结构218位于晶体管单元2121的源极以及漏极的侧边，具体地，在本实施例中，浅沟槽隔离结构218位于晶体管212旁边的器件区域2111，但在一些变形例中，也可以位于间隔区域2112，该浅沟槽隔离结构218用以避免晶体管单元2121的有源区与衬底211之间过早击穿。
进一步地，浅沟槽隔离结构218位于晶体管单元2121以及引出结构213之间的器件区域2111上。
如图4所示，晶体管单元2121沿行与列的方向阵列排布，在晶体管单元2121的行与行以及列与列之间均有器件区域2111，该引出结构213形成于晶体管单元2121的相邻行之间的器件区域2111上。
进一步地，背侧深沟槽隔离结构216形成于晶体管单元2121的相邻行以及相邻列之间的间隔区域2112上，且引出结构213位于晶体管单元2121与背侧深沟槽隔离结构216之间，且原则上，每一个晶体管单元2121配有一个引出结构213。
区别于现有技术，本发明提供了一种电路芯片210，包括：具有器件区域2111与间隔区域2112的衬底211；形成于衬底211上的晶体管电路212，包括排布于器件区域2111上的多个晶体管单元2121；形成于衬底211中的引出结构213，位于晶体管单元2121之间的器件区域2111，用以将偏压提供给晶体管单元2121；形成于衬底211上的接触结构214，并接触引出结构213；形成于衬底211中的贯穿衬底连接线215，位于器件区域2111，且具有一端连接至电路芯片210的一侧，以及与接触结构214相连接的另一端，从而可以与引出结构213构成连接；形成于衬底211中的背侧深沟槽隔离结构216，位于间隔区域2112，该背侧深沟槽隔离结构216隔开晶体管单元2121，且在本实施例中，环绕该晶体管单元2121，用以电隔离相邻的晶体管单元2121；形成于衬底211一侧的底部金属层217，该底部金属层217与贯穿衬底连接线215的一端相接触，用以连接电路芯片210外侧的控制电路，本发明提供的电路芯片210通过在晶体管单元2121之间设置引出结构213、接触结构214、贯穿衬底连接线215、背侧深沟槽隔离结构216以及底部金属层217，而使该电路芯片210在其高压NMOS器件之间不会发生穿通、且其电性可以引出的前提下，其高压NMOS器件之间的间距能继续缩小，从而减小了电路芯片的尺寸，并且，因为此结构下的电路芯片210不需要通过其正面的金属来走线，因此也不会带来电路芯片后端的绕线问题。
请参阅图5，图5是根据本发明而成的实施例所提供的三维存储器的正视结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图5所示，该三维存储器100包括电路芯片110以及存储阵列芯片120，其中，电路芯片110与存储阵列芯片120上下相键合并作为存储阵列芯片120的外围电路。
虽然图中未示出，但该三维存储器100中与存储阵列芯片120上下相键合且作为其外围电路的芯片也可以是上述电路芯片210。
请参阅图6，图6是根据本发明而成的实施例所提供的制备三维存储器的方法的流程示意图，该制备三维存储器的方法配合图3以及图5进行说明。
如图3、图5以及图6所示，该制备三维存储器的方法的具体步骤包括：
步骤S101.提供衬底211，衬底211包括器件区域2111与间隔区域2112；
步骤S102.提供晶体管电路212，晶体管电路212形成于衬底211上，包括排布于器件区域2111上的多个晶体管单元2121；
步骤S103.提供引出结构213，引出结构213形成于衬底211中，位于晶体管单元2121之间的器件区域2111；
步骤S104.提供接触结构214，接触结构214形成于衬底211上，并接触引出结构213；
步骤S105.提供贯穿衬底连接线215，贯穿衬底连接线215形成于衬底211中，位于器件区域2111，且具有一端连接至电路芯片210的一侧，以及与接触结构214相连接的另一端，从而可以与引出结构213构成连接；
步骤S106.提供背侧深沟槽隔离结构216，背侧深沟槽隔离结构216形成于衬底211中，位于间隔区域2112，背侧深沟槽隔离结构216用于电隔离相邻的晶体管单元2121。
具体地，背侧深沟槽隔离结构216与贯穿衬底连接线215在同一步工艺中形成。
具体地，引出结构213用以将偏压提供给晶体管单元2121，以使晶体管单元2121正常工作。
进一步地，在步骤S105之前，还包括：
提供存储阵列芯片110，并将存储阵列芯片110与电路芯片210通过晶圆键合的方式进行连接，以形成三维存储器100。
进一步地，在步骤S105之前，还包括将该三维存储器100减薄的步骤：
将电路芯片210的衬底211进行减薄。
具体地，该步骤在“将存储阵列芯片110与电路芯片210通过晶圆键合的方式进行连接，以形成三维存储器100”的步骤之后。且该减薄工艺可以包括化学机械抛光工艺(CMP)、湿法刻蚀工艺以及干法刻蚀工艺中的一种或多种。
进一步地，在步骤S105之后，还包括形成底部金属层217的步骤：
提供底部金属层217，底部金属层217位于衬底211的第二侧，且与贯穿衬底连接线215的一端相接触，用以连接电路芯片210外侧的控制电路。
进一步地，在步骤S102中，还可以包括：
提供浅沟槽隔离结构218，浅沟槽隔离结构218形成于衬底211中，位于器件区域2111，且该浅沟槽隔离结构218位于晶体管单元2121的源极以及漏极的侧边，用以避免晶体管单元2121的有源区与衬底211之间过早击穿。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (13)

1.一种电路芯片，其特征在于，所述电路芯片包括：
衬底，包括器件区域与间隔区域；
晶体管电路，形成于所述衬底上，包括排布于所述器件区域上的多个晶体管单元；
引出结构，形成于所述衬底中，位于所述晶体管单元之间的所述器件区域；
接触结构，形成于所述衬底上，并接触所述引出结构；
贯穿衬底连接线，形成于所述衬底中，位于所述器件区域，且具有一端连接至所述电路芯片的一侧，以及与所述接触结构相连接的另一端，从而可以与所述引出结构构成连接；
背侧深沟槽隔离结构，形成于所述衬底中，位于所述间隔区域，所述背侧深沟槽隔离结构用于电隔离相邻的所述晶体管单元。
2.根据权利要求1所述的电路芯片，其特征在于，所述晶体管单元沿行与列的方向阵列排布，所述引出结构形成于所述晶体管单元的相邻行之间的所述器件区域上。
3.根据权利要求2所述的电路芯片，其特征在于，所述背侧深沟槽隔离结构形成于所述晶体管单元的相邻行以及相邻列之间的所述间隔区域上，且所述引出结构位于所述晶体管单元与所述背侧深沟槽隔离结构之间。
4.根据权利要求1所述的电路芯片，其特征在于，所述接触结构与所述贯穿衬底连接线错位连接，且所述接触结构为长条形状。
5.根据权利要求1所述的电路芯片，其特征在于，于所述衬底的所述一侧还形成有底部金属层，所述底部金属层与所述贯穿衬底连接线的所述一端相接触，用以连接所述电路芯片外侧的控制电路。
6.根据权利要求1所述的电路芯片，其特征在于，于所述器件区域上还形成有浅沟槽隔离结构，所述浅沟槽隔离结构位于所述晶体管单元的源极以及漏极的侧边。
7.根据权利要求1所述的电路芯片，其特征在于，所述晶体管为高电压NMOS晶体管，且相邻的所述晶体管之间的偏置电压相差20V以上。
8.根据权利要求1所述的电路芯片，其特征在于，所述晶体管单元配有一个所述引出结构。
9.一种三维存储器，其特征在于，所述三维存储器包括存储阵列芯片，以及如权利要求1-8任一项所述与所述存储阵列芯片上下相键合且作为外围电路的电路芯片。
10.一种制备三维存储器的方法，其特征在于，所述方法包括：
提供衬底，所述衬底包括器件区域与间隔区域；
提供晶体管电路，所述晶体管电路形成于所述衬底上，包括排布于所述器件区域上的多个晶体管单元；
提供引出结构，所述引出结构形成于所述衬底中，位于所述晶体管单元之间的所述器件区域；
提供接触结构，所述接触结构形成于所述衬底上，并接触所述引出结构；
提供贯穿衬底连接线，所述贯穿衬底连接线形成于所述衬底中，位于所述器件区域，且具有一端连接至所述电路芯片的一侧，以及与所述接触结构相连接的另一端，从而可以与所述引出结构构成连接；
提供背侧深沟槽隔离结构，所述背侧深沟槽隔离结构形成于所述衬底中，位于所述间隔区域，所述背侧深沟槽隔离结构用于电隔离相邻的所述晶体管单元。
11.根据权利要求10所述的方法，其特征在于，在所述提供贯穿衬底连接线的步骤之前，还包括：
提供存储阵列芯片，并将所述存储阵列芯片与所述电路芯片通过晶圆键合的方式进行连接，以形成三维存储器。
12.根据权利要求10所述的方法，其特征在于，在所述提供贯穿衬底连接线的步骤之前，还包括：
将所述衬底进行减薄。
13.根据权利要求10所述的方法，其特征在于，在所述提供贯穿衬底连接线的步骤之后，还包括：
提供底部金属层，所述底部金属层位于所述衬底的所述一侧，且与所述贯穿衬底连接线的所述一端相接触，用以连接所述电路芯片外侧的控制电路。
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