CN111653575A - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种能够有效率地制造芯片的半导体装置及其制造方法。根据一实施方式，半导体装置具备在表面具有第1区域与第2区域的第1衬底。所述装置还具备：第1控制电路，在第1区域中设置在第1衬底上；第1存储单元阵列，设置在第1控制电路的上方，电连接于第1控制电路；第1焊垫，设置在第1存储单元阵列的上方，电连接于第1控制电路；第2控制电路，在第2区域中设置在第1衬底上；第2存储单元阵列，设置在第2控制电路的上方，电连接于第2控制电路；以及第2焊垫，设置在第2存储单元阵列的上方，电连接于第2控制电路。所述装置还具备设置在第1存储单元阵列及第2存储单元阵列的上方、将第1焊垫与第2焊垫电连接的连接配线。

Description

半导体装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2019-38710号(申请日：2019年3月4日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
业界期望有效率地制造半导体芯片。例如，关于容量不同的存储器芯片，如果能够使用相同的掩模组进行前步骤，在后步骤中分开制造，那么将无需准备不同的掩模组而有效率。
发明内容
实施方式提供一种能够有效率地制造芯片的半导体装置及其制造方法。
根据一实施方式，半导体装置具备在表面具有第1区域与第2区域的第1衬底。所述装置还具备：第1控制电路，在所述第1区域中设置在所述第1衬底上；第1存储单元阵列，在所述第1区域中设置在所述第1控制电路的上方，且电连接于所述第1控制电路；第1焊垫，在所述第1区域中设置在所述第1存储单元阵列的上方，且电连接于所述第1控制电路；第2控制电路，在所述第2区域中设置在所述第1衬底上；第2存储单元阵列，在所述第2区域中设置在所述第2控制电路的上方，且电连接于所述第2控制电路；以及第2焊垫，在所述第2区域中设置在所述第2存储单元阵列的上方，且电连接于所述第2控制电路。所述装置还具备连接配线，该连接配线设置在所述第1存储单元阵列及所述第2存储单元阵列的上方，将所述第1焊垫与所述第2焊垫电连接。
附图说明
图1是表示第1实施方式的半导体装置的结构的剖视图。
图2是表示第1实施方式的半导体装置中所包含的柱状部的结构的剖视图。
图3是表示第1实施方式的半导体装置的制造方法的剖视图。
图4是表示第1实施方式的半导体装置的结构的另一剖视图。
图5(a)、(b)是表示作为第1实施方式的半导体装置的第1及第2例的俯视图。
图6(a)、(b)是表示作为第1实施方式的半导体装置的第1及第2例的另一俯视图。
图7(a)、(b)是表示作为第1实施方式的半导体装置的第1及第2例的剖视图。
图8是表示作为第1实施方式的半导体装置的第2例的另一俯视图。
图9是表示作为第1实施方式的半导体装置的第1例的另一俯视图。
图10(a)、(b)是用来说明第1实施方式的半导体装置的良率的俯视图。
图11～图16是表示第1实施方式的半导体装置的制造方法的剖视图。
图17、图18是表示第1实施方式的半导体装置的制造方法的详细情况的剖视图。
图19是表示第1实施方式的半导体装置的构成的电路图。
图20是表示第1实施方式的半导体装置的第1变化例的结构的剖视图。
图21是表示第1实施方式的半导体装置的第2变化例的结构的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。在图1至图21中，对相同或类似的构成标注相同的符号，并省略重复的说明。
(第1实施方式)
图1是表示第1实施方式的半导体装置的结构的剖视图。图1的半导体装置为将阵列芯片1与电路芯片2贴合而成的三维存储器。
阵列芯片1具备：包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘层12、绝缘层12上的衬底13、衬底13上的绝缘层14、存储单元阵列11下的层间绝缘膜15、以及层间绝缘膜15下的第1绝缘层16。绝缘层12、14例如为氧化硅膜或氮化硅膜。衬底13例如为硅衬底等半导体衬底。
电路芯片2设置在阵列芯片1下。符号S表示阵列芯片1与电路芯片2的贴合面。电路芯片2具备第2绝缘层17、第2绝缘层17下的层间绝缘膜18、以及层间绝缘膜18下的衬底19。衬底19例如为硅衬底等半导体衬底。
图1示出了与衬底13的表面S1、S2或衬底19的表面S3、S4平行且相互垂直的X方向及Y方向、以及与衬底13的表面S1、S2或衬底19的表面S3、S4垂直的Z方向。在本说明书中，将+Z方向作为上方向处理，将-Z方向作为下方向处理。例如，存储单元阵列11位于衬底19的上方，且位于衬底13的下方。-Z方向可与重力方向一致，也可不与重力方向一致。
阵列芯片1具备多条字线WL、源极侧选择栅极SGS、漏极侧选择栅极SGD、以及源极线SL，作为存储单元阵列11内的电极层。图1示出了存储单元阵列11的阶梯结构部21。如图1所示，各字线WL经由接触插塞22与字线配线层23电连接，源极侧选择栅极SGS经由接触插塞24与源极侧选择栅极配线层25电连接。进而，漏极侧选择栅极SGD经由接触插塞26与漏极侧选择栅极配线层27电连接，源极线SL经由接触插塞29与源极配线层30电连接。贯通字线WL、源极侧选择栅极SGS、漏极侧选择栅极SGD、及源极线SL的柱状部CL经由插塞28与位线BL电连接，且与衬底13电连接。
电路芯片2具备多个晶体管31。各晶体管31具备：栅极电极32，介隔栅极绝缘膜而设置在衬底19上；以及未图示的源极扩散层及漏极扩散层，设置在衬底19内。电路芯片2还具备：多个插塞33，设置在这些晶体管31的源极扩散层或漏极扩散层上；配线层34，设置在这些插塞33上，且包含多条配线；以及配线层35，设置在配线层34上，且包含多条配线。电路芯片2还具备：多个通孔插塞36，设置在配线层35上；以及多个第2金属焊垫37，在第2绝缘层17内设置在这些通孔插塞36上。电路芯片2作为对阵列芯片1进行控制的控制电路(逻辑电路)发挥功能。
阵列芯片1具备：多个第1金属焊垫41，在第1绝缘层16内设置在第2金属焊垫37上；多个通孔插塞42，设置在第1金属焊垫41上；以及配线层43，设置在这些通孔插塞42上，且包含多条配线。本实施方式的各字线WL或各位线BL与配线层43内的对应的配线电连接。阵列芯片1还具备：第1插塞44，设置在层间绝缘膜15及绝缘层12内，且设置在配线层43上；第2插塞46，介隔绝缘膜45而设置在衬底13及绝缘层14内，且设置在第1插塞44上；以及焊垫47，设置在绝缘层14上，且设置在第2插塞46上。焊垫47为本实施方式的半导体装置的外部连接焊垫(接合垫)，能够经由焊料球、金属凸块、接合线等连接于安装衬底或其它装置。
此外，在本实施方式中，在层间绝缘膜15的下表面形成着第1绝缘层16，但第1绝缘层16也可包含于层间绝缘膜15而一体化。同样地，在本实施方式中，在层间绝缘膜18的上表面形成着第2绝缘层17，但第2绝缘层17也可包含于层间绝缘膜18而一体化。
图2是表示第1实施方式的半导体装置中所包含的柱状部CL的结构的剖视图。
如图2所示，存储单元阵列11具备在层间绝缘膜15上交替地积层的多条字线WL与多个绝缘层51。各字线WL例如为W(钨)层。各绝缘层51例如为氧化硅膜。
柱状部CL依次具备阻挡绝缘膜52、电荷累积层53、隧道绝缘膜54、通道半导体层55、以及核心绝缘膜56。电荷累积层53例如为氮化硅膜，介隔阻挡绝缘膜52而形成在字线WL及绝缘层51的侧面。通道半导体层55例如为硅层，介隔隧道绝缘膜54而形成在电荷累积层53的侧面。阻挡绝缘膜52、隧道绝缘膜54、及核心绝缘膜56的示例为氧化硅膜或金属绝缘膜。
图3是表示第1实施方式的半导体装置的制造方法的剖视图。图3示出了包含多个阵列芯片1的阵列晶圆W1及包含多个电路芯片2的电路晶圆W2。阵列晶圆W1也被称为存储器晶圆，电路晶圆W2也被称为CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)晶圆。
首先，利用机械压力将阵列晶圆W1与电路晶圆W2贴合。由此，将第1绝缘层16与第2绝缘层17粘接。接着，将阵列晶圆W1及电路晶圆W2于400℃下进行退火。由此，将第1金属焊垫41与第2金属焊垫37接合。
之后，将衬底13、19通过CMP(Chemical Mechanical Polishing，化学机械抛光)薄膜化后，将阵列晶圆W1及电路晶圆W2切断为多个芯片。如此一来，制造图1的半导体装置。此外，绝缘层14、绝缘膜45、第2插塞46、及焊垫47例如在衬底13的薄膜化后形成在衬底13上或衬底13内。
此外，在本实施方式中将阵列晶圆W1与电路晶圆W2贴合，但也可取而代之将阵列晶圆W1彼此贴合。参照图1～图3在上文中叙述的内容或参照图4～图18将在下文中叙述的内容也能应用于阵列晶圆W1彼此的贴合。
另外，图1示出了第1绝缘层16与第2绝缘层17的交界面、或第1金属焊垫41与第2金属焊垫37的交界面，但一般来说在所述退火后将观察不到这些交界面。然而，这些交界面所处的位置能够通过检测例如第1金属焊垫41的侧面或第2金属焊垫37的侧面的倾斜、或第1金属焊垫41的侧面与第2金属焊垫37的位置偏移来推定。
图4是表示第1实施方式的半导体装置的结构的另一剖视图。图4与图1同样地示出了半导体装置的截面，但从与图1不同的观点表示了半导体装置的结构。
在本实施方式中，贴合后且切断前的阵列晶圆W1及电路晶圆W2包含多个双芯片C，各双芯片C包含第1单芯片C1与第2单芯片C2(图4)。第1单芯片C1与第2单芯片C2各自相当于图1所示的1个半导体装置。
贴合后的阵列晶圆W1及电路晶圆W2可以各个单芯片C1、C2为单位被切断，也可以各个双芯片C为单位被切断。图4示出了以各个双芯片C为单位切断并制造的半导体装置。因此，图4的半导体装置由包含第1单芯片C1与第2单芯片C2的1个双芯片C构成。
图4的半导体装置具备第1单芯片C1内的阵列芯片1及电路芯片2、以及第2单芯片C2内的阵列芯片1及电路芯片2。第1单芯片C1内的存储单元阵列11及逻辑电路等电路设置在衬底13的表面S1侧，且设置在衬底13的表面S1与衬底19的表面S3之间。同样地，第2单芯片C2内的存储单元阵列11及逻辑电路等电路设置在衬底13的表面S1侧，且设置在衬底13的表面S1与衬底19的表面S3之间。第1单芯片C1内的存储单元阵列11及逻辑电路分别为第1存储器阵列及第1控制电路的示例。第2单芯片C2内的存储单元阵列11及逻辑电路分别为第2存储器阵列及第2控制电路的示例。衬底19为第1衬底的示例，衬底13为第2衬底的示例。另外，衬底19中的第1单芯片C1的区域为第1区域的示例，衬底19中的第2单芯片C2的区域为第2区域的示例。
第1单芯片C1具备：第1插塞44，电连接于第1单芯片C1内的存储单元阵列11或逻辑电路；第2插塞46，设置在第1插塞44上；以及焊垫47，设置在第2插塞46上。在第1单芯片C1中，第2插塞46贯通衬底13，焊垫47设置在衬底13的表面S2侧。该焊垫47为第1焊垫的示例。
第2单芯片C2也具备：第1插塞44，电连接于第2单芯片C2内的存储单元阵列11或逻辑电路；第2插塞46，设置在第1插塞44上；以及焊垫47，设置在第2插塞46上。在第2单芯片C2中，第2插塞46贯通衬底13，焊垫47设置在衬底13的表面S2侧。该焊垫47为第2焊垫的示例。
图4进而示出了在衬底13的表面S2侧形成在绝缘层14上的配线层20。配线层20例如为Al(铝)层等金属导电层。配线层20包含将第1单芯片C1内的焊垫47与第2单芯片C2内的焊垫47电连接的配线(路由选择(routing)配线)48。配线48为连接配线的示例，配线层20为金属层的示例。
本实施方式的配线层20不仅包含配线48，而且包含第1单芯片C1内的焊垫47及第2单芯片C2内的焊垫47。也就是说，本实施方式的这些焊垫47与配线48由相同的配线层20形成。由此，能够简单地形成这些焊垫47与配线48。此外，为了使说明容易理解，图4示出了焊垫47的上表面与配线48的上表面之间的阶差，但也可不设置这样的阶差。第1单芯片C1内的焊垫47、第2单芯片C2内的焊垫47、及配线48成为相互连续的配线层20。
第1单芯片C1内的焊垫47在将阵列晶圆W1及电路晶圆W2以单芯片为单位切断的情况下，用作第1单芯片C1的外部连接焊垫。另外，第2单芯片C2内的焊垫47在将阵列晶圆W1及电路晶圆W2以单芯片为单位切断的情况下，用作第2单芯片C2的外部连接焊垫。
另一方面，在将阵列晶圆W1及电路晶圆W2以双芯片为单位切断的情况下，仅第1单芯片C1内的焊垫47与第2单芯片C2内的焊垫47中的一焊垫47用作在第1及第2单芯片C1、C2共通的外部连接焊垫。在本实施方式中，仅第2单芯片C2内的焊垫47用作外部连接焊垫。
本实施方式的配线48是为了将阵列晶圆W1及电路晶圆W2以双芯片为单位切断的情况设置的。具体来说，向第2单芯片C2内的焊垫47的输入电流或输入电压不仅供给至第2单芯片C2内的电路，而且也经由配线48供给至第1单芯片C1内的电路。另一方面，向第2单芯片C2内的焊垫47的输出电流或输出电压不仅从第2单芯片C2内的电路供给，而且也经由配线48从第1单芯片C1内的电路供给。
图4进而示出了在衬底13的表面S2侧形成在配线层20上的钝化膜49。钝化膜49例如为氧化硅膜等绝缘膜。钝化膜49可在第1及第2单芯片C1、C2这两个单芯片的焊垫47上具有开口部P，也可仅在第1及第2单芯片C1、C2中的一单芯片的焊垫47上具有开口部P。在本实施方式中，由于仅第2单芯片C2内的焊垫47用作外部连接焊垫，所以仅在第2单芯片C2内的焊垫47上设置着开口部P。
图4的半导体装置还具备用来将第1单芯片C1与第2单芯片C2切断的切割线50。由于图4的第1单芯片C1与第2单芯片C2在X方向上相互相邻，所以该切割线50在Y方向上延伸。图4的半导体装置由于是将阵列晶圆W1及电路晶圆W2以双芯片为单位切断而制造，所以该切割线50不用于切断用而最终残留。
本实施方式的配线48以跨越该切割线50的方式形成，也就是说，形成在与该切割线50在Z方向上重叠的位置。因此，在将阵列晶圆W1及电路晶圆W2以单芯片为单位切断的情况下，通过将该切割线50切断，而将配线48切断。在本实施方式中，在将阵列晶圆W1及电路晶圆W2以单芯片为单位切断的情况下，由于无需使用配线48，所以即使将配线48如上所述那样切断，也不会产生问题。
在将图4的切割线50切断的情况下，在该切割线50上形成第1单芯片C1内的衬底13的端面。第1单芯片C1内的配线48从第1单芯片C1内的焊垫47延伸到该端面的正上方为止。因此，在将阵列晶圆W1及电路晶圆W2以单芯片为单位切断的情况下，第1单芯片C1内的配线48成为延伸到与衬底13的端面在Z方向上重叠的位置并电开路的形状。同样地，第2单芯片C2内的配线48也成为延伸到与衬底13的端面在Z方向上重叠的位置并电开路的形状。Z方向为第1方向的示例。
此外，本实施方式的双芯片C不具备除配线48以外的跨越图4的切割线50而将第1单芯片C1与第2单芯片C2电连接的配线。因此，即使将该切割线50切断，也不会将除配线48以外的配线切断。因此，本实施方式的第1单芯片C1与第2单芯片C2即使相互被切断，也能作为半导体芯片发挥功能。相反而言，以第1单芯片C1与第2单芯片C2即使相互被切断也能作为半导体芯片发挥功能的方式，在本实施方式中，不在该切割线50上设置除配线48以外的配线。
图5是表示作为第1实施方式的半导体装置的第1及第2例的俯视图。
图5(a)示出了具备相互被切断的第1及第2单芯片C1、C2的半导体装置，作为第1例。直线X1、X1'、X2、Y1、Y2表示成为切断对象的切割线50。如直线X1'所示，请留意第1单芯片C1与第2单芯片C2之间的切割线50被切断。
图5(b)示出了具备双芯片C、也就是相互不被切断的第1及第2单芯片C1、C2的半导体装置，作为第2例。直线X1、X2、Y1、Y2表示成为切断对象的切割线50。根据未示出直线X1'可知，请留意第1单芯片C1与第2单芯片C2之间的切割线50未被切断。
如图5(a)与图5(b)各自所示那样，第1单芯片C1具备以符号A～H所示的8个焊垫47，第2单芯片C2具备以符号A～H、X、Y所示的10个焊垫47。以下，将这些焊垫47适当地以“焊垫A”“焊垫B”“焊垫C”···的方式表述。
第1单芯片C1的各焊垫47与第2单芯片C2的相同符号的焊垫47对应。也就是说，第1单芯片C1的焊垫A～H分别与第2单芯片C2的焊垫A～H对应。因此，如图5(b)所示，第1单芯片C1的焊垫A、C、D、F、G、H分别通过配线48与第2单芯片C2的焊垫A、C、D、F、G、H电连接。另一方面，第1单芯片C1的焊垫B、E分别例外地通过配线48与第2单芯片C2的焊垫X、Y电连接。此外，在图5(a)中，这些配线48全部被切断。
图6是表示作为第1实施方式的半导体装置的第1及第2例的另一俯视图。
图6(a)与图5(a)的第1例对应。在图6(a)中，第2单芯片C2的焊垫A～H通过接合线61连接于半导体装置的内部或外部的未图示的端子。关于焊垫47的符号请参照图5(a)。
另外，第1单芯片C1的焊垫A、C、D、F、G、H分别通过接合线62连接于第2单芯片C2的焊垫A、C、D、F、G、H。由此，第1单芯片C1的焊垫A、C、D、F、G、H分别能够具有与第2单芯片C2的焊垫A、C、D、F、G、H相同的功能。
进而，第1单芯片C1的焊垫B、E与第2单芯片C2的焊垫B、E同样地，通过接合线63连接于半导体装置的内部或外部的未图示的端子。由此，第1单芯片C1的焊垫B、E分别能够具有与第2单芯片C2的焊垫B、E相同的功能。此外，不使用图6(a)的第2单芯片C2的焊垫X、Y。
图6(b)与图5(b)的第2例对应。在图6(b)中，第2单芯片C2的焊垫A～H、X、Y通过接合线61连接于半导体装置的内部或外部的未图示的端子。关于焊垫47的符号请参照图5(b)。
此处，在图6(b)中，第1单芯片C1的焊垫A、C、D、F、G、H分别通过配线48连接于第2单芯片C2的焊垫A、C、D、F、G、H。由此，第1单芯片C1的焊垫A、C、D、F、G、H分别能够具有与第2单芯片C2的焊垫A、C、D、F、G、H相同的功能。
进而，在图6(b)中，第1单芯片C1的焊垫B、E分别通过配线48连接于第2单芯片C2的焊垫X、Y。因此，与第2单芯片C2的焊垫B通过接合线61连接于半导体装置的内部或外部的未图示的端子同样地，第1单芯片C1的焊垫B也通过配线48、第2单芯片C2的焊垫X、以及焊垫X的接合线61而连接于半导体装置的内部或外部的未图示的端子。另外，与第2单芯片C2的焊垫E通过接合线61连接于半导体装置的内部或外部的未图示的端子同样地，第1单芯片C1的焊垫E也通过配线48、第2单芯片C2的焊垫Y、以及焊垫Y的接合线61而连接于半导体装置的内部或外部的未图示的端子。由此，第1单芯片C1的焊垫B、E分别能够具有与第2单芯片C2的焊垫B、E相同的功能。
此外，焊垫B、E的示例为芯片使能信号用焊垫47。芯片使能信号一般来说必须分别供给至第1单芯片C1与第2单芯片C2。因此，本实施方式的焊垫B、E以与焊垫A、C、D、F、G、H不同的形态安装。
这样，本实施方式的半导体装置可如第1例那样构成，也可如第2例那样构成。在第1例的情况下，在第1单芯片C1的焊垫47与第2单芯片C2的焊垫47这两个焊垫接合着接合线61、62、63。另一方面，在第2例的情况下，仅在第1单芯片C1的焊垫47与第2单芯片C2的焊垫47中的第2单芯片C2的焊垫47接合着接合线61。然而，在第2例的情况下，由于第1单芯片C1的焊垫47与第2单芯片C2的焊垫47通过配线48电连接，所以第2例的半导体装置能够与第1例的半导体装置同样地发挥功能。
根据第1及第2例，能够简单地制造具有1片单芯片的2倍存储容量的半导体装置。
图7是表示作为第1实施方式的半导体装置的第1及第2例的剖视图。
图7(a)表示图5(a)或图6(b)的第1例的变化例。图7(a)的半导体装置具备相互积层的4片第1单芯片C1。这些第1单芯片C1的焊垫47彼此通过接合线61相互连接。由此，能够简单地制造具有1片单芯片的4倍存储容量的半导体装置。
图7(b)表示图5(a)或图6(b)的第2例的变化例。图7(b)的半导体装置具备相互积层的4片双芯片C。在各双芯片C内，第1单芯片C1的焊垫47与第2单芯片C2的焊垫47通过配线48相互连接。进而，不同的双芯片C的第1单芯片C1的焊垫47彼此通过接合线61相互连接。由此，能够简单地制造具有1片单芯片的8倍存储容量的半导体装置。
图8是表示作为第1实施方式的半导体装置的第2例的另一俯视图。
图8更详细地示出了图5(b)等第2例，具体来说，示出了4个双芯片C。在本实施方式中，相同的双芯片C内的第1单芯片C1与第2单芯片C2之间的切割线50具有较细的宽度Δ1，双芯片C间的切割线50具有较粗的宽度Δ2。宽度Δ1为第1宽度的示例，宽度Δ2为第2宽度的示例。
图8的直线X1、X2、X3、Y1、Y2、Y3表示在第2例中成为切断对象的切割线50。在第2例中，具有宽度Δ1的切割线50不被切断，仅具有宽度Δ2的切割线50被切断。由于配线48以跨越具有宽度Δ1的切割线50、且不跨越具有宽度Δ2的切割线50的方式形成，所以在第2例的切割中配线48不被切断。
图9是表示作为第1实施方式的半导体装置的第1例的另一俯视图。
图9更详细地示出了图5(a)等第1例，具体来说，示出了4组第1及第2单芯片C1、C2。关于切割线50的宽度Δ1、Δ2，与第2例的情况同样地设定。
图9的直线X1、X1’、X2、X2’、X3、Y1、Y2、Y3表示在第1例中成为切断对象的切割线50。在第1例中，具有宽度Δ1的切割线50以及具有宽度Δ2的切割线50均被切断。因此，在第1例的切割中配线48被切断。
这样，在本实施方式中，相同的双芯片C内的第1单芯片C1与第2单芯片C2之间的切割线50具有较细的宽度Δ1。由此，能够缩小双芯片C的面积。
图10是用来说明第1实施方式的半导体装置的良率的俯视图。
图10(a)与图6(a)的第1例对应。在本实施方式中，将规定个数的存储单元作为1个区块处理，将存储单元阵列11内的存储单元以区块为单位处理。另外，在作为半导体装置制造多个单芯片的情况下，某一单芯片是否为良品芯片是通过该单芯片内的不良区块的个数是否为规定范围内来判定的。该规定范围为第1范围的示例。具体来说，如果某一单芯片内的不良区块的个数小于8个，那么判定该单芯片为良品芯片。另一方面，如果某一单芯片内的不良区块的个数为8个以上，那么判定该单芯片为不良芯片。
在图10(a)中，由于第1单芯片C1内的不良区块的个数为10个，所以判定第1单芯片C1为不良芯片。另一方面，由于第2单芯片C2内的不良区块的个数为2个，所以判定第2单芯片C2为良品芯片。
图10(b)与图6(b)的第2例对应。在图10(b)中，第1单芯片C1内的不良区块的个数为10个，第2单芯片C2内的不良区块的个数为2个。因此，如果采用与第1例相同的判定基准，那么判定第1单芯片C1为不良芯片，判定第2单芯片C2为良品芯片。
然而，在本实施方式中，双芯片C是否为良品芯片是通过双芯片C内的不良区块的每个单芯片的平均个数来判定的。例如，如果双芯片C内的不良区块的平均个数小于8个，那么判定双芯片C为良品芯片。另一方面，如果双芯片C内的不良区块的个数为8个以上，那么判定双芯片C为不良芯片。
在图10(b)中，双芯片C内的不良区块的每个单芯片的平均个数为6个(＝(10+2)÷2个)。因此，由于平均个数小于8个，所以判定双芯片C为良品芯片。此外，该判定基准也能换句话说为“判定双芯片C内的不良区块的合计个数(12个)是否为16个以上”。
这样，在本实施方式中，双芯片C是否为良品芯片是通过双芯片C内的不良区块的平均个数来判定的。由此，即使在将第1及第2单芯片C1、C2中的任一单芯片处理为不良芯片的情况下，也能够将双芯片C作为良品芯片处理。结果为，能够提高双芯片C的良率。
此外，半导体装置一般来说以将不良区块置换为被称为冗长区块的正常区块的方式进行动作。这种置换多由半导体装置内的控制器进行。在本实施方式的半导体装置为双芯片C的情况下，存在将第1及第2单芯片C1、C2中的一单芯片的不良区块置换为第1及第2单芯片C1、C2中的另一单芯片的冗长区块的情况。在本实施方式中，预先以能够进行这种单芯片间的置换的方式设计控制器。这种控制器例如安装在电路芯片2内。
图11～图16是表示第1实施方式的半导体装置的制造方法的剖视图，更详细地表示图3中所示的方法。
图11与图3同样地示出阵列晶圆W1与电路晶圆W2。该阵列晶圆W1已经具备第1插塞44，但尚不具备绝缘膜45、第2插塞46、焊垫47、配线48、钝化膜49。进而，衬底13具备阱13a及其它部分13b。
首先，利用机械压力及退火将阵列晶圆W1与电路晶圆W2贴合(图12)。接着，通过使衬底13薄膜化，而从衬底13将除阱13a以外的部分13b去除(图12)。
接着，在衬底13上形成绝缘层14，并通过RIE(Reactive Ion Etching，反应性离子蚀刻)形成贯通绝缘层14与衬底13的开口部H(图13)。结果为，第1插塞44在开口部H内露出。
接着，在开口部H的侧面形成绝缘膜45(图14)。接着，在第1插塞44、绝缘膜45、绝缘层14等的表面形成配线层20(图15)。结果为，配线层20形成在开口部H的侧面及底面以及绝缘层14的上表面。开口部H的侧面及底面的配线层20作为第2插塞46发挥功能。另一方面，绝缘层14的上表面的配线层20作为焊垫47发挥功能。
这样，在本方法中，第2插塞46与焊垫47均由配线层20形成。另外，本方法的第2插塞46并非形成在1个第1插塞44上，而是形成在多个第1插塞44上。但是，第2插塞46也可由除配线层20以外的层形成，也可仅形成在1个第1插塞44上。
接着，在衬底13的整个面，形成包含第1绝缘膜49a与第2绝缘膜49b的钝化膜49(图16)。接着，通过RIE形成贯通钝化膜49的开口部P(图16)。结果为，焊垫47在开口部P内露出。
之后，使衬底19薄膜化，将阵列晶圆W1及电路晶圆W2以单芯片为单位或以双芯片为单位切割。也可由该1组的阵列晶圆W1及电路晶圆W2制造单芯片与双芯片这两种。进而，也可在焊垫47接合着接合线。以这种方式制造本实施方式的半导体装置。
图17与图18是表示第1实施方式的半导体装置的制造方法的详细情况的剖视图。
图17示出了图15的详细情况。图17的配线层20不仅包含第2插塞46及焊垫47，而且包含配线48。这样，本实施方式的焊垫47与配线48均由配线层20形成。
图18示出了图16的详细情况。请留意配线层20包含由钝化膜49覆盖的配线48。在将阵列晶圆W1及电路晶圆W2以单芯片为单位切割的情况下，以将配线48切断的方式进行切割。另一方面，在将阵列晶圆W1及电路晶圆W2以双芯片为单位切割的情况下，以不将配线48切断的方式进行切割。
图19是表示第1实施方式的半导体装置的构成的电路图。图19示出了第1单芯片C1的构成，但第2单芯片C2也具有图19所示的构成。
如图19所示，第1单芯片C1在阵列芯片1内具备存储单元阵列11，在电路芯片2内具备I/O(Input/Output，输入/输出)控制电路71、逻辑控制电路72、状态寄存器73、地址寄存器74、指令寄存器75、控制电路76、就绪/忙碌电路77、电压产生器78、行解码器81、感测放大器82、数据寄存器83、及列解码器84。
I/O控制电路71经由数据线DQ0-0～DQ7-0与控制器(未图示)之间收发输入信号或输出信号。逻辑控制电路72接收芯片使能信号BCE-0、指令锁存使能信号CLE-0、地址锁存使能信号ALE-0、写入使能信号BWE-0、读出使能信号RE-0及BRE-0，根据这些信号对I/O控制电路71或控制电路76的动作进行控制。
状态寄存器73是为了存储读出动作、写入动作、删除动作等的状态，并将这些动作的完成通知给控制器而使用。地址寄存器74是为了存储I/O控制电路71从控制器接收到的地址信号而使用。指令寄存器75是为了存储I/O控制电路71从控制器接收到的指令信号而使用。
控制电路76根据指令寄存器75的指令信号，对状态寄存器73、就绪/忙碌电路77、电压产生器78、行解码器81、感测放大器82、数据寄存器83、及列解码器84进行控制，来进行读出动作、写入动作、删除动作等。
就绪/忙碌电路77根据控制电路76的动作条件，将就绪/忙碌信号RY/BBY-0发送到控制器。由此，能够通知控制电路76是能够受理指令还是不能受理指令。电压产生器78产生读出动作、写入动作、删除动作所需要的电压。
行解码器81对存储单元阵列11的字线WL施加电压。感测放大器82侦测读出到存储单元阵列11的位线BL的数据。数据寄存器83是为了存储来自I/O控制电路71或感测放大器82的数据而使用。列解码器84将列地址解码，并基于解码结果选择数据寄存器83内的锁存电路。行解码器81、感测放大器82、数据寄存器83、及列解码器84作为对于存储单元阵列11的读出动作、写入动作、删除动作的接口发挥功能。
以下，对本实施方式的第1单芯片C1、第2单芯片C2、及双芯片C的详细情况进行说明。
在本实施方式中，第1单芯片C1与第2单芯片C2具有相同容量，双芯片C具有各单芯片的2倍容量。双芯片C例如在需要相当于2个单芯片的容量的存储器时制造。
一般来说，由于单芯片与双芯片使用不同的掩模组来制造，所以制造单芯片与双芯片这两种芯片较为麻烦。然而，在本实施方式中，用来制造第1及第2单芯片C1、C2的阵列晶圆W1及电路晶圆W2能够设为与用来制造双芯片C的阵列晶圆W1及电路晶圆W2相同的结构。因此，本实施方式的第1及第2单芯片C1、C2与双芯片C能够使用相同的掩模组来制造。因此，根据本实施方式，能够有效率地制造第1及第2单芯片C1、C2与双芯片C。
一般来说，如果准备多个掩模组，那么半导体装置的制造成本增大，或制造半导体装置时的产量降低，或者妨碍半导体装置量产时的良率提高，这些成为问题。根据本实施方式，通过以所述方式制造第1及第2单芯片C1、C2与双芯片C，能够解决这些问题。
此外，在本实施方式中，制造了包含2个单芯片的芯片(双芯片)，但也可制造包含3个以上的单芯片的芯片。在该情况下，较理想的是将不同的单芯片的焊垫47彼此通过配线48电连接。
另外，本实施方式的焊垫47形成在衬底13的表面S2侧，但也可取而代之形成在衬底19的表面S4侧。另外，本实施方式的半导体装置利用2片晶圆(阵列晶圆W1及电路晶圆W2)来制造，但也可取而代之利用1片晶圆来制造。另外，本实施方式的半导体装置也可设为除半导体存储器以外的装置。
本实施方式的配线48与焊垫47同样地，形成在衬底13的表面S2侧。如果假设将配线48形成在衬底13的表面S1与衬底19的表面S3之间，那么存在配线48使其它配线的布局的自由度降低的可能性。因此，配线48较理想的是形成在衬底13的表面S2侧。另外，由于本实施方式的焊垫47与配线48由相同的配线层20形成，所以能够简单地形成焊垫47与配线48。
像以上那样，根据本实施方式，能够有效率地制造不同种类的半导体芯片、具体来说为第1及第2单芯片C1、C2与双芯片C。
图20是表示第1实施方式的半导体装置的第1变化例的结构的剖视图。
图20示出了与图4对应的剖视图。本变化例的配线层20不包含第1单芯片C1内的焊垫47或配线(路由选择配线)48。取而代之，本变化例的配线层35包含将第1单芯片C1内的配线与第2单芯片C2内的配线电连接的配线(路由选择配线)35a。根据本变化例，能够使配线48所承担的作用取而代之由配线35a承担。
此外，本变化例的路由选择配线设置在电路芯片2内，但也可取而代之设置在阵列芯片1内。
图21是表示第1实施方式的半导体装置的第2变化例的结构的剖视图。
图21示出了与图4或图20对应的剖视图。在本变化例中，配线层20不包含配线(路由选择配线)48，配线层35也不包含配线(路由选择配线)35a。在本变化例中，从第1单芯片C1内的焊垫47对第1单芯片C1内的电路供给电流或电压，从第2单芯片C2内的焊垫47对第2单芯片C2内的电路供给电流或电压。因此，本变化例的钝化膜49不仅在第2单芯片C2内的焊垫47上具有开口部P，而且在第1单芯片C1内的焊垫47上也具有开口部P。
本变化例的结构例如在切割前已判明将图21所示的第1单芯片C1与第2单芯片C2用作专用单芯片的情况下采用。但是，在虽已制造了图21所示的结构但之后决定将图21所示的结构用作双芯片C的情况下，也可将第1单芯片C1内的焊垫47与第2单芯片C2内的焊垫47通过接合线等电连接。
以上，对几个实施方式进行了说明，但这些实施方式只是作为示例而提出的，并非旨在限定发明的范围。本说明书中所说明的新颖的装置及方法能以其它各种方式实施。另外，能够对本说明书中所说明的装置及方法的方式，在不脱离发明主旨的范围内，进行各种省略、置换、变更。随附的权利要求书及与其均等的范围意图包含发明的范围或主旨中所包含的这种方式或变化例。
符号的说明
1 阵列芯片
2 电路芯片
11 存储单元阵列
12 绝缘层
13 衬底
14 绝缘层
15 层间绝缘膜
16 第1绝缘层
17 第2绝缘层
18 层间绝缘膜
19 衬底
20 配线层
21 阶梯结构部
22 接触插塞
23 字线配线层
24 接触插塞
25 源极侧选择栅极配线层
26 接触插塞
27 漏极侧选择栅极配线层
28 插塞
29 接触插塞
30 源极配线层
31 晶体管
32 栅极电极
33 插塞
34 配线层
35 配线层
35a 配线
36 通孔插塞
37 第2金属焊垫
41 第1金属焊垫
42 通孔插塞
43 配线层
44 第1插塞
45 绝缘膜
46 第2插塞
47 焊垫
48 配线
49 钝化膜
50 切割线
51 绝缘层
52 阻挡绝缘膜
53 电荷累积层
54 隧道绝缘膜
55 通道半导体层
56 核心绝缘膜
61、62、63 接合线
71 I/O控制电路
72 逻辑控制电路
73 状态寄存器
74 地址寄存器
75 指令寄存器
76 控制电路
77 就绪/忙碌电路
78 电压产生器
81 行解码器
82 感测放大器
83 数据寄存器
84 列解码器

Claims (14)

1.一种半导体装置，具备：
第1衬底，在表面具有第1区域与第2区域；
第1控制电路，在所述第1区域中设置在所述第1衬底上；
第1存储单元阵列，在所述第1区域中设置在所述第1控制电路的上方，且电连接于所述第1控制电路；
第1焊垫，在所述第1区域中设置在所述第1存储单元阵列的上方，且电连接于所述第1控制电路；
第2控制电路，在所述第2区域中设置在所述第1衬底上；
第2存储单元阵列，在所述第2区域中设置在所述第2控制电路的上方，且电连接于所述第2控制电路；
第2焊垫，在所述第2区域中设置在所述第2存储单元阵列的上方，且电连接于所述第2控制电路；以及
连接配线，设置在所述第1存储单元阵列及所述第2存储单元阵列的上方，将所述第1焊垫与所述第2焊垫电连接。
2.根据权利要求1所述的半导体装置，其中所述第1焊垫、所述第2焊垫、及所述连接配线为相互连续的金属层。
3.根据权利要求1所述的半导体装置，其还具备设置在所述第1存储单元阵列及所述第2存储单元阵列的上方的第2衬底。
4.根据权利要求3所述的半导体装置，其中所述第1焊垫、所述第2焊垫、及所述连接配线设置在所述第2衬底的上方。
5.根据权利要求1至4中任一项所述的半导体装置，其中所述第1及第2焊垫中的一焊垫为接合垫，另一焊垫并非接合垫。
6.一种半导体装置，具备：
第1衬底；
第1控制电路，设置在所述第1衬底的上方；
第1存储单元阵列，设置在所述第1衬底的上方，且电连接于所述第1控制电路；
第1焊垫，设置在所述第1存储单元阵列的上方，且电连接于所述第1控制电路；以及
连接配线，设置在所述第1存储单元阵列的上方，且一端电连接于所述第1焊垫，另一端延伸到在垂直于所述第1衬底的表面的第1方向上与所述第1衬底的端面重叠的位置并电开路。
7.根据权利要求6所述的半导体装置，其中所述第1焊垫及所述连接配线为相互连续的金属层。
8.一种半导体装置的制造方法，包含如下步骤：
在第1衬底的表面上的第1区域，在所述第1衬底上形成第1控制电路；
在所述第1区域，在所述第1控制电路的上方形成电连接于所述第1控制电路的第1存储单元阵列；
在所述第1区域，在所述第1存储单元阵列的上方形成电连接于所述第1控制电路的第1焊垫；
在所述第1衬底的表面上的第2区域，在所述第1衬底上形成第2控制电路；
在所述第2区域，在所述第2控制电路的上方形成电连接于所述第2控制电路的第2存储单元阵列；
在所述第2区域，在所述第2存储单元阵列的上方形成电连接于所述第2控制电路的第2焊垫；以及
形成将所述第1焊垫与所述第2焊垫电连接的连接配线。
9.根据权利要求8所述的半导体装置的制造方法，其中所述第1焊垫、所述第2焊垫、及所述连接配线为相互连续的金属层。
10.根据权利要求8所述的半导体装置的制造方法，其还包含如下步骤：通过以将所述连接配线切断的方式将包含所述半导体装置的晶圆切割，而制造包含所述第1控制电路、所述第1存储单元阵列、及所述第1焊垫的半导体装置、与包含所述第2控制电路、所述第2存储单元阵列、及所述第2焊垫的半导体装置。
11.根据权利要求8所述的半导体装置的制造方法，其还包含如下步骤：仅在所述第1及第2焊垫中的一焊垫接合着接合线。
12.根据权利要求11所述的半导体装置的制造方法，其中在所述第1及第2存储单元阵列中的一存储单元阵列的不良区块的个数处于第1范围内，所述第1及第2存储单元阵列中的另一存储单元阵列的不良区块的个数处于所述第1范围外，且所述第1及第2存储单元阵列的不良区块的平均个数处于所述第1范围内的情况下，将所述芯片作为良品芯片处理。
13.根据权利要求8至12中任一项所述的半导体装置的制造方法，其还包含如下步骤：在所述第1衬底形成具有第1宽度的第1切割线、及具有比所述第1宽度粗的第2宽度的第2切割线，
所述连接配线以跨越所述第1切割线的方式形成。
14.根据权利要求8至12中任一项所述的半导体装置的制造方法，其还包含如下步骤：
在所述第1衬底形成所述第1及第2存储单元阵列；
在第2衬底形成所述第1及第2控制电路；以及
通过将所述第1衬底与所述第2衬底介隔所述第1及第2存储单元阵列与所述第1及第2控制电路贴合，而在所述第1衬底的上方形成所述第1及第2存储单元阵列与所述第1及第2控制电路。
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