JP2023140439A - 半導体装置、ウェハおよびウェハの製造方法 - Google Patents

半導体装置、ウェハおよびウェハの製造方法 Download PDF

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Yasunori Iwashita
伸也 荒井
Shinya Arai
圭祐 中塚
Keisuke Nakatsuka
浩明 蘆立
Hiroaki Ashidate
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Abstract

【課題】貼合面および貼合面近傍の不具合を抑制することが可能な半導体装置、ウェハおよびウェハの製造方法を提供することである。【解決手段】実施形態の半導体装置は、第１積層体と、第１積層体と貼合された第２積層体を持つ。第１積層体は、第１積層体と第２積層体とが貼合された第１貼合面に設けられた第１パッドを持つ。第２積層体は、第１貼合面において第１パッドと接合される第２パッドを持つ。第１積層体から第２積層体に向かう方向を第１方向、第１方向と交差する方向を第２方向、第１方向及び第２方向と交差する方向を第３方向、第３方向における第１パッド、第２パッドの各寸法をＰＸ１，ＰＸ２、第２方向における第１パッド、第２パッドの各寸法をＰＹ１，ＰＹ２とする場合、第１パッド、第２パッドの各寸法が、下記式（１）、（２）の少なくとも一方を満足する。ＰＸ１＞ＰＹ１ ・・・（１）、ＰＹ２＞ＰＸ２ ・・・（２）【選択図】図３

Description

本発明の実施形態は、半導体装置、ウェハおよびウェハの製造方法に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０２１－１３６３２０号公報
本発明が解決しようとする課題は、貼合面および貼合面近傍の不具合を抑制することが可能な半導体装置、ウェハおよびウェハの製造方法を提供することである。
実施形態の半導体装置は、第１積層体と、第１積層体と貼合された第２積層体とを持つ。第１積層体は、第１配線と、第１パッドとを持つ。第１パッドは、第１積層体と第２積層体とが貼合された第１貼合面に設けられ、第１ビアを介して第１配線と電気的に接続される。第２積層体は、第２配線と、第２パッドを持つ。第２パッドは、第２ビアを介して第２配線と電気的に接続され、第１貼合面において第１パッドと接合される。第１積層体から第２積層体に向かう方向を第１方向とし、第１方向と交差する方向を第２方向とし、第１方向および第２方向と交差する方向を第３方向とし、第３方向における第１パッドの寸法をＰＸ１、第２方向における第１パッドの寸法をＰＹ１、第３方向における第２パッドの寸法をＰＸ２、第２方向における第２パッドの寸法をＰＹ２とする場合、第１パッドの寸法及び第２パッドの寸法が、下記式（１）、（２）の少なくとも一方を満足する。
ＰＸ１＞ＰＹ１ ・・・（１）
ＰＹ２＞ＰＸ２ ・・・（２）
第１実施形態の半導体装置およびメモリコントローラを示すブロック図。 第１実施形態の半導体装置のメモリセルアレイの一部の等価回路を示す図。 第１実施形態の半導体装置の一部を示す断面図。 第１実施形態の半導体記憶装置の柱状部の近傍を拡大した断面図。 第１実施形態の半導体装置の金属パッドの近傍を拡大した断面図。 第１実施形態の半導体装置の金属パッド３８の近傍を拡大した平面図。 第１実施形態の半導体装置の金属パッド４１の近傍を拡大した平面図。 第１実施形態の半導体装置１の製造方法を示す断面図。 第１実施形態の半導体装置１の製造方法を示す断面図。 第２実施形態のウェハＷの構造を示す概略斜視図。 図８のＦ－Ｆ線による断面図。 第２実施形態のウェハの貼合面Ｓの近傍を拡大した断面図。 第２実施形態の変形例のウェハの貼合面Ｓの近傍を拡大した断面図。 第２実施形態の製造方法を示す断面図。 ＭＡＧ補正を説明するための回路ウェハの平面図。 ＭＡＧ補正を説明するための回路ウェハの配線層１３６ｂの近傍を拡大した平面図。
以下、実施形態の半導体装置、ウェハおよびウェハの製造方法を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
本出願において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願において「平行」、「直交」、または「同一」とは、それぞれ「略平行」、「略直交」、または「略同一」である場合も含む。本出願において「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。ここでいう「Ａ方向」は任意の方向である。
先に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する基板１５の表面と略平行な方向である。Ｘ方向とＹ方向とは互いに直交する。Ｚ方向は、Ｘ方向及びＹ方向と直交し、基板１５から離れる方向である。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、Ｚ方向は「第１方向」、Ｙ方向は「第２方向」、Ｘ方向は「第３方向」の一例である。
以下で参照される図面において、例えば、Ｙ方向はビットラインＢＬの延伸方向に対応し、Ｚ方向は半導体装置１の形成に使用される基板１５の表面に対する鉛直方向に対応している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
また、以下で参照される図面において、平面図には、図を見易くするために一部の構成にハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の一部の構成要素の図示が適宜省略されている。
＜１＞第１実施形態
以下に、第１実施形態に係る半導体装置１について説明する。
＜１－１＞半導体装置１の全体構成
図１は、半導体装置１およびメモリコントローラ２を示すブロック図である。半導体装置１は、不揮発性の半導体装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。各ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに接続されている。メモリセルアレイ１０の詳細な構成については後述する。
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインのそれぞれに、所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。
以上で説明した半導体装置１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
＜１－２＞メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＴＲ３を含む。
各ストリングＳＴＲ０～ＳＴＲ３は、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ０～ＢＬｍ（ｍは１以上の整数）のいずれかに接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、第１選択トランジスタＳ１、及び第２選択トランジスタＳ２を含む。
複数のメモリセルトランジスタＭＴ０～ＭＴｎは、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及びメモリ積層膜（例えば電荷蓄積膜）を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、メモリ積層膜の状態を変化させる（例えば電荷蓄積膜に電荷を蓄積する）。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ０～ＷＬｎのいずれかに接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、いずれかのビットラインＢＬ０～ＢＬｍとの間に接続されている。第１選択トランジスタＳ１のドレインは、いずれかのビットラインＢＬ０～ＢＬｍに接続されている。第１選択トランジスタＳ１のソースは、メモリセルトランジスタＭＴｎに接続されている。各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１の制御ゲートは、いずれかの選択ゲートラインＳＧＤ０～ＳＧＤ３に接続されている。
第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０～ＳＧＤ３のいずれかに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
各ＮＡＮＤストリングスＮＳにおける第２選択トランジスタＳ２は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳ２のドレインは、メモリセルトランジスタＭＴ０に接続されている。第２選択トランジスタＳ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳ２は、所定の電圧が選択ゲートラインＳＧＳに印可された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
なお、メモリセルアレイ１０は、上記で説明した以外のその他の回路構成であってもよい。例えば、各ブロックＢＬＫが含む各ストリングＳＴＲの個数、各ＮＡＮＤストリングスＮＳが含むメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴＤ及びＳＴＳの個数は、変更されてもよい。また、ＮＡＮＤストリングスＮＳが１つ以上のダミートランジスタを含んでいてもよい。
＜１－３＞半導体装置の構造
以下に、本実施形態における半導体装置１の構造の一例について説明する。
尚、以下で参照される図面のうち、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図３は、第１実施形態の半導体装置の構造を示す断面図である。図３の半導体装置１は、回路チップ１００とアレイチップ２００が貼り合わされた３次元メモリである。回路チップ１００は「第１積層体」の例であり、アレイチップ２００は「第２積層体」の例である。
アレイチップ２００は、複数のメモリセルを含むメモリセルアレイ１０と、メモリセルアレイ１０上の絶縁膜５２と、メモリセルアレイ１０下の層間絶縁膜５４とを備えている。絶縁膜５２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜５４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路チップ１００は、アレイチップ２００下に設けられている。符号Ｓは、アレイチップ２００と回路チップ１００との貼合面を示す。貼合面Ｓは、第１貼合面の例である。回路チップ１００は、層間絶縁膜５３と、層間絶縁膜５３下の基板１５とを備えている。層間絶縁膜５３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。
アレイチップ２００は、メモリセルアレイ１０内の電極層として、複数のワードラインＷＬと、ソースラインＳＬとを備えている。図１は、メモリセルアレイ１０の階段構造部ＳＴを示している。各ワードラインＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワードラインＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビットラインＢＬと電気的に接続されており、かつソースラインＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいてもよい。
回路チップ１００は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられたソース拡散層（不図示）およびドレイン拡散層（不図示）とを備えている。回路チップ１００は、これらのトランジスタ３１のゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路チップ１００はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。配線層３６は例えば、Ｗ（タングステン）が例示できる。配線層３６は「第１配線」の例である。ビアプラグ３７は例えば、Ｃｕ（銅）またはＷ（タングステン）が例示できる。ビアプラグ３７は「第１ビア」の例である。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド３８は、「第１パッド」の例である。金属パッド３８の詳細については、後述する。回路チップ１００は、アレイチップ２００の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
回路チップ１００はさらに、トランジスタ３１の上方に設けられた少なくとも１以上のダミーパッド３８Ａを備えていてもよい。この場合のダミーパッド３８Ａは、金属パッド３８と同様に、貼合面Ｓに設けられているが、トランジスタ３１には電気的に接続されていない。
アレイチップ２００は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイチップ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３を備えている。金属パッド４１は、ビアプラグ４２を介して配線層４３と電気的に接続され、貼合面Ｓにおいて金属パッド３８と接合されている。配線層４３は例えば、Ｗ（タングステン）が例示できる。配線層４３は「第２配線」の例である。ビアプラグ４２は例えば、Ｃｕ（銅）またはＷ（タングステン）が例示できる。ビアプラグ４２は「第２ビア」の例である。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。金属パッド４１は、「第２パッド」の例である。金属パッド４１の詳細については、後述する。
アレイチップ２００はさらに、階段構造部ＳＴとＸ方向において隣り合う領域において、配線層４３の上方に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜５２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜５２上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、図１の半導体装置１の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
アレイチップ２００はさらに、ダミーパッド３８Ａ上にダミーパッド４１Ａを備えていてもよい。この場合のダミーパッド４１Ａは、金属パッド４１と同様に、貼合面Ｓに設けられているが、メモリセルアレイ１０には接続されていない。
図４は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図４に示すように、メモリセルアレイ１０は、層間絶縁膜５４（図１参照）上に交互に積層された複数のワードラインＷＬと複数の絶縁層６１とを備えている。ワードラインＷＬは、例えばＷ（タングステン）層である。絶縁層６１は、例えばシリコン酸化膜である。
柱状部ＣＬは、メモリ膜６０、半導体ボディ６５、およびコア６６を順に含んでいてよい。
コア６６は、Ｚ方向に延び、柱状である。コア６６は、例えば、シリコン酸化物を含む。コア６６は、半導体ボディ６５の内側にある。
半導体ボディ６５は、Ｚ方向に延びる。半導体ボディ６５は、底を有する筒状である。半導体ボディ６５は、コア６６の外側面を被覆する。半導体ボディ６５は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ６５は、第１選択トランジスタＳ１、メモリセルトランジスタＭＴ及び第２選択トランジスタＳ２のそれぞれのチャネルである。チャネルは、ソース側とドレイン側との間におけるキャリアの流路である。
メモリ膜６０は、Ｚ方向に延びる。メモリ膜６０は、半導体ボディ６５の外側面を被覆する。メモリ膜６０は、例えば、トンネル絶縁膜６４、電荷蓄積膜６３及びブロック絶縁膜６２含む。トンネル絶縁膜６４、電荷蓄積膜６３、ブロック絶縁膜６２の順に、半導体ボディ６５の近くにある。
トンネル絶縁膜６４は、電荷蓄積膜６３と半導体ボディ６５との間に位置する。トンネル絶縁膜６４は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜６４は、半導体ボディ６５と電荷蓄積膜６３との間の電位障壁である。
電荷蓄積膜６３は、それぞれのワードラインＷＬおよび絶縁層６１とトンネル絶縁膜６４との間に位置する。電荷蓄積膜６３は、例えばシリコン窒化物を含む。電荷蓄積層６３は、ポリシリコン層などの半導体層でもよい。電荷蓄積膜６３と複数のワードラインＷＬのそれぞれとが交差する部分は、それぞれトランジスタとして機能してもよい。電荷蓄積膜６３が複数のワードラインＷＬと交差する部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積部は、それぞれのワードラインＷＬと半導体ボディ６５との間にあり、周りを絶縁材料で囲まれている。
ブロック絶縁膜６２は、例えば、それぞれの絶縁層６１と電荷蓄積膜６３との間に位置する。ブロック絶縁膜６２は、例えばシリコン酸化物を含む。ブロック絶縁膜６２は、加工時に電荷蓄積膜６３をエッチングから保護する。
次に、第１実施形態の半導体装置１の金属パッド３８，４１の配置および寸法の詳細を説明する。
図５Ａは、第１実施形態の半導体装置１の金属パッド３８，４１の近傍を拡大した断面図である。図５Ｂは、第１実施形態の半導体装置１の金属パッド３８の近傍の平面図である。
図５Ａ、図５Ｂに示すように、Ｘ方向における金属パッドの寸法をＰＸ１、Ｙ方向における金属パッド３８の寸法をＰＹ１、Ｘ方向における金属パッド４１の寸法をＰＸ２、Ｙ方向における金属パッドの寸法をＰＹ２とする場合、半導体装置１の金属パッド３８，４１の各寸法は、下記式（１）、（２）の少なくとも一方を満足する。
ＰＸ１＞ＰＹ１ ・・・（１）
ＰＹ２＞ＰＸ２ ・・・（２）
第１実施形態の半導体装置１は、上述したように、回路チップ１００とアレイチップ２００が貼り合わされた３次元メモリである。その製造方法は、回路チップ１００とアレイチップ２００を別々に製造した後に、貼合面Ｓにて互いに貼り合せる。具体的には、複数の回路チップ１００を含む回路ウェハＷ１と複数のアレイチップ２００を含むアレイウェハＷ２とを貼り合せるが（図６、７参照）、その際、アレイウェハＷ２に反りが発生する頻度が高い。アレイウェハＷ２に反りが発生すると、アレイチップ２００の実際の位置と本来の位置との間でＸ方向または／およびＹ方向にズレが生じてしまう。このようなズレが生じると、金属パッド３８，４１同士の接触面積が不足してしまい、結果として貼合が不十分となるおそれがある。
そこで第１実施形態の半導体装置１では、金属パッド３８，４１の寸法が上記式（１）、（２）の少なくとも一方を満足する。すなわち、例えば、金属パッド３８において、上記式（１）を満たす（すなわち、金属パッド３８のＸ方向の寸法をＹ方向の寸法より大きくする）ことにより、金属パッド４１の位置が前記反りによってズレたとしても、金属パッド３８，４１同士の貼合面を安定して確保することができる。
なお、図５Ａ、図５Ｂは、金属パッド３８の寸法を調整した場合を示しているが、第１実施形態は当該例に限らない。例えば、図５Ｃに示すように、金属パッド４１の寸法を調整することで、貼合面の確保を図ってもよい。具体的には、図５Ｃに示すように、金属パッド４１において、上記式（２）を満たしておく（すなわち、Ｙ方向の寸法をＸ方向の寸法より大きくしておく）ことにより、金属パッド４１の位置が前記反りによってズレたとしても、金属パッド３８，４１同士の貼合面を安定して確保することができる。
金属パッド３８，４１同士の貼合面をより安定して確保するためには、上記式（１）、（２）をともに満たすことが好ましい。
第１実施形態の半導体装置１の金属パッド３８，４１の少なくとも一方は、Ｚ方向からの平面視で、略長方形であってもよい。金属パッド３８，４１のうち、一方が略長方形で他方が略正方形であってもよい。金属パッド３８，４１が、ともに略長方形であってもよい。
また、第１実施形態においては、金属パッド３８，４１同士の貼合面をより安定して確保する観点から、金属パッド３８，４１の寸法が、下記式（３）、（４）の少なくとも一方を満足することが好ましい。
ＰＸ１＞ＰＸ２ ・・・（３）
ＰＹ２＞ＰＹ１ ・・・（４）
金属パッド３８，４１の寸法において、ＰＸ２よりもＰＸ１を大きくすることで、回路チップ１００とアレイチップ２００との貼合不良をより回避することができる。同様に、ＰＹ１よりもＰＹ２を大きくすることで、回路チップ１００とアレイチップ２００との貼合不良をより回避することができる。
金属パッド３８，４１同士の貼合面をより安定して確保するためには、上記式（３）、（４）をともに満たすことが好ましい。
＜１－４＞半導体装置１の製造方法
図６および図７は、第１実施形態の半導体装置１の製造方法を示す断面図である。
図６は、複数のアレイチップ２００を含むアレイウェハＷ２と、複数の回路チップ１００を含む回路ウェハＷ１とを示している。アレイウェハＷ２は「メモリウェハ」とも呼ばれ、回路ウェハＷ１は「ＣＭＯＳウェハ」とも呼ばれる。回路ウェハＷ１は第１ウェハの例であり、アレイウェハＷ１は第２ウェハの例である。
図６のアレイウェハＷ２のＺ方向における向きは、図３のアレイチップ２００の向きとは逆である。本実施形態では、アレイウェハＷ２と回路ウェハＷ１とを貼り合わせることで半導体装置１を製造する。図６は、貼合のために向きを反転される前のアレイウェハＷ２を示しており、図３は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ２００を示している。
図６において、符号Ｓ２はアレイウェハＷ２の上面を示し、符号Ｓ１は回路ウェハＷ１の上面を示している。アレイウェハＷ２は、絶縁膜５２下に設けられた基板１６を備える。基板１６は例えば、シリコン基板などの半導体基板である。
本実施形態ではまず、図６に示すように、アレイウェハＷ２の基板１６上にメモリセルアレイ１０、絶縁膜５２、層間絶縁膜１３、階段構造部ＳＴ、複数の金属パッド４１、少なくとも１つ以上のダミーパッド４１Ａなどを形成する。例えば、基板１６上に複数のビアプラグ４５、複数の配線層４３、複数のビアプラグ４２、および複数の金属パッド４１が順に形成される。
また、図６に示すように、回路ウェハＷ１の基板１５上に層間絶縁膜５３、トランジスタ３１、複数の金属パッド３８、少なくとも１つ以上のダミーパッド３８Ａなどを形成する。例えば、基板１５上にコンタクトプラグ３３、複数の配線層３４、複数の配線層３５、複数の配線層３６、複数のビアプラグ３７、および複数の金属パッド３８が順に形成される。
次に、図７に示すように、アレイウェハＷ２と回路ウェハＷ１とを貼り合せる。アレイウェハＷ２と回路ウェハＷ１とは、機械的圧力により貼り合わせてよい。これにより、層間絶縁膜１３と層間絶縁膜５３とが接着される。
次に、貼合されたアレイウェハＷ２および回路ウェハＷ１を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８、ならびにダミーパッド４１Ａとダミーパッド３８Ａとが貼合面Ｓにおいて接合される。
その後、基板１６をＣＭＰ（Chemical Mechanical Polishing）により除去した後、アレイウェハＷ２および回路ウェハＷ１を複数のチップに切断する。このとき、基板１５をＣＭＰにより薄膜化してもよい。こうして、図３の半導体装置１が製造される。図３は、複数の金属パッド３８を含む回路チップ１００と、各金属パッド３８上に配置された金属パッド４１を含むアレイチップ２００とを示している。なお、図３において示される金属パッド４６とパッシベーション膜４７は例えば、基板１６（および基板１５の薄膜化）の除去の後に、絶縁膜５２上に形成される。
なお、本実施形態ではアレイウェハＷ２と回路ウェハＷ１とを貼り合わせているが、代わりにアレイウェハＷ２同士を貼り合わせてもよい。図３を参照して前述した内容は、アレイウェハＷ２同士の貼合にも適用可能である。
また、図３は、層間絶縁膜１３と層間絶縁膜５３との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面または金属パッド３８の側面の傾きを検出することで推定することができる。
なお、第１実施形態の半導体装置１は、複数のチップに切断された後の図３の状態であってもよいし、複数のチップに切断される前の図７の状態であってよい。図３は、チップの状態の半導体装置を示し、図７は、ウェハの状態の半導体装置を示している。第１実施形態では、１つのウェハ状の半導体装置（図７）から、複数のチップ状の半導体装置（図３）が製造される。
＜２＞第２実施形態
以下に、第２実施形態に係るウェハＷおよびその製造方法について説明する。
＜２－１＞ウェハＷの全体構成
第２実施形態に係るウェハＷを構成する半導体装置の全体構成としては、第１実施形態と同じである。すなわち、第２実施形態に係るウェハＷを構成する半導体装置は、不揮発性の半導体装置であり、例えばＮＡＮＤ型フラッシュメモリである。また、第２実施形態に係るウェハＷを構成する半導体装置は、例えば、第１実施形態とう同様に、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える（図１参照）。
＜２－２＞メモリセルアレイ１０の回路構成
第２実施形態に係るウェハＷを構成するメモリセルアレイ１０の電気的な構成については、第１実施形態と同様である。
なお、以下の第２実施形態の構成等の説明において、第１実施形態の構成と重複する説明は省略する。また、以下の説明において、第１実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付す。
＜２－３＞ウェハの構造
以下に、第２実施形態におけるウェハＷの構造の一例について説明する。
尚、以下で参照される図面のうち、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図８は、第２実施形態のウェハＷの構造を示す概略斜視図である。ウェハＷは、回路ウェハＷ３と、回路ウェハＷ３と貼合されたアレイウェハＷ４と、回路ウェハＷ３とアレイウェハＷ４との貼合面に設けられ、回路ウェハＷ３とアレイウェハＷ４とを電気的に接続する複数の金属パッド１３８ａ，１３８ｂ，１４１ａ，１４１ｂを備える。金属パッド１３８ａ，１３８ｂは「第３パッド」の例であり、金属パッド１４１ａ，１４１ｂは「第４パッド」の例である。
回路ウェハＷ３は、論理回路をそれぞれ有する複数の回路チップ１００Ａを含む。複数の回路チップ１００Ａは、図８に示すように、Ｘ－Ｙ面内（ウェハ板面内）において、Ｘ方向およびＹ方向に沿って配置される。あるいは、複数の回路チップ１００Ａは、Ｚ方向からの平面視で、ウェハ中心部より略放射状に設けられてもよい。また、図８では説明の便宜上、回路ウェハＷ３上に７つの回路チップ１００Ａが設けられている例を示しているが、本実施形態では、回路ウェハＷ３上の回路チップ１００Ａの個数はこれに限定されない。回路ウェハＷ３は「第３ウェハ」の例であり、回路チップ１００Ａは「第１ユニット」の例である。回路ウェハＷ３は「ＣＭＯＳウェハ」とも呼ばれる。
アレイウェハＷ４は、メモリセルアレイ１０をそれぞれ有する複数のアレイチップ２００Ａを含む。アレイチップ２００Ａは、回路チップ１００Ａに対応して設けられる。複数のアレイチップ２００Ａは、図８に示すように、Ｘ－Ｙ面内（ウェハ板面内）において、Ｘ方向およびＹ方向に沿って配置される。あるいは、複数のアレイチップ２００Ａは、Ｚ方向からの平面視で、ウェハ中心部より略放射状に設けられてもよい。また、図８では説明の便宜上、アレイウェハＷ４上に７つのアレイチップ２００Ａが設けられている例を示しているが、本実施形態では、アレイウェハＷ４上のアレイチップ２００Ａの個数はこれに限定されない。アレイウェハＷ４は「第４ウェハ」の例であり、アレイチップ２００Ａは「第２ユニット」の例である。アレイウェハＷ４は「メモリウェハ」とも呼ばれる。
図９は、図８のＦ－Ｆ線による断面図である。図９は、回路ウェハＷ３とアレイウェハＷ４が貼り合わされたウェハを示す。なお図９は、図８においてＸ方向に並ぶアレイチップ２００Ａ、ならびに回路チップ１００Ａを抜き出して示す。以下の説明では、図９に示すように、Ｘ方向に並ぶ複数のアレイチップ２００Ａのうち、ウェハの中心側（－Ｘ方向）のアレイチップ２００Ａをアレイチップ２００Ａ１とし、ウェハの端部側（＋Ｘ方向）のアレイチップ２００Ａをアレイチップ２００Ａ２と区別して説明する。また同様に、Ｘ方向に並ぶ複数の回路チップ１００Ａのうち、ウェハの中心側（－Ｘ方向）の回路チップ１００Ａを回路チップ１００Ａ１とし、ウェハの端部側（＋Ｘ方向）の回路チップ１００Ａを回路チップ１００Ａ２と区別して説明する。アレイチップ２００Ａ１は「第５ユニット」の例であり、アレイチップ２００Ａ２は「第６ユニット」の例である。回路チップ１００Ａ１は「第３ユニット」の例であり、回路チップ１００Ａ２は「第４ユニット」の例である。
なお、第２実施形態において、アレイチップ２００Ａ１とアレイチップ２００Ａ２は隣接していなくともよく、例えば、アレイチップ２００Ａ１とアレイチップ２００Ａ２との間に他のアレイチップが介在していてもよい。同様に、回路チップ１００Ａ１と回路チップ１００Ａ２は隣接していなくともよく、例えば、回路チップ１００Ａ１と回路チップ１００Ａ２との間に他の回路チップが介在していてもよい。
各アレイチップ２００Ａは、第１実施形態の半導体装置と同様に、複数のメモリセルを含むメモリセルアレイ１０と、メモリセルアレイ１０上の絶縁膜５２と、メモリセルアレイ１０下の層間絶縁膜５４とを備えている。絶縁膜５２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜５４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
各アレイチップ２００Ａの構成等は第１実施形態と同様であるため、以下、詳しい説明を省略する。
各回路チップ１００Ａは、アレイチップ２００Ａ下に設けられている。符号Ｓは、アレイチップ２００Ａと回路チップ１００Ａとの貼合面を示す。貼合面Ｓは、「第１貼合面」の例である。回路チップ１００は、第１実施形態の半導体装置と同様に、層間絶縁膜５３と、層間絶縁膜５３下の基板１５とを備えている。
各回路チップ１００Ａの構成等は、配線層１３６ａ，１３６ｂ、ビアプラグ１３７ａ，１３７ｂ、ならびに金属パッド１３８ａ，１３８ｂ以外は第１実施形態と同様である。そのため、以下では、配線層１３６ａ，１３６ｂ、ビアプラグ１３７ａ，１３７ｂ、ならびに金属パッド１３８ａ，１３８ｂ以外の構成の説明を省略する。
回路チップ１００Ａ１は、配線層３５上に設けられ、複数の配線を含む配線層１３６ａと配線層１３６ａ上に設けられたビアプラグ１３７ａと、これらのビアプラグ１３７ａ上に設けられた金属パッド１３８ａとを備えている。配線層１３６ａは例えば、Ｗ（タングステン）が例示できる。配線層１３６ａは「第３配線」の例である。ビアプラグ１３７ａは例えば、Ｃｕ（銅）またはＷ（タングステン）が例示できる。ビアプラグ１３７ａは「第３ビア」の例である。金属パッド１３８ａは例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド１３８ａは「第３パッド」の例である。回路チップ１００Ａ１は、アレイチップ２００Ａ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、第１実施形態と同様に、トランジスタ３１などにより構成されており、金属パッド１３８ａに電気的に接続されている。
回路チップ１００Ａ２は、配線層３５上に設けられ、複数の配線を含む配線層１３６ｂと配線層１３６ｂ上に設けられたビアプラグ１３７ｂと、これらのビアプラグ１３７ｂ上に設けられた金属パッド１３８ｂとを備えている。配線層１３６ｂは例えば、Ｗ（タングステン）が例示できる。配線層１３６ｂは「第３配線」の例である。ビアプラグ１３７ｂは例えば、Ｃｕ（銅）またはＷ（タングステン）が例示できる。ビアプラグ１３７ｂは「第３ビア」の例である。金属パッド１３８ｂは例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド１３８ｂは「第３パッド」の例である。回路チップ１００Ａ２は、アレイチップ２００Ａ２の動作を制御する制御回路（論理回路）として機能する。この制御回路は、第１実施形態と同様に、トランジスタ３１などにより構成されており、金属パッド１３８ｂに電気的に接続されている。
配線層１３６ａ，１３６ｂは、Ｚ方向において、論理回路と金属パッド１３８ａ，１３８ｂとの間に設けられており、論理回路と金属パッド１３８ａ，１３８ｂとを電気的に接続する。
ビアプラグ１３７ａ，１３７ｂは、配線層１３６ａ，１３６ｂ上に設けられる。また、ビアプラグ１３７ａ，１３７ｂによって、配線層１３６ａ，１３６ｂそれぞれと金属パッド１３８ａ，１３８ｂそれぞれが接続される。
金属パッド１３８ａ，１３８ｂは、回路ウェハＷ３とアレイウェハＷ４との貼合面Ｓに設けられる。また、金属パッド１３８ａ，１３８ｂにより、回路チップ１００Ａ１，１００Ａ２それぞれに含まれる論理回路と、アレイチップ２００Ａ１，２００Ａ２それぞれに含まれるメモリセルアレイ１０とが電気的に接続される。
各回路チップ１００Ａは、第１実施形態と同様に、トランジスタ３１の上方に設けられた少なくとも１以上のダミーパッド３８Ａを備えていてもよい。この場合のダミーパッド３８Ａは、金属パッド３８と同様に、貼合面Ｓに設けられているが、トランジスタ３１には電気的に接続されていない。
次に、第２実施形態のウェハＷにおける、配線層１３６ａ，１３６ｂと、ビアプラグ１３７ａ，１３７ｂとの配置関係について説明する。
図１０Ａは、回路チップ１００Ａ１，Ａ２それぞれにおける貼合面Ｓ近傍の構造を示す断面図である。
図１０Ａに示すように、第２実施形態のウェハＷにおいては、配線層１３６ａ，ｂ上でのビアプラグ１３７ａ，ｂのＸ方向における相対位置が、回路チップ１００Ａ１と回路チップ１００Ａ２とで異なる。すなわち、回路チップ１００Ａ１に含まれる配線層１３６ａ上でのビアプラグ１３７ａのＸ方向における位置と、回路チップ１００Ａ２に含まれる配線層１３６ｂ上でのビアプラグ１３７ｂのＸ方向における位置とが異なる。なお、図１０Ａでは、Ｘ方向にならぶ回路チップ１００Ａ１と回路チップ１００Ａ２を示しているが、本実施形態では、Ｙ方向にならぶ回路チップ同士でも適用される。すなわち、第２実施形態のウェハＷにおいては、回路チップに含まれる配線層上でのビアプラグのＹ方向における相対位置が、Ｙ方向にならぶ回路チップ間で異なってもよい。当然ながら、Ｘ方向もしくはＹ方向から一定の角度を持った方向に並ぶ回路チップの場合でも、同様である。
第２実施形態のウェハＷは、回路ウェハＷ３とアレイウェハＷ４が貼り合わされたウェハである。その製造方法は、回路ウェハＷ３とアレイウェハＷ４を別々に製造した後に、貼合面Ｓにて互いに貼り合せる。具体的には、複数の回路チップ１００Ａ（例えば、回路チップ１００Ａ１，１００Ａ２）を含む回路ウェハＷ３と、複数のアレイチップ２００Ａ（例えば、アレイチップ２００Ａ１，２００Ａ２）を含むアレイウェハＷ４とを貼り合せるが（図１１参照）、その際、アレイウェハＷ４に反りが発生する頻度が高い。この反りは、特にウェハの端部側で発生しやすい。
具体的には、アレイウェハＷ４は、ワードラインＷＬの延伸方向（つまりＸ方向）においてはアレイウェハＷ４の中心方向へ向かって反り、ワードラインＷＬの延伸方向と直交する方向（つまりＹ方向）においては外周方向に向かって反る。このような反りが発生したアレイウェハＷ４と回路ウェハＷ３を貼合しようとすると、図１２に示すように、見掛け上、回路ウェハＷ３上の金属パッドの位置と、対応するアレイウェハＷ４上の金属パッドの位置とがズレてしまう。図１２の矢印は、上記アレイウェハＷ４の反りに伴い、回路ウェハＷ３上に設けられた金属パッドが、アレイウェハＷ４上の金属パッドに対してズレる方向を示す。回路ウェハＷ３上の金属パッドのズレ量は、外周に向かうほど大きくなる。
このように、アレイウェハＷ４にＸ方向およびＹ方向に反りが発生すると、ウェハの端部側に設けられたアレイチップ１００Ａ２の実際の位置と本来の位置との間でＸ方向または／およびＹ方向にズレが生じてしまう。このようなズレが生じると、金属パッド１３８ｂ，１４１ｂ同士の接触面積が不足してしまい、結果として貼合が不十分となるおそれがある。
そこで第２実施形態のウェハＷでは、アレイウェハＷ４のＸ方向およびＹ方向それぞれの反り量を見越して、回路チップ１００Ａのビアプラグ１３７ｂの位置について、いわゆる「ＭＡＧ補正」を行う。このビアプラグ１３７ｂ上に金属パッド１３８ｂを形成する際、金属パッド１３８ｂの位置を、ビアプラグ１３７ｂの位置に基づいて補正（「ＭＡＧ補正」ではなく、Ｘ方向およびＹ方向に位置によらない所定のシフト量だけ移動させるシフト補正や、基板中心を回転中心として所定の角度だけ回転させる回転補正）することで、金属パッド１３８ｂの位置は、アレイウェハＷ４のＸ方向およびＹ方向それぞれの反り量を見越したものとなる。この結果、金属パッド１３８ｂ，１４１ｂ同士の貼合不良を防止することができる。
回路チップ１００Ａの内、ウェハ中心側に位置する回路チップ１００Ａ１においては、アレイウェハＷ４の反りが無い（もしくは少ない）ため、金属パッド１３８ａ，１４１ａ同士の接触不良はほとんど生じない。しかし、ウェハのＸ方向およびＹ方向それぞれの端部側に位置する回路チップ１００Ａ２においては、上記のとおり、金属パッド１３８ｂと金属パッド１４１ｂの間でＸ方向およびＹ方向にズレが生じる。そこで第２実施形態では、回路ウェハＷ３の製造段階で、アレイウェハＷ４のＸ方向およびＹ方向それぞれの反り量を予め見越して、回路チップ１００Ａ１のビアプラグ１３７ｂに対し、ＭＡＧ補正を施す。具体的には、アレイウェハＷ４は、Ｘ方向においてはアレイウェハＷ４の中心方向（図１０Ａでいう－Ｘ方向）へ向かって反るため、対応するアレイチップ２００Ａ２の金属パッド１４１ａの位置も中心方向（－Ｘ方向）へズレる。そのため、ビアプラグ１３７ｂに対するＭＡＧ補正では、回路チップのビアプラグ１３７ｂのＸ方向の位置がアレイウェハＷ４の中心方向（図１０Ａでいう－Ｘ方向）へ変更される。一方、Ｙ方向においては、アレイウェハＷ４は外周方向へ向かって反るため、対応するアレイチップ２００Ａ２の金属パッド１４１ａの位置も外周方向へズレる。そのため、ビアプラグ１３７ｂに対するＭＡＧ補正では、回路チップのビアプラグ１３７ｂのＹ方向の位置がアレイウェハＷ４の外周方向（Ｙ方向）へ変更される。
図１３は、ビアプラグ１３７ｂに対するＭＡＧ補正を説明するための回路ウェハの配線層１３６ｂおよびビアプラグ１３７ｂの近傍を拡大した平面図である。上記のとおり、Ｙ方向においては、アレイチップ２００Ａ２の位置（つまりビアプラグ４２の位置）は、アレイウェハＷ４の反りに伴い、Ｙ方向（外周側）へズレる。そのため、図１３に示すように、対応するビアプラグ１３７ｂのＹ方向の位置は、アレイウェハＷ４のＹ方向の反り量の見込み量だけ、外周方向（Ｙ方向）へ変更される。ビアプラグ１３７ｂのＸ方向の位置についても同様に変更される。
そして、このＭＡＧ補正によって位置が調整されたビアプラグ１３７ｂに対応するように金属パッド１３８ｂが形成されるため、結果として、金属パッド１３８ｂ，１４１ｂ同士の接触面積が十分に確保され、貼合不良を防止できる。
ただし、配線層１３６ｂの寸法が従来の寸法ままであると、ＭＡＧ補正によってビアプラグ１３７ｂの位置が調整される際、配線層１３６ｂとの本来の位置関係がズレてしまい、結果としてビアプラグ１３７ｂと配線層１３６ｂとの接触不良を引き起こしてしまう。
そこで第２実施形態のウェハＷでは、アレイウェハＷ４のＸ方向およびＹ方向それぞれの反り量（すなわち、ＭＡＧ補正により調整されるビアプラグ１３７ｂの移動方向および移動量）を見越して、回路チップ１００Ａ２の配線層１３６ｂの寸法が調整される。具体的には、図１０Ａに示すように、例えば、アレイウェハＷ４のＸ方向の反りの場合、上述したように、ビアプラグ１３７ｂはビアプラグ４２の位置と合致するようウェハ中心側（－Ｘ方向）へ移動されるが、このビアプラグ１３７ｂの移動量と同じ量もしくはそれ以上の量の分、配線層１３６ｂの－Ｘ方向の寸法を大きくする。すなわち、ビアプラグ１３７ｂが－Ｘ方向へ移動する場合は、配線層１３６ｂの－Ｘ方向の寸法が大きくされる。一方、アレイウェハＷ４のＹ方向の反りの場合、ビアプラグ１３７ｂは外周側へ移動する補正が施されるため、配線層１３６ｂのＹ方向の寸法が大きくされる。
上記のような構成を採用したウェハＷでは、図１０Ａに示すように、配線層１３６ａ上でのビアプラグ１３７ａのＸ方向もしくはＹ方向（図１０ＡではＸ方向）における位置と、配線層１３６ｂ上でのビアプラグ１３７ｂのＸ方向もしくはＹ方向（図１０ＡではＸ方向）における位置とが異なる。つまり、配線層１３６ａ，ｂ上でのビアプラグ１３７ａ，ｂのＸ方向もしくはＹ方向（図１０ＡではＸ方向）における相対位置が、回路チップ１００Ａ１と回路チップ１００Ａ２とで異なる。換言するに、回路ウェハＷ３の面内において、ウェハ中心側の配線層１３６ａとビアプラグ１３７ａとの相対位置と、ウェハの端部側の配線層１３６ｂとビアプラグ１３７ｂとの相対位置とが異なる。
上記のように、第２実施形態では、アレイウェハＷ４の反りの生じる端部側の回路チップ（例えば回路チップ１００Ａ２）にはＭＡＧ補正が施される。よって、対応するビアプラグ（ビアプラグ１３７ｂ）は、ＭＡＧ補正が施されていない回路チップ（例えば、回路チップ１００Ａ１）とは、配置される位置が異なる。例えば、図１０Ａに示すように、ＭＡＧ補正が施されていない回路チップ１００Ａ１の場合は、配線層１３６ａのＸ方向の中心とビアプラグ１３７ａの中心軸とが略一致している一方、ＭＡＧ補正が施された回路チップ１００Ａ２の場合は、配線層１３６ｂのＸ方向の中心とビアプラグ１３７ｂの中心軸とが異なる。すなわち、第２実施形態のウェハＷは、同一ウェハ面内で、配線層１３６とビアプラグ１３７との位置関係が異なることが特徴である。
なお、第２実施形態においては、ビアプラグ１３７ｂおよびビアプラグ４２は、Ｚ方向からの平面視で、重なる位置に設けられてもよい。これにより、ウェハ内の各要素の集積をより高めるとともに、貼合面Ｓ近傍の不具合をより抑制することができる。
また、第２実施形態においては、金属パッド１３８ｂと金属パッド１４１ｂとの接触面積が、金属パッド１３８ｂと金属パッド１４１ｂの貼合面Ｓにおける面積と、略同一であってもよい。すなわち、金属パッド１３８ｂと金属パッド１４１ｂとが、Ｚ方向からの平面視でＸ方向および／またはＹ方向にズレることなく貼合されていることが好ましい。
＜２－４＞第２実施形態の変形例
以下に、第２実施形態の変形例について説明する。なお、本変形例における回路チップ２００Ａの構成等は第１実施形態と同様であるため、以下、詳しい説明を省略する。
上記の第２実施形態は、図１０Ａに示すように、回路チップ１００Ａ２に施したＭＡＧ補正に伴い配線層１３６ｂの寸法が調整された場合であったが、本変形例では、アレイチップ２００Ａ２に対し、同様の措置が施される。すなわち、アレイチップ２００Ａ２のビアプラグ１４２ｂの位置について、いわゆる「ＭＡＧ補正」を行う。このビアプラグ１４２ｂ上に金属パッド１４１ｂを形成する際、金属パッド１４１ｂの位置を、ビアプラグ１４２ｂの位置に基づいて補正（「ＭＡＧ補正」ではなく、Ｘ方向およびＹ方向に位置によらない所定のシフト量だけ移動させるシフト補正や、基板中心を回転中心として所定の角度だけ回転させる回転補正）することで、金属パッド１４１ｂの位置は、回路ウェハＷ３のＸ方向およびＹ方向それぞれの反り量を見越したものとなる。この結果、金属パッド１３８ｂ，１４１ｂ同士の貼合不良を防止することができる。
以下、本変形例における、配線層１４３ａ，１４３ｂと、ビアプラグ１４２ａ，１４２ｂとの配置関係について説明する。
図１０Ｂは、アレイチップ２００Ａ１，Ａ２それぞれにおける貼合面Ｓ近傍の構造を示す断面図である。
図１０Ｂに示すように、本変形例においては、配線層１４３ａ，ｂ上でのビアプラグ１４２ａ，ｂのＸ方向における相対位置が、アレイチップ２００Ａ１とアレイチップ２００Ａ２とで異なる。すなわち、アレイチップ２００Ａ１に含まれる配線層１４３ａ下でのビアプラグ１４２ａのＸ方向における位置と、アレイチップ２００Ａ２に含まれる配線層１４３ｂ下でのビアプラグ１４２ｂのＸ方向における位置とが異なる。配線層１４３ａ，１４３ｂは「第４配線」の例である。ビアプラグ１４２ａ，１４２ｂは「第４ビア」の例である。なお、図１０Ｂでは、アレイチップ２００Ａ１とアレイチップ２００Ａ２がＸ方向にならぶ場合を示しているが、本変形例では、Ｙ方向にならぶアレイチップ同士でも適用される。すなわち、本変形例においては、アレイチップに含まれる配線層上でのビアプラグのＹ方向における相対位置が、Ｙ方向にならぶアレイチップ間で異なってもよい。
本変形例においても、第２実施形態と同様に、ＭＡＧ補正が施されるが、補正の対象が、アレイチップ２００Ａ２である点で第２実施形態と異なる。具体的には、図１０Ｂに示すように、例えば、回路ウェハＷ３のＸ方向の反りの場合、ビアプラグ１４２ｂはビアプラグ３７の位置と合致するようウェハ中心側（－Ｘ方向）移動されるが、このビアプラグ１４２ｂの移動量と同じ量もしくはそれ以上の量の分、配線層１４３ｂの－Ｘ方向の寸法を大きくする。すなわち、ビアプラグ１４２ｂが－Ｘ方向へ移動する場合は、配線層１４３ｂの－Ｘ方向の寸法が大きくされる。一方、回路ウェハＷ３のＹ方向の反りの場合、ビアプラグ１４２ｂは外周側へ移動する補正が施されるため、配線層１４３ｂのＹ方向の寸法が大きくされる。
上記のような構成を採用した場合、図１０Ｂに示すように、配線層１４３ａ下でのビアプラグ１４２ａのＸ方向もしくはＹ方向（図１０ＢではＸ方向）における位置と、配線層１４３ｂ下でのビアプラグ１４２ｂのＸ方向もしくはＹ方向（図１０ＢではＸ方向）における位置とが異なる。つまり、配線層１４３ａ，ｂ上でのビアプラグ１４２ａ，ｂのＸ方向もしくはＹ方向（図１０ＢではＸ方向）における相対位置が、アレイチップ２００Ａ１とアレイチップ２００Ａ２とで異なる。換言するに、アレイウェハＷ４の面内において、ウェハ中心側の配線層１４３ａとビアプラグ１４２ａとの相対位置と、ウェハの端部側の配線層１４３ｂとビアプラグ１４２ｂとの相対位置とが異なる。
上記のように、本変形例では、回路ウェハＷ３の反りの生じる端部側のアレイチップ（例えばアレイチップ２００Ａ２）にはＭＡＧ補正が施される。よって、対応するビアプラグ（ビアプラグ１４２ｂ）は、ＭＡＧ補正が施されていないアレイチップ（例えば、アレイチップ２００Ａ１）とは、配置される位置が異なる。例えば、図１０Ｂに示すように、ＭＡＧ補正が施されていないアレイチップ２００Ａ１の場合は、配線層１４３ａのＸ方向の中心とビアプラグ１４２ａの中心軸とが略一致している一方、ＭＡＧ補正が施されたアレイチップ２００Ａ２の場合は、配線層１４３ｂのＸ方向の中心とビアプラグ１４２ｂの中心軸とが異なる。すなわち、本変形例は、同一ウェハ面内で、配線層１４３とビアプラグ１４２との位置関係が異なることが特徴である。
なお、第２実施形態およびその変形例の構成は、図９、図１０Ａ，Ｂに示すような複数の回路チップ１００Ａならびに複数のアレイチップ２００ＡがＸ方向にならぶ場合に限らず、Ｙ方向にならぶ場合も適用可能である。
＜２－５＞ウェハＷの製造方法
図１１は、第２実施形態のウェハＷの製造方法を示す断面図である。
図１１は、複数のアレイチップ２００Ａを含むアレイウェハＷ４と、複数の回路チップ１００Ａを含む回路ウェハＷ３とを示している。
図１１のアレイウェハＷ４のＺ方向における向きは、図９のアレイチップ２００の向きとは逆である。第２実施形態では、アレイウェハＷ４と回路ウェハＷ３とを貼り合わせることでウェハＷを製造する。図１１は、貼合のために向きを反転される前のアレイウェハＷ４を示しており、図９は、貼合のために向きを反転されて貼合された後のアレイウェハＷ４を示している。
図１１において、符号Ｓ２はアレイウェハＷ４の上面を示し、符号Ｓ１は回路ウェハＷ３の上面を示している。アレイウェハＷ４は、絶縁膜５２下に設けられた基板１６を備える。基板１６は例えば、シリコン基板などの半導体基板である。
本実施形態ではまず、図１１に示すように、アレイウェハＷ２の基板１６上にメモリセルアレイ１０、絶縁膜５２、層間絶縁膜１３、階段構造部ＳＴ、複数の金属パッド１４１（金属パッド１４１ａ，１４１ｂ）を形成する。メモリセルアレイ１０を形成する際は、例えば、後述する回路チップ１００Ａに対応する複数の領域それぞれに対応するアレイチップ２００Ａに対応する複数の領域のそれぞれで、基板１６上にメモリセルアレイ１０を形成する。なお、ここでいう「回路チップ１００Ａに対応する領域」は「第１領域」の例であり、「アレイチップ２００Ａに対応する領域」は「第２領域」の例である。また、例えば、基板１６上に複数のビアプラグ４５、複数の配線層４３、複数のビアプラグ４２、および複数の金属パッド１４１が順に形成される。基板１６は「第４ウェハ」の例である。
また、図１１に示すように、回路ウェハＷ３の基板１５上に層間絶縁膜５３、トランジスタ３１、複数の金属パッド１３８ａ，１３８ｂ、少なくとも１つ以上のダミーパッド３８Ａなどを形成する。例えば、基板１５上にコンタクトプラグ３３、複数の配線層３４、複数の配線層３５、複数の配線層１３６ａ，１３６ｂ、複数のビアプラグ１３７ａ，１３７ｂ、および複数の金属パッド１３８ａ，１３８ｂが順に形成される。基板１６は「第３ウェハ」の例である。
第２実施形態の製造方法においては、複数の配線層１３６ａ，１３６ｂ上に複数のビアプラグ１３７ａ，１３７ｂをそれぞれ形成する際、回路ウェハＷ３の端部側に対応するビアプラグ１３７ｂを、アレイチップ２００Ａ２側のビアプラグ４２の位置とＺ方向において一致するように配置する。この時の「ビアプラグ４２の位置」とは、金属パッド１３８ａ，１３８ｂそれぞれと金属パッド１４１ａ，１４１ｂそれぞれとを貼合する際のＺ方向における位置である。すなわち、複数の配線層１３６ａ，１３６ｂ上に複数のビアプラグ１３７ａ，１３７ｂをそれぞれ形成する際に、上記で説明した所謂「ＭＡＧ補正」を実施する。より具体的には、配線層１３６ｂ上でのビアプラグ１３７ｂの位置を、Ｘ方向については、回路ウェハＷ３の中心に近づく向きに変更し、Ｙ方向については、回路ウェハＷ３の中心から離れる向きに変更する補正をしてからビアプラグ１３７ｂを形成する。これにより、回路ウェハＷ３とアレイウェハＷ４を貼合させた際、回路チップ１００Ａ２におけるビアプラグ１３７ｂとアレイチップ２００Ａ２におけるビアプラグ４２のＺ方向における位置を合わせることができる。
その後、回路ウェハＷ３とアレイウェハＷ４とを貼り合せる。回路ウェハＷ３とアレイウェハＷ４とは、機械的圧力により貼り合わせてよい。これにより、層間絶縁膜１３と層間絶縁膜５３とが接着される。
次に、貼合された回路ウェハＷ３とアレイウェハＷ４を例えば４００℃でアニールする。これにより、金属パッド１４１ａと金属パッド１３８ａ、ならびに金属パッド１４１ｂと金属パッド１３８ｂとが貼合面Ｓにおいて接合される。
また、図９は、層間絶縁膜１３と層間絶縁膜５３との境界面や、金属パッド１４１ａと金属パッド１３８ａとの境界面などを示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド１４１ａの側面または金属パッド１ａ３８の側面の傾きを検出することで推定することができる。
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、メモリ積層膜は、分極の方向によりデータを記憶するFeFET（Ferroelectric FET）メモリに含まれる強誘電体膜であってもよい。強誘電体膜は、例えば、ハフニウム酸化物で形成される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、１５、１６…基板、３２…ゲート電極、３３…コンタクトプラグ、３４、３５、３６、４３、１３６ａ、１３６ｂ、１４３ａ、１４３ｂ…配線層、３７、４２、１３７ａ、１３７ｂ、１４２ａ、１４２ｂ…ビアプラグ、３８、４１、１３８ａ、１３８ｂ、１４１ａ、１４１ｂ…金属パッド、３８Ａ…ダミーパッド、５２…絶縁膜、５４…層間絶縁膜、６１…絶縁層、６０…メモリ膜、６５…半導体ボディ、６６…コア、ＢＬ…ビットライン、ＢＬＫ…ブロック、ＣＬ…柱状部、Ｓ…貼合面、ＳＬ…ソースライン、ＳＴＲ…ストリング、Ｗ…ウェハ、Ｗ１、Ｗ３…回路ウェハ、Ｗ２、Ｗ４…アレイウェハ、ＷＬ…ワードライン、１００、１００Ａ、１００Ａ１、１００Ａ２…回路チップ、２００、２００Ａ、２００Ａ１、２００Ａ２…アレイチップ

Claims (8)

  1. 第１積層体と、
    前記第１積層体と貼合された第２積層体とを備え、
    前記第１積層体は、
    第１配線と、
    前記第１積層体と前記第２積層体とが貼合された第１貼合面に設けられ、第１ビアを介して前記第１配線と電気的に接続された第１パッドとを有し、
    前記第２積層体は、
    第２配線と、
    第２ビアを介して前記第２配線と電気的に接続され、前記第１貼合面において前記第１パッドと接合された第２パッドとを有し、
    前記第１積層体から前記第２積層体に向かう方向を第１方向とし、前記第１方向と交差する方向を第２方向とし、前記第１方向および前記第２方向と交差する方向を第３方向とし、
    前記第３方向における前記第１パッドの寸法をＰＸ１、前記第２方向における前記第１パッドの寸法をＰＹ１、前記第３方向における前記第２パッドの寸法をＰＸ２、前記第２方向における前記第２パッドの寸法をＰＹ２とする場合、
    前記第１パッドの寸法及び前記第２パッドの寸法が、下記式（１）、（２）の少なくとも一方を満足する、
    半導体装置。
    ＰＸ１＞ＰＹ１ ・・・（１）
    ＰＹ２＞ＰＸ２ ・・・（２）
  2. 前記第１パッドおよび前記第２パッドの少なくとも一方は、前記第１方向からの平面視で、略長方形である、
    請求項１に記載の半導体装置。
  3. 前記第１パッドの寸法及び前記第２パッドの寸法が、下記式（３）、（４）の少なくとも一方を満足する、
    請求項１または２に記載の半導体装置。
    ＰＸ１＞ＰＸ２ ・・・（３）
    ＰＹ２＞ＰＹ１ ・・・（４）
  4. 前記第１積層体は、さらに、
    基板と、
    前記基板上に設けられた論理回路と、
    前記論理回路の上方に配置され、前記第１貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第１ダミーパッドと、
    を備え、
    前記第２積層体は、さらに、
    前記複数の第１ダミーパッド上に設けられた複数の第２ダミーパッドと、
    前記複数の第２ダミーパッドの上方に設けられたメモリセルアレイと、
    を備え、
    前記複数の第１ダミーパッドおよび前記複数の第２ダミーパッドは、前記第１方向からの平面視で、略正方形である、
    請求項１～３の何れか一項に記載の半導体装置。
  5. 論理回路をそれぞれ有する複数の第１ユニットを含む第３ウェハと、
    前記複数の第１ユニットに対応して設けられ、メモリセルアレイをそれぞれ有する複数の第２ユニットを含み、前記第３ウェハと貼合された第４ウェハと、
    前記第３ウェハと前記第４ウェハとの第１貼合面に設けられ、前記複数の第１ユニットのそれぞれに含まれる前記論理回路と、前記複数の第２ユニットのそれぞれに含まれる前記メモリセルアレイのそれぞれとを電気的に接続する複数の第３パッドと、
    を備え、
    前記複数の第１ユニットのそれぞれは、
    前記第３ウェハから前記第４ウェハに向かう第１方向において、前記論理回路と前記複数の第３パッドのうちのいずれかとの間に設けられ、前記論理回路と前記複数の第３パッドのいずれかとを電気的に接続する第３配線と、
    前記第３配線上に設けられ、前記第３配線を前記複数の第３パッドのうちのいずれかに接続する第３ビアと
    をさらに有し、
    前記複数の第１ユニットのうちの第３ユニットと第４ユニットとが、前記第１方向と交差する第２方向に並び、
    前記第３配線上での前記第３ビアの前記第２方向における相対位置が、前記第３ユニットと前記第４ユニットとで異なる
    ウェハ。
  6. 論理回路をそれぞれ有する複数の第１ユニットを含む第３ウェハと、
    前記複数の第１ユニットに対応して設けられ、メモリセルアレイをそれぞれ有する複数の第２ユニットを含み、前記第３ウェハと貼合された第４ウェハと、
    前記第３ウェハと前記第４ウェハとの第１貼合面に設けられ、前記複数の第２ユニットのそれぞれに含まれる前記メモリセルアレイと、前記複数の第１ユニットのそれぞれに含まれる前記論理回路のそれぞれとを電気的に接続する複数の第４パッドと、
    をさらに備え、
    前記複数の第２ユニットのそれぞれは、
    前記第３ウェハから前記第４ウェハに向かう第１方向において、前記メモリセルアレイと前記複数の第４パッドのうちのいずれかとの間に設けられ、前記メモリセルアレイと前記複数の第４パッドのいずれかとを電気的に接続する第４配線と、
    前記第４配線上に設けられ、前記第４配線を前記複数の第４パッドのうちのいずれかに接続する第４ビアと
    を有し、
    前記複数の第２ユニットのうちの第５ユニットと第６ユニットとが、前記第１方向と交差する第２方向に並び、
    前記第４配線上での前記第４ビアの前記第２方向における相対位置が、前記第５ユニットと前記第６ユニットとで異なる
    ウェハ。
  7. 第３ウェハ上の複数の第１領域のそれぞれで、前記第３ウェハ上に論理回路を形成し、
    前記複数の第１領域のぞれぞれで、前記論理回路の上方に、前記論理回路に電気的に接続された第３配線を形成し、
    前記複数の第１領域のぞれぞれで、前記第３配線上に、第３ビアを形成し、
    前記複数の第１領域のぞれぞれで、前記第３ビア上に、第３パッドを形成し、
    第４ウェハ上の、前記複数の第１領域に対応する複数の第２領域のそれぞれで、前記第４ウェハ上にメモリセルアレイを形成し、
    前記複数の第２領域のぞれぞれで、前記メモリセルアレイの上方に、前記メモリセルアレイに電気的に接続された第４パッドを形成し、
    前記第３パッドの形成された面と、前前記第４パッドの形成された面とが対向するように、前記第３ウェハと前記第４ウェハとを第１方向に積層して貼り合わせる、
    ことを含むウェハの製造方法であって、
    前記第１方向と交差する方向を第２方向とし、前記第１方向および前記第２方向と交差する方向を第３方向とした場合、
    前記複数の第１領域のそれぞれで、前記第３配線上に前記第３ビアを形成する際、前記第３配線上での前記第３ビアの位置を、第３方向については、前記第３ウェハの中心に近づく向きに変更し、第２方向については、前記第３ウェハの中心から離れる向きに変更する補正をしてから前記第３ビアを形成する、
    ウェハの製造方法。
  8. 前記第３ビア上に、前記第３パッドを形成する際、
    前記第３パッドの位置を、前記第３ビアの位置に基づいて補正する
    請求項７に記載のウェハの製造方法。
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