CN116864473A - 半导体装置、晶圆及晶圆的制造方法 - Google Patents

半导体装置、晶圆及晶圆的制造方法 Download PDF

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CN116864473A
CN116864473A CN202210757701.4A CN202210757701A CN116864473A CN 116864473 A CN116864473 A CN 116864473A CN 202210757701 A CN202210757701 A CN 202210757701A CN 116864473 A CN116864473 A CN 116864473A
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岩下康纪
荒井伸也
中塚圭祐
芦立浩明
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Kioxia Corp
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Abstract

实施方式提供一种能够抑制贴合面及贴合面附近的不良情况的半导体装置、晶圆及晶圆的制造方法。实施方式的半导体装置具有第1积层体、及与第1积层体贴合的第2积层体。第1积层体具有设置在第1积层体与第2积层体贴合的第1贴合面的第1焊垫。第2积层体具有在第1贴合面处与第1焊垫接合的第2焊垫。将从第1积层体朝向第2积层体的方向设为第1方向，将与第1方向交叉的方向设为第2方向，将与第1方向及第2方向交叉的方向设为第3方向，将第3方向上的第1焊垫、第2焊垫各自的尺寸设为PX1、PX2，将第2方向上的第1焊垫、第2焊垫各自的尺寸设为PY1、PY2时，第1焊垫、第2焊垫各自的尺寸满足下述式(1)、(2)的至少一者。PX1＞PY1…(1)，PY2＞PX2…(2)。

Description

半导体装置、晶圆及晶圆的制造方法
[相关申请]
本申请享有以日本专利申请2022-46274号(申请日：2022年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及一种半导体装置、晶圆及晶圆的制造方法。
背景技术
已知有一种将存储单元三维地积层的NAND(Not-And，与非)型闪速存储器。
发明内容
本发明提供一种能够抑制贴合面及贴合面附近的不良情况的半导体装置、晶圆及晶圆的制造方法。
实施方式的半导体装置具有第1积层体、及与第1积层体贴合的第2积层体。第1积层体具有第1配线及第1焊垫。第1焊垫设置在第1积层体与第2积层体贴合的第1贴合面，且经由第1通孔而与第1配线电连接。第2积层体具有第2配线及第2焊垫。第2焊垫经由第2通孔而与第2配线电连接，且在第1贴合面处与第1焊垫接合。将从第1积层体朝向第2积层体的方向设为第1方向，将与第1方向交叉的方向设为第2方向，将与第1方向及第2方向交叉的方向设为第3方向，将第3方向上的第1焊垫的尺寸设为PX1，将第2方向上的第1焊垫的尺寸设为PY1，将第3方向上的第2焊垫的尺寸设为PX2，将第2方向上的第2焊垫的尺寸设为PY2时，第1焊垫的尺寸及第2焊垫的尺寸满足下述式(1)、(2)的至少一者。
PX1＞PY1…(1)
PY2＞PX2…(2)
附图说明
图1是表示第1实施方式的半导体装置及存储器控制器的框图。
图2是表示第1实施方式的半导体装置的存储单元阵列的一部分的等效电路的图。
图3是表示第1实施方式的半导体装置的一部分的剖视图。
图4是将第1实施方式的半导体存储装置的柱状部的附近放大后的剖视图。
图5A是将第1实施方式的半导体装置的金属焊垫的附近放大后的剖视图。
图5B是将第1实施方式的半导体装置的金属焊垫38的附近放大后的俯视图。
图5C是将第1实施方式的半导体装置的金属焊垫41的附近放大后的俯视图。
图6是表示第1实施方式的半导体装置1的制造方法的剖视图。
图7是表示第1实施方式的半导体装置1的制造方法的剖视图。
图8是表示第2实施方式的晶圆W的构造的概略立体图。
图9是沿着图8的F-F线的剖视图。
图10A是将第2实施方式的晶圆的贴合面S的附近放大后的剖视图。
图10B是将第2实施方式的变化例的晶圆的贴合面S的附近放大后的剖视图。
图11是表示第2实施方式的制造方法的剖视图。
图12是用来说明MAG修正的电路晶圆的俯视图。
图13是将用来说明MAG修正的电路晶圆的配线层136b的附近放大后的俯视图。
具体实施方式
以下，参照附图，对实施方式的半导体装置、晶圆及晶圆的制造方法进行说明。在以下说明中，对具有相同或类似的功能的构成标注相同的符号。而且，有时省略这些构成的重复的说明。另外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参照符号的文字之后的数字是用来区分由包含相同文字的参照符号表示，且具有相同构成的要素彼此的。在无须区分由包含相同文字的参照符号表示的要素彼此的情况下，这些要素分别由仅包含文字的参照符号表示。附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实物相同。
在本申请中，所谓“连接”，并不限定于物理连接的情况，也包含电连接的情况。在本申请中，所谓“平行”、“正交”或“相同”，分别也包含“大致平行”、“大致正交”或“大致相同”的情况。在本申请中，所谓“沿A方向延伸”，例如指A方向的尺寸比下述X方向、Y方向及Z方向各自的尺寸中最小的尺寸大。此处提到的“A方向”为任意方向。
首先，对X方向、Y方向、Z方向进行定义。X方向及Y方向为与下述衬底15的表面大致平行的方向。X方向与Y方向相互正交。Z方向为与X方向及Y方向正交，且远离衬底15的方向。但是，这些表述是为了方便起见的表述，并不规定重力方向。在本实施方式中，Z方向为“第1方向”的一例，Y方向为“第2方向”的一例，X方向为“第3方向”的一例。
以下所参照的附图中，例如，Y方向对应于位线BL的延伸方向，Z方向对应于对用于形成半导体装置1的衬底15的表面而言的铅垂方向。在本说明书中，将+Z方向作为上方向处理，将-Z方向作为下方向处理。-Z方向既可以与重力方向一致，也可以不与重力方向一致。
另外，以下所参照的附图中，在俯视图中，为了使图便于观察而对一部分构成适当附加影线。俯视图中所附加的影线未必与附加有影线的构成要素的素材或特性相关联。在俯视图及剖视图的各图中，为了使图便于观察，而适当省略了配线、触点、层间绝缘膜等一部分构成要素的图示。
＜1＞第1实施方式
以下，对第1实施方式的半导体装置1进行说明。
＜1-1＞半导体装置1的整体构成
图1是表示半导体装置1及存储器控制器2的框图。半导体装置1为非易失性的半导体装置，例如为NAND型闪速存储器。半导体装置1例如具备存储单元阵列10、行解码器11、感测放大器12及定序器13。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。各块BLK是非易失性的存储单元晶体管MT(参照图2)的集合。在存储单元阵列10，设置着多个位线及多个字线。各存储单元晶体管MT连接于1根位线与1根字线。关于存储单元阵列10的详细的构成将在下文叙述。
行解码器11基于从外部的存储器控制器2接收到的地址信息ADD，选择1个块BLK。行解码器11通过对多个字线的每一个施加所期望的电压，来控制对存储单元阵列10的数据的写入动作及读出动作。
感测放大器12根据从存储器控制器2接收到的写入数据DAT，对各位线施加所期望的电压。感测放大器12基于位线的电压判定存储在存储单元晶体管MT中的数据，将经判定后的读出数据DAT发送到存储器控制器2。
定序器13基于从存储器控制器2接收到的指令CMD，控制半导体存储装置1整体的动作。
以上所说明的半导体装置1及存储器控制器2也可以由这些组合而构成1个半导体装置。半导体装置例如可例举SD(Secure Digital，安全数字)(注册商标)卡这样的存储卡或SSD(Solid State Drive，固态驱动器)等。
＜1-2＞存储单元阵列10的电路构成
接下来，对存储单元阵列10的电气构成进行说明。
图2是表示存储单元阵列10的一部分的等效电路的图。图2抽出了存储单元阵列10中所包含的一个块BLK来图示。块BLK包含多个(例如4个)串STR0～STR3。
各串STR0～STR3是多个NAND串NS的集合体。各NAND串NS的一端连接于位线BL0～BLm(m为1以上的整数)中的任一者。NAND串NS的另一端连接于源极线SL。各NAND串NS包含多个存储单元晶体管MT0～MTn(n为1以上的整数)、第1选择晶体管S1及第2选择晶体管S2。
多个存储单元晶体管MT0～MTn相互串联电连接。存储单元晶体管MT包含控制栅极及存储器积层膜(例如电荷蓄积膜)，且非易失地存储数据。存储单元晶体管MT根据施加到控制栅极的电压，使存储器积层膜的状态变化(例如将电荷蓄积到电荷蓄积膜)。存储单元晶体管MT的控制栅极连接于对应的字线WL0～WLn中的任一者。存储单元晶体管MT经由字线WL而与行解码器11电连接。
各NAND串NS中的第1选择晶体管S1连接于多个存储单元晶体管MT0～MTn与任一个位线BL0～BLm之间。第1选择晶体管S1的漏极连接于任一个位线BL0～BLm。第1选择晶体管S1的源极连接于存储单元晶体管MTn。各NAND串NS中的第1选择晶体管S1的控制栅极连接于任一个选择栅极线SGD0～SGD3。第1选择晶体管S1经由选择栅极线SGD而与行解码器11电连接。第1选择晶体管S1在选择栅极线SGD0～SGD3的任一个选择栅极线被施加规定的电压的情况下，将NAND串NS与位线BL连接。
各NAND串NS中的第2选择晶体管S2连接于多个存储单元晶体管MT0～MTn与源极线SL之间。第2选择晶体管S2的漏极连接于存储单元晶体管MT0。第2选择晶体管S2的源极连接于源极线SL。第2选择晶体管S2的控制栅极连接于选择栅极线SGS。第2选择晶体管S2经由选择栅极线SGS而与行解码器11电连接。第2选择晶体管S2在选择栅极线SGS被施加规定的电压的情况下，将NAND串NS与源极线SL连接。
此外，存储单元阵列10也可以是除所述说明以外的其它电路构成。例如，各块BLK所包含的各串STR的个数、各NAND串NS所包含的存储单元晶体管MT、以及选择晶体管STD及STS的个数也可以变更。另外，NAND串NS也可以包含1个以上的虚设晶体管。
＜1-3＞半导体装置的构造
以下，对本实施方式中的半导体装置1的构造的一例进行说明。
此外，以下所参照的附图中，在俯视图中，为了使图便于观察而适当地附加影线。俯视图中所附加的影线未必与附加有影线的构成要素的素材或特性相关联。在剖视图中，为了使图便于观察而适当地省略了绝缘层(层间绝缘膜)、配线、触点等构成要素。
图3是表示第1实施方式的半导体装置的构造的剖视图。图3的半导体装置1是电路芯片100与阵列芯片200贴合而成的三维存储器。电路芯片100是“第1积层体”的例子，阵列芯片200是“第2积层体”的例子。
阵列芯片200具备包含多个存储单元的存储单元阵列10、存储单元阵列10上的绝缘膜52及存储单元阵列10下的层间绝缘膜54。绝缘膜52例如为氧化硅膜或氮化硅膜。层间绝缘膜54例如为氧化硅膜、或包含氧化硅膜及其它绝缘膜的积层膜。
电路芯片100设置在阵列芯片200下。符号S表示阵列芯片200与电路芯片100的贴合面。贴合面S为第1贴合面的例子。电路芯片100具备层间绝缘膜53及层间绝缘膜53下的衬底15。层间绝缘膜53例如为氧化硅膜、或包含氧化硅膜及其它绝缘膜的积层膜。衬底15例如为硅衬底等半导体衬底。
图3中示出了与衬底15的表面平行且相互垂直的X方向及Y方向、以及与衬底15的表面垂直的Z方向。
阵列芯片200具备多个字线WL及源极线SL作为存储单元阵列10内的电极层。图3中示出了存储单元阵列10的阶梯构造部ST。各字线WL经由接触插塞22而与字配线层23电连接。贯通多个字线WL的各柱状部CL经由通孔插塞24而与位线BL电连接，且与源极线SL电连接。源极线SL也可以包含作为半导体层的第1层SL1及作为金属层的第2层SL2。
电路芯片100具备多个晶体管31。各晶体管31具备介隔栅极绝缘膜而设置在衬底15上的栅极电极32、以及设置在衬底15内的源极扩散层(未图示)及漏极扩散层(未图示)。电路芯片100具备这些晶体管31的栅极电极32、设置在源极扩散层或漏极扩散层上的多个接触插塞33、设置在这些接触插塞33上且包含多个配线的配线层34、及设置在配线层34上且包含多个配线的配线层35。
电路芯片100还具备设置在配线层35上且包含多个配线的配线层36、设置在配线层36上的多个通孔插塞37、及设置在这些通孔插塞37上的多个金属焊垫38。配线层36例如可例示W(钨)。配线层36是“第1配线”的例子。通孔插塞37例如可例示Cu(铜)或W(钨)。通孔插塞37是“第1通孔”的例子。金属焊垫38例如为Cu(铜)层或Al(铝)层。金属焊垫38是“第1焊垫”的例子。关于金属焊垫38的详细情况将在下文叙述。电路芯片100作为控制阵列芯片200的动作的控制电路(逻辑电路)而发挥功能。该控制电路由晶体管31等构成，且电连接于金属焊垫38。
电路芯片100也可以还具备设置在晶体管31的上方的至少1个以上的虚设焊垫38A。该情况下的虚设焊垫38A与金属焊垫38同样地，设置在贴合面S，但不与晶体管31电连接。
阵列芯片200具备设置在金属焊垫38上的多个金属焊垫41、及设置在金属焊垫41上的多个通孔插塞42。另外，阵列芯片200具备设置在这些通孔插塞42上且包含多个配线的配线层43。金属焊垫41经由通孔插塞42而与配线层43电连接，且在贴合面S处与金属焊垫38接合。配线层43例如可例示W(钨)。配线层43是“第2配线”的例子。通孔插塞42例如可例示Cu(铜)或W(钨)。通孔插塞42是“第2通孔”的例子。金属焊垫41例如为Cu层或Al层。金属焊垫41是“第2焊垫”的例子。关于金属焊垫41的详细情况将在下文叙述。
阵列芯片200还在与阶梯构造部ST在X方向上相邻的区域中具备设置在配线层43的上方的多个通孔插塞45、设置在这些通孔插塞45上或绝缘膜52上的金属焊垫46、及设置在金属焊垫46上或绝缘膜52上的钝化膜47。金属焊垫46例如为Cu层或Al层，作为图1的半导体装置1的外部连接焊垫(bonding pad)而发挥功能。钝化膜47例如为氧化硅膜等绝缘膜，且具有使金属焊垫46的上表面露出的开口部P。金属焊垫46能经由该开口部P通过键合线、焊料球、金属凸块等而连接于安装衬底或其它装置。
阵列芯片200也可以还在虚设焊垫38A上具备虚设焊垫41A。该情况下的虚设焊垫41A与金属焊垫41同样地，设置在贴合面S，但不与存储单元阵列10连接。
图4是表示第1实施方式的柱状部CL的构造的剖视图。
如图4所示，存储单元阵列10具备在层间绝缘膜54(参照图1)上交替地积层的多个字线WL及多个绝缘层61。字线WL例如为W(钨)层。绝缘层61例如为氧化硅膜。
柱状部CL可依次包含存储器膜60、半导体主体65及芯66。
芯66沿Z方向延伸，且为柱状。芯66例如包含氧化硅。芯66处于半导体主体65的内侧。
半导体主体65沿Z方向延伸。半导体主体65为具有底的筒状。半导体主体65被覆芯66的外侧面。半导体主体65例如包含硅。硅例如为使非晶硅结晶化而成的多晶硅。半导体主体65是第1选择晶体管S1、存储单元晶体管MT及第2选择晶体管S2各自的通道。通道是源极侧与漏极侧之间的载流子的流路。
存储器膜60沿Z方向延伸。存储器膜60被覆半导体主体65的外侧面。存储器膜60例如包含隧道绝缘膜64、电荷蓄积膜63及阻挡绝缘膜62。按隧道绝缘膜64、电荷蓄积膜63、阻挡绝缘膜62的顺序处于半导体主体65的附近。
隧道绝缘膜64位于电荷蓄积膜63与半导体主体65之间。隧道绝缘膜64例如包含氧化硅、或氧化硅及氮化硅。隧道绝缘膜64为半导体主体65与电荷蓄积膜63之间的电位势垒。
电荷蓄积膜63位于各个字线WL及绝缘层61与隧道绝缘膜64之间。电荷蓄积膜63例如包含氮化硅。电荷蓄积层63也可以是多晶硅层等半导体层。电荷蓄积膜63与多个字线WL的每一个交叉的部分也可以分别作为晶体管发挥功能。根据电荷蓄积膜63与多个字线WL交叉的部分(电荷蓄积部)内有无电荷或所蓄积的电荷量，存储单元晶体管MT保存数据。电荷蓄积部处于各个字线WL与半导体主体65之间，且周围被绝缘材料包围。
阻挡绝缘膜62例如位于各个绝缘层61与电荷蓄积膜63之间。阻挡绝缘膜62例如包含氧化硅。阻挡绝缘膜62在加工时保护电荷蓄积膜63免受蚀刻影响。
接下来，对第1实施方式的半导体装置1的金属焊垫38、41的配置及尺寸的详细情况进行说明。
图5A是将第1实施方式的半导体装置1的金属焊垫38、41的附近放大后的剖视图。图5B是第1实施方式的半导体装置1的金属焊垫38的附近的俯视图。
如图5A、图5B所示，将X方向上的金属焊垫的尺寸设为PX1，将Y方向上的金属焊垫38的尺寸设为PY1，将X方向上的金属焊垫41的尺寸设为PX2，将Y方向上的金属焊垫的尺寸设为PY2时，半导体装置1的金属焊垫38、41各自的尺寸满足下述式(1)、(2)的至少一者。
PX1＞PY1…(1)
PY2＞PX2…(2)
第1实施方式的半导体装置1如上所述，是电路芯片100与阵列芯片200贴合而成的三维存储器。其制造方法是在分别制造电路芯片100与阵列芯片200之后，在贴合面S处相互贴合。具体来说，将包含多个电路芯片100的电路晶圆W1与包含多个阵列芯片200的阵列晶圆W2贴合(参照图6、7)，但此时，阵列晶圆W2产生翘曲的频度较高。如果阵列晶圆W2产生翘曲，那么阵列芯片200的实际位置与本来的位置之间会在X方向或/及Y方向上产生偏移。如果产生这样的偏移，那么有可能导致金属焊垫38、41彼此的接触面积不足，结果导致贴合不充分。
因此，在第1实施方式的半导体装置1中，金属焊垫38、41的尺寸满足所述式(1)、(2)的至少一者。也就是说，例如，关于金属焊垫38，通过满足所述式(1)(也就是使金属焊垫38的X方向的尺寸大于Y方向的尺寸)，而即使金属焊垫41的位置因所述翘曲而偏移，也能够稳定地确保金属焊垫38、41彼此的贴合面。
此外，图5A、图5B中示出了已调整金属焊垫38的尺寸的情况，但第1实施方式并不限定于该例。例如，如图5C所示，也可以通过调整金属焊垫41的尺寸，来确保贴合面。具体来说，如图5C所示，关于金属焊垫41，通过预先满足所述式(2)(也就是预先使Y方向的尺寸大于X方向的尺寸)，而即使金属焊垫41的位置因所述翘曲而偏移，也能够稳定地确保金属焊垫38、41彼此的贴合面。
为了更稳定地确保金属焊垫38、41彼此的贴合面，优选同时满足所述式(1)、(2)。
第1实施方式的半导体装置1的金属焊垫38、41的至少一者在从Z方向的俯视下，也可以大致长方形。也可以使金属焊垫38、41中一者为大致长方形，另一者为大致正方形。也可以使金属焊垫38、41均为大致长方形。
另外，在第1实施方式中，就更稳定地确保金属焊垫38、41彼此的贴合面的观点来说，优选使金属焊垫38、41的尺寸满足下述式(3)、(4)的至少一者。
PX1＞PX2…(3)
PY2＞PY1…(4)
关于金属焊垫38、41的尺寸，通过使PX1比PX2大，更能避免电路芯片100与阵列芯片200的贴合不良。同样地，通过使PY2比PY1大，更能避免电路芯片100与阵列芯片200的贴合不良。
为了更稳定地确保金属焊垫38、41彼此的贴合面，优选同时满足所述式(3)、(4)。
＜1-4＞半导体装置1的制造方法
图6及图7是表示第1实施方式的半导体装置1的制造方法的剖视图。
图6中示出了包含多个阵列芯片200的阵列晶圆W2及包含多个电路芯片100的电路晶圆W1。阵列晶圆W2也被称为“存储器晶圆”，电路晶圆W1也被称为“CMOS(ComplementaryMetal-Oxide Semiconductor，互补金属氧化物半导体)晶圆”。电路晶圆W1是第1晶圆的例子，阵列晶圆W2是第2晶圆的例子。
图6的阵列晶圆W2的Z方向上的朝向与图3的阵列芯片200的朝向相反。在本实施方式中，通过将阵列晶圆W2与电路晶圆W1贴合来制造半导体装置1。图6中示出了为了贴合而使朝向反转之前的阵列晶圆W2，图3中示出了为了贴合而使朝向反转并进行贴合及切割之后的阵列芯片200。
图6中，符号S2表示阵列晶圆W2的上表面，符号S1表示电路晶圆W1的上表面。阵列晶圆W2具备设置在绝缘膜52下的衬底16。衬底16例如为硅衬底等半导体衬底。
在本实施方式中，首先，如图6所示，在阵列晶圆W2的衬底16上形成存储单元阵列10、绝缘膜52、层间绝缘膜13、阶梯构造部ST、多个金属焊垫41及至少1个以上的虚设焊垫41A等。例如，在衬底16上依次形成多个通孔插塞45、多个配线层43、多个通孔插塞42及多个金属焊垫41。
另外，如图6所示，在电路晶圆W1的衬底15上形成层间绝缘膜53、晶体管31、多个金属焊垫38及至少1个以上的虚设焊垫38A等。例如，在衬底15上依次形成接触插塞33、多个配线层34、多个配线层35、多个配线层36、多个通孔插塞37及多个金属焊垫38。
接下来，如图7所示，将阵列晶圆W2与电路晶圆W1贴合。阵列晶圆W2与电路晶圆W1可通过机械压力而贴合。由此，将层间绝缘膜13与层间绝缘膜53粘接。
接下来，在400℃下将所贴合的阵列晶圆W2及电路晶圆W1进行退火。由此，金属焊垫41与金属焊垫38、以及虚设焊垫41A与虚设焊垫38A在贴合面S处接合。
然后，利用CMP(Chemical Mechanical Polishing，化学机械抛光)去除衬底16之后，将阵列晶圆W2及电路晶圆W1切断成多个芯片。此时，也可以利用CMP将衬底15薄膜化。如此一来，制造图3的半导体装置1。图3中示出了包含多个金属焊垫38的电路芯片100、及配置在各金属焊垫38上的包含金属焊垫41的阵列芯片200。此外，图3中所示的金属焊垫46及钝化膜47例如是在去除衬底16(及衬底15的薄膜化)之后，形成在绝缘膜52上。
此外，在本实施方式中，将阵列晶圆W2与电路晶圆W1贴合，但也可以取而代之将阵列晶圆W2彼此贴合。参照图3所述的内容也可用于阵列晶圆W2彼此的贴合。
另外，图3中示出了层间绝缘膜13与层间绝缘膜53的交界面、及金属焊垫41与金属焊垫38的交界面，但一般来说在所述退火之后观察不到这些交界面。然而，这些交界面所在的位置例如可通过检测金属焊垫41的侧面或金属焊垫38的侧面的倾斜来推定。
此外，第1实施方式的半导体装置1既可以为切断成多个芯片之后的图3的状态，也可以为切断成多个芯片之前的图7的状态。图3表示芯片状态的半导体装置，图7表示晶圆状态的半导体装置。在第1实施方式中，由1个晶圆状的半导体装置(图7)制造多个芯片状的半导体装置(图3)。
＜2＞第2实施方式
以下，对第2实施方式的晶圆W及其制造方法进行说明。
＜2-1＞晶圆W的整体构成
构成第2实施方式的晶圆W的半导体装置的整体构成与第1实施方式相同。也就是说，构成第2实施方式的晶圆W的半导体装置为非易失性的半导体装置，例如为NAND型闪速存储器。另外，构成第2实施方式的晶圆W的半导体装置例如与第1实施方式同样地，具备存储单元阵列10、行解码器11、感测放大器12及定序器13(参照图1)。
＜2-2＞存储单元阵列10的电路构成
构成第2实施方式的晶圆W的存储单元阵列10的电气构成与第1实施方式相同。
此外，在以下第2实施方式的构成等的说明中，省略与第1实施方式的构成重复的说明。另外，在以下说明中，对具有与第1实施方式大致相同的功能及构成的构成要素标注相同的符号。
＜2-3＞晶圆的构造
以下，对第2实施方式中的晶圆W的构造的一例进行说明。
此外，以下所参照的附图中，在俯视图中，为了使图便于观察而适当地附加影线。俯视图中所附加的影线未必与附加有影线的构成要素的素材或特性相关联。在剖视图中，为了使图便于观察而适当地省略了绝缘层(层间绝缘膜)、配线、触点等构成要素。
图8是表示第2实施方式的晶圆W的构造的概略立体图。晶圆W具备电路晶圆W3、与电路晶圆W3贴合的阵列晶圆W4、及设置在电路晶圆W3与阵列晶圆W4的贴合面且将电路晶圆W3与阵列晶圆W4电连接的多个金属焊垫138a、138b、141a、141b。金属焊垫138a、138b是“第3焊垫”的例子，金属焊垫141a、141b是“第4焊垫”的例子。
电路晶圆W3包含分别具有逻辑电路的多个电路芯片100A。如图8所示，多个电路芯片100A在X-Y面内(晶圆板面内)，沿X方向及Y方向配置。或者，多个电路芯片100A在从Z方向的俯视下，也可以从晶圆中心部大致辐射状地设置。另外，在图8中为了方便说明，示出了在电路晶圆W3上设置着7个电路芯片100A的例子，但在本实施方式中，电路晶圆W3上的电路芯片100A的个数并不限定于此。电路晶圆W3是“第3晶圆”的例子，电路芯片100A是“第1单元”的例子。电路晶圆W3也被称为“CMOS晶圆”。
阵列晶圆W4包含分别具有存储单元阵列10的多个阵列芯片200A。阵列芯片200A与电路芯片100A对应地设置。如图8所示，多个阵列芯片200A在X-Y面内(晶圆板面内)，沿X方向及Y方向配置。或者，多个阵列芯片200A在从Z方向的俯视下，也可以从晶圆中心部大致辐射状地设置。另外，在图8中为了方便说明，示出了在阵列晶圆W4上设置着7个阵列芯片200A的例子，但在本实施方式中，阵列晶圆W4上的阵列芯片200A的个数并不限定于此。阵列晶圆W4是“第4晶圆”的例子，阵列芯片200A是“第2单元”的例子。阵列晶圆W4也被称为“存储器晶圆”。
图9是沿着图8的F-F线的剖视图。图9表示电路晶圆W3与阵列晶圆W4贴合而成的晶圆。此外，图9摘出图8中排列在X方向上的阵列芯片200A及电路芯片100A来表示。在以下说明中，如图9所示，将排列在X方向上的多个阵列芯片200A中晶圆的中心侧(-X方向)的阵列芯片200A设为阵列芯片200A1，将晶圆的端部侧(+X方向)的阵列芯片200A设为阵列芯片200A2而加以区分地进行说明。另外，同样地，将排列在X方向上的多个电路芯片100A中晶圆的中心侧(-X方向)的电路芯片100A设为电路芯片100A1，将晶圆的端部侧(+X方向)的电路芯片100A设为电路芯片100A2而加以区分地进行说明。阵列芯片200A1是“第5单元”的例子，阵列芯片200A2为“第6单元”的例子。电路芯片100A1是“第3单元”的例子，电路芯片100A2为“第4单元”的例子。
此外，在第2实施方式中，阵列芯片200A1与阵列芯片200A2也可以不邻接，例如，也可以在阵列芯片200A1与阵列芯片200A2之间介置其它阵列芯片。同样地，电路芯片100A1与电路芯片100A2也可以不邻接，例如，也可以在电路芯片100A1与电路芯片100A2之间介置其它电路芯片。
各阵列芯片200A与第1实施方式的半导体装置同样地，具备包含多个存储单元的存储单元阵列10、存储单元阵列10上的绝缘膜52及存储单元阵列10下的层间绝缘膜54。绝缘膜52例如为氧化硅膜或氮化硅膜。层间绝缘膜54例如为氧化硅膜、或包含氧化硅膜及其它绝缘膜的积层膜。
各阵列芯片200A的构成等与第1实施方式相同，因此以下省略详细的说明。
各电路芯片100A设置在阵列芯片200A下。符号S表示阵列芯片200A与电路芯片100A的贴合面。贴合面S是“第1贴合面”的例子。电路芯片100与第1实施方式的半导体装置同样地，具备层间绝缘膜53及层间绝缘膜53下的衬底15。
各电路芯片100A的构成等除了配线层136a、136b、通孔插塞137a、137b、以及金属焊垫138a、138b以外与第1实施方式相同。因此，以下，省略除配线层136a、136b、通孔插塞137a、137b、以及金属焊垫138a、138b以外的构成的说明。
电路芯片100A1具备设置在配线层35上且包含多个配线的配线层136a、设置在配线层136a上的通孔插塞137a、及设置在这些通孔插塞137a上的金属焊垫138a。配线层136a例如可例示W(钨)。配线层136a是“第3配线”的例子。通孔插塞137a例如可例示Cu(铜)或W(钨)。通孔插塞137a是“第3通孔”的例子。金属焊垫138a例如为Cu(铜)层或Al(铝)层。金属焊垫138a是“第3焊垫”的例子。电路芯片100A1作为控制阵列芯片200A1的动作的控制电路(逻辑电路)而发挥功能。该控制电路与第1实施方式同样地，由晶体管31等构成，且电连接于金属焊垫138a。
电路芯片100A2具备设置在配线层35上且包含多个配线的配线层136b、设置在配线层136b上的通孔插塞137b、及设置在这些通孔插塞137b上的金属焊垫138b。配线层136b例如可例示W(钨)。配线层136b是“第3配线”的例子。通孔插塞137b例如可例示Cu(铜)或W(钨)。通孔插塞137b是“第3通孔”的例子。金属焊垫138b例如为Cu(铜)层或Al(铝)层。金属焊垫138b是“第3焊垫”的例子。电路芯片100A2作为控制阵列芯片200A2的动作的控制电路(逻辑电路)而发挥功能。该控制电路与第1实施方式同样地，由晶体管31等构成，且电连接于金属焊垫138b。
配线层136a、136b在Z方向上，设置在逻辑电路与金属焊垫138a、138b之间，且将逻辑电路与金属焊垫138a、138b电连接。
通孔插塞137a、137b设置在配线层136a、136b上。另外，利用通孔插塞137a、137b使各配线层136a、136b与各金属焊垫138a、138b连接。
金属焊垫138a、138b设置在电路晶圆W3与阵列晶圆W4的贴合面S。另外，利用金属焊垫138a、138b使各电路芯片100A1、100A2所包含的逻辑电路与各阵列芯片200A1、200A2所包含的存储单元阵列10电连接。
各电路芯片100A与第1实施方式同样地，也可以具备设置在晶体管31的上方的至少1个以上的虚设焊垫38A。该情况下的虚设焊垫38A与金属焊垫38同样地，设置在贴合面S，但不与晶体管31电连接。
接下来，对第2实施方式的晶圆W中的配线层136a、136b与通孔插塞137a、137b的配置关系进行说明。
图10A是表示电路芯片100A1,A2各自中的贴合面S附近的构造的剖视图。
如图10A所示，在第2实施方式的晶圆W中，配线层136a,b上的通孔插塞137a,b的X方向上的相对位置在电路芯片100A1与电路芯片100A2中不同。也就是说，电路芯片100A1中所包含的配线层136a上的通孔插塞137a的X方向上的位置、与电路芯片100A2中所包含的配线层136b上的通孔插塞137b的X方向上的位置不同。此外，图10A中示出了排列在X方向上的电路芯片100A1与电路芯片100A2，但在本实施方式中，也可应用排列在Y方向上的电路芯片彼此。也就是说，在第2实施方式的晶圆W中，电路芯片中所包含的配线层上的通孔插塞的Y方向上的相对位置在排列在Y方向上的电路芯片间也可以不同。当然，当为排列在相对于X方向或Y方向具有一定角度的方向上的电路芯片时，也相同。
第2实施方式的晶圆W是电路晶圆W3与阵列晶圆W4贴合而成的晶圆。其制造方法是在分别制造电路晶圆W3与阵列晶圆W4之后，在贴合面S处相互贴合。具体来说，将包含多个电路芯片100A(例如，电路芯片100A1、100A2)的电路晶圆W3、与包含多个阵列芯片200A(例如，阵列芯片200A1、200A2)的阵列晶圆W4贴合(参照图11)，此时，阵列晶圆W4产生翘曲的频度较高。该翘曲特别容易在晶圆的端部侧产生。
具体来说，阵列晶圆W4在字线WL的延伸方向(也就是X方向)上朝向阵列晶圆W4的中心方向翘曲，在与字线WL的延伸方向正交的方向(也就是Y方向)上朝向外周方向翘曲。如果想要将产生了这样的翘曲的阵列晶圆W4与电路晶圆W3贴合，那么如图12所示，外观上，电路晶圆W3上的金属焊垫的位置、与对应的阵列晶圆W4上的金属焊垫的位置产生偏移。图12的箭头表示设置在电路晶圆W3上的金属焊垫随着所述阵列晶圆W4的翘曲而相对于阵列晶圆W4上的金属焊垫偏移的方向。电路晶圆W3上的金属焊垫的偏移量越朝向外周则越大。
像这样，当阵列晶圆W4在X方向及Y方向产生翘曲时，设置在晶圆的端部侧的阵列芯片100A2的实际位置与本来的位置之间在X方向或/及Y方向产生偏移。如果产生这样的偏移，那么有可能导致金属焊垫138b、141b彼此的接触面积不足，结果导致贴合不充分。
因此，在第2实施方式的晶圆W中，估计阵列晶圆W4的X方向及Y方向各自的翘曲量，对电路芯片100A的通孔插塞137b的位置进行所谓的“MAG修正”。当在该通孔插塞137b上形成金属焊垫138b时，通过基于通孔插塞137b的位置对金属焊垫138b的位置进行修正(并非“MAG修正”，而是在X方向及Y方向上不论位置如何均移动规定的位移量的位移修正、或以衬底中心为旋转中心旋转规定的角度的旋转修正)，而金属焊垫138b的位置成为估计阵列晶圆W4的X方向及Y方向各自的翘曲量后的位置。结果，能够防止金属焊垫138b、141b彼此的贴合不良。
电路芯片100A中，位于晶圆中心侧的电路芯片100A1中无(或少)阵列晶圆W4的翘曲，所以几乎不会产生金属焊垫138a、141a彼此的接触不良。然而，在位于晶圆的X方向及Y方向各自的端部侧的电路芯片100A2中，如上所述，金属焊垫138b与金属焊垫141b之间沿X方向及Y方向产生偏移。因此，第2实施方式中，在电路晶圆W3的制造阶段，预先估计阵列晶圆W4的X方向及Y方向各自的翘曲量，对电路芯片100A1的通孔插塞137b施行MAG修正。具体来说，阵列晶圆W4在X方向上朝向阵列晶圆W4的中心方向(图10A中提到的-X方向)翘曲，所以在对应的阵列芯片200A2的金属焊垫141a的位置处也朝向中心方向(-X方向)偏移。因此，在对通孔插塞137b的MAG修正中，将电路芯片的通孔插塞137b的X方向的位置向阵列晶圆W4的中心方向(图10A中提到的-X方向)变更。另一方面，在Y方向上，阵列晶圆W4朝向外周方向翘曲，所以对应的阵列芯片200A2的金属焊垫141a的位置也向外周方向偏移。因此，在对通孔插塞137b的MAG修正中，将电路芯片的通孔插塞137b的Y方向的位置向阵列晶圆W4的外周方向(Y方向)变更。
图13是将用来说明对通孔插塞137b的MAG修正的电路晶圆的配线层136b及通孔插塞137b的附近放大后的俯视图。如上所述，在Y方向上，阵列芯片200A2的位置(也就是通孔插塞42的位置)随着阵列晶圆W4的翘曲，而向Y方向(外周侧)偏移。因此，如图13所示，对应的通孔插塞137b的Y方向的位置向外周方向(Y方向)变更阵列晶圆W4的Y方向的翘曲量的预计量。关于通孔插塞137b的X方向的位置，也同样地变更。
而且，由于以与利用该MAG修正调整位置后的通孔插塞137b对应的方式形成金属焊垫138b，结果能够充分地确保金属焊垫138b、141b彼此的接触面积，防止贴合不良。
但是，如果配线层136b的尺寸维持以往的尺寸，那么在利用MAG修正调整通孔插塞137b的位置时，与配线层136b的本来的位置关系会产生偏移，结果产生通孔插塞137b与配线层136b的接触不良。
因此，在第2实施方式的晶圆W中，估计阵列晶圆W4的X方向及Y方向各自的翘曲量(也就是说，利用MAG修正所调整的通孔插塞137b的移动方向及移动量)，调整电路芯片100A2的配线层136b的尺寸。具体来说，如图10A所示，例如，在阵列晶圆W4的X方向的翘曲的情况下，如上所述，通孔插塞137b以与通孔插塞42的位置一致的方式向晶圆中心侧(-X方向)移动，但与和该通孔插塞137b的移动量相同的量或其以上的量相应地，增大配线层136b的-X方向的尺寸。也就是说，在通孔插塞137b向-X方向移动的情况下，增大配线层136b的-X方向的尺寸。另一方面，在阵列晶圆W4的Y方向的翘曲的情况下，由于通孔插塞137b被施行向外周侧移动的修正，所以增大配线层136b的Y方向的尺寸。
在采用如上所述的构成的晶圆W中，如图10A所示，配线层136a上的通孔插塞137a的X方向或Y方向(在图10A中为X方向)上的位置、与配线层136b上的通孔插塞137b的X方向或Y方向(在图10A中为X方向)上的位置不同。也就是说，配线层136a,b上的通孔插塞137a,b的X方向或Y方向(在图10A中为X方向)上的相对位置在电路芯片100A1与电路芯片100A2中不同。换句话说，在电路晶圆W3的面内，晶圆中心侧的配线层136a与通孔插塞137a的相对位置、和晶圆的端部侧的配线层136b与通孔插塞137b的相对位置不同。
如上所述，在第2实施方式中，对阵列晶圆W4的产生翘曲的端部侧的电路芯片(例如电路芯片100A2)施行MAG修正。因此，对应的通孔插塞(通孔插塞137b)与未施行MAG修正的电路芯片(例如，电路芯片100A1)的配置位置不同。例如，如图10A所示，在未施行MAG修正的电路芯片100A1的情况下，配线层136a的X方向的中心与通孔插塞137a的中心轴大致一致，另一方面，在施行了MAG修正的电路芯片100A2的情况下，配线层136b的X方向的中心与通孔插塞137b的中心轴不同。也就是说，第2实施方式的晶圆W的特征为，在同一晶圆面内，配线层136与通孔插塞137的位置关系不同。
此外，在第2实施方式中，通孔插塞137b及通孔插塞42也可以在从Z方向的俯视下设置在重叠的位置。由此，能进一步提高晶圆内的各要素的集成，并且进一步抑制贴合面S附近的不良情况。
另外，在第2实施方式中，金属焊垫138b与金属焊垫141b的接触面积也可以与金属焊垫138b与金属焊垫141b的贴合面S处的面积大致相同。也就是说，优选使金属焊垫138b与金属焊垫141b在从Z方向的俯视下不沿X方向及/或Y方向不偏移地贴合。
＜2-4＞第2实施方式的变化例
以下，对第2实施方式的变化例进行说明。此外，由于本变化例中的电路芯片200A的构成等与第1实施方式相同，因此以下省略详细的说明。
所述第2实施方式是如图10A所示，随着对电路芯片100A2施行的MAG修正而调整配线层136b的尺寸的情况，在本变化例中，对阵列芯片200A2施行相同的处理。也就是说，对阵列芯片200A2的通孔插塞142b的位置进行所谓的“MAG修正”。当在该通孔插塞142b上形成金属焊垫141b时，通过基于通孔插塞142b的位置对金属焊垫141b的位置进行修正(并非“MAG修正”，而是沿X方向及Y方向不论位置如何均移动规定的位移量的位移修正、或以衬底中心为旋转中心而旋转规定的角度的旋转修正)，而金属焊垫141b的位置成为估计电路晶圆W3的X方向及Y方向各自的翘曲量后的位置。结果，能够防止金属焊垫138b、141b彼此的贴合不良。
以下，对本变化例中的配线层143a、143b与通孔插塞142a、142b的配置关系进行说明。
图10B是表示阵列芯片200A1,A2各自中的贴合面S附近的构造的剖视图。
如图10B所示，在本变化例中，配线层143a,b上的通孔插塞142a,b的X方向上的相对位置在阵列芯片200A1与阵列芯片200A2中不同。也就是说，阵列芯片200A1中所包含的配线层143a下的通孔插塞142a的X方向上的位置、与阵列芯片200A2中所包含的配线层143b下的通孔插塞142b的X方向上的位置不同。配线层143a、143b是“第4配线”的例子。通孔插塞142a、142b是“第4通孔”的例子。此外，图10B中示出了阵列芯片200A1与阵列芯片200A2排列在X方向上的情况，但在本变化例中，也可以应用排列在Y方向上的阵列芯片彼此。也就是说，在本变化例中，阵列芯片中所包含的配线层上的通孔插塞的Y方向上的相对位置也可以在排列在Y方向上的阵列芯片间不同。
在本变化例中，也与第2实施方式同样地，施行MAG修正，但在修正对象为阵列芯片200A2的方面与第2实施方式不同。具体来说，如图10B所示，例如，在电路晶圆W3的X方向的翘曲的情况下，以通孔插塞142b与通孔插塞37的位置一致的方式向晶圆中心侧(-X方向)移动，与和该通孔插塞142b的移动量相同的量或其以上的量相应地，增大配线层143b的-X方向的尺寸。也就是说，在通孔插塞142b向-X方向移动的情况下，增大配线层143b的-X方向的尺寸。另一方面，在电路晶圆W3的Y方向的翘曲的情况下，由于通孔插塞142b被施行向外周侧移动的修正，所以增大配线层143b的Y方向的尺寸。
在采用如上所述的构成的情况下，如图10B所示，配线层143a下的通孔插塞142a的X方向或Y方向(在图10B中为X方向)上的位置、与配线层143b下的通孔插塞142b的X方向或Y方向(在图10B中为X方向)上的位置不同。也就是说，配线层143a,b上的通孔插塞142a,b的X方向或Y方向(在图10B中为X方向)上的相对位置在阵列芯片200A1与阵列芯片200A2中不同。换句话说，在阵列晶圆W4的面内，晶圆中心侧的配线层143a与通孔插塞142a的相对位置、和晶圆的端部侧的配线层143b与通孔插塞142b的相对位置不同。
如上所述，在本变化例中，对电路晶圆W3的产生翘曲的端部侧的阵列芯片(例如阵列芯片200A2)施行MAG修正。因此，对应的通孔插塞(通孔插塞142b)与未施行MAG修正的阵列芯片(例如，阵列芯片200A1)的配置位置不同。例如，如图10B所示，在未施行MAG修正的阵列芯片200A1的情况下，配线层143a的X方向的中心与通孔插塞142a的中心轴大致一致，另一方面，在施行了MAG修正的阵列芯片200A2的情况下，配线层143b的X方向的中心与通孔插塞142b的中心轴不同。也就是说，本变化例的特征为，在同一晶圆面内，配线层143与通孔插塞142的位置关系不同。
此外，第2实施方式及其变化例的构成并不限定于如图9、图10A,B所示的多个电路芯片100A及多个阵列芯片200A排列在X方向上的情况，也能够应用排列在Y方向上的情况。
＜2-5＞晶圆W的制造方法
图11是表示第2实施方式的晶圆W的制造方法的剖视图。
图11中示出了包含多个阵列芯片200A的阵列晶圆W4及包含多个电路芯片100A的电路晶圆W3。
图11的阵列晶圆W4的Z方向上的朝向与图9的阵列芯片200的朝向相反。在第2实施方式中，通过将阵列晶圆W4与电路晶圆W3贴合而制造晶圆W。图11示出了为了贴合而使朝向反转之前的阵列晶圆W4，图9示出了为了贴合而使朝向反转并贴合之后的阵列晶圆W4。
图11中，符号S2表示阵列晶圆W4的上表面，符号S1表示电路晶圆W3的上表面。阵列晶圆W4具备设置在绝缘膜52下的衬底16。衬底16例如为硅衬底等半导体衬底。
在本实施方式中，首先，如图11所示，在阵列晶圆W4的衬底16上形成存储单元阵列10、绝缘膜52、层间绝缘膜13、阶梯构造部ST及多个金属焊垫141(金属焊垫141a、141b)。在形成存储单元阵列10时，例如，在下述和对应于电路芯片100A的多个区域分别对应的对应于阵列芯片200A的多个区域的每一个中，在衬底16上形成存储单元阵列10。此外，此处提到的“对应于电路芯片100A的区域”是“第1区域”的例子，“对应于阵列芯片200A的区域”是“第2区域”的例子。另外，例如，在衬底16上依次形成多个通孔插塞45、多个配线层43、多个通孔插塞42及多个金属焊垫141。衬底16是“第4晶圆”的例子。
另外，如图11所示，在电路晶圆W3的衬底15上形成层间绝缘膜53、晶体管31、多个金属焊垫138a、138b及至少1个以上的虚设焊垫38A等。例如，在衬底15上依次形成接触插塞33、多个配线层34、多个配线层35、多个配线层136a、136b、多个通孔插塞137a、137b及多个金属焊垫138a、138b。衬底15是“第3晶圆”的例子。
在第2实施方式的制造方法中，当在多个配线层136a、136b上分别形成多个通孔插塞137a、137b时，以使与电路晶圆W3的端部侧对应的通孔插塞137b和阵列芯片200A2侧的通孔插塞42的位置在Z方向上一致的方式配置。此时的所谓“通孔插塞42的位置”，是指将金属焊垫138a、138b各自与金属焊垫141a、141b各自贴合时的Z方向上的位置。也就是说，当在多个配线层136a、136b上分别形成多个通孔插塞137a、137b时，实施上文所说明的所谓“MAG修正”。更具体来说，进行使配线层136b上的通孔插塞137b的位置在X方向上向接近电路晶圆W3的中心的方向变更，且在Y方向上向远离电路晶圆W3的中心的方向变更的修正之后，形成通孔插塞137b。由此，在将电路晶圆W3与阵列晶圆W4贴合时，能够使电路芯片100A2中的通孔插塞137b与阵列芯片200A2中的通孔插塞42的Z方向上的位置对准。
然后，将电路晶圆W3与阵列晶圆W4贴合。电路晶圆W3与阵列晶圆W4可通过机械压力而贴合。由此，将层间绝缘膜13与层间绝缘膜53粘接。
接下来，例如在400℃下将所贴合的电路晶圆W3与阵列晶圆W4进行退火。由此，金属焊垫141a与金属焊垫138a、以及金属焊垫141b与金属焊垫138b在贴合面S处接合。
另外，图9中示出了层间绝缘膜13与层间绝缘膜53的交界面、及金属焊垫141a与金属焊垫138a的交界面等，但一般来说在所述退火之后观察不到这些交界面。然而，这些交界面所在的位置例如可通过检测金属焊垫141a的侧面或金属焊垫138a的侧面的倾斜来推定。
以上，对若干实施方式进行了说明，但实施方式并不限定于所述例。例如，存储器积层膜也可以是根据极化方向来存储数据的FeFET(Ferroelectric Field EffectTransistor，铁电场效应晶体管)存储器中所包含的铁电膜。铁电膜例如由氧化铪形成。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨内，同样地包含在权利要求书中所记载的发明及其均等的范围中。
[符号的说明]
1 半导体装置
2 存储器控制器
10 存储单元阵列
11 行解码器
12 感测放大器
13 定序器
15,16 衬底
32 栅极电极
33 接触插塞
34,35,36,43,136a,136b,143a,143b 配线层
37,42,137a,137b,142a,142b 通孔插塞
38,41,138a,138b,141a,141b 金属焊垫
38A 虚设焊垫
52 绝缘膜
54 层间绝缘膜
61 绝缘层
60 存储器膜
65 半导体主体
66 芯
BL 位线
BLK 块
CL 柱状部
S 贴合面
SL 源极线
STR 串
W 晶圆
W1,W3 电路晶圆
W2,W4 阵列晶圆
WL 字线
100,100A,100A1,100A2 电路芯片
200,200A,200A1,200A2 阵列芯片。

Claims (8)

1.一种半导体装置，具备：
第1积层体、及
与所述第1积层体贴合的第2积层体，
所述第1积层体具有：
第1配线；及
第1焊垫，设置在所述第1积层体与所述第2积层体贴合的第1贴合面，且经由第1通孔而与所述第1配线电连接；
所述第2积层体具有：
第2配线；及
第2焊垫，经由第2通孔而与所述第2配线电连接，且在所述第1贴合面处与所述第1焊垫接合；
将从所述第1积层体朝向所述第2积层体的方向设为第1方向，将与所述第1方向交叉的方向设为第2方向，将与所述第1方向及所述第2方向交叉的方向设为第3方向，且
将所述第3方向上的所述第1焊垫的尺寸设为PX1，将所述第2方向上的所述第1焊垫的尺寸设为PY1，将所述第3方向上的所述第2焊垫的尺寸设为PX2，将所述第2方向上的所述第2焊垫的尺寸设为PY2时，
所述第1焊垫的尺寸及所述第2焊垫的尺寸满足下述式(1)、(2)的至少一者，
PX1＞PY1…(1)
PY2＞PX2…(2)。
2.根据权利要求1所述的半导体装置，其中
所述第1焊垫及所述第2焊垫的至少一者在从所述第1方向的俯视下为大致长方形。
3.根据权利要求1或2所述的半导体装置，其中
所述第1焊垫的尺寸及所述第2焊垫的尺寸满足下述式(3)、(4)的至少一者，
PX1＞PX2…(3)
PY2＞PY1…(4)。
4.根据权利要求1或2所述的半导体装置，其中
所述第1积层体还具备：
衬底；
逻辑电路，设置在所述衬底上；及
多个第1虚设焊垫，配置在所述逻辑电路的上方，设置在所述第1贴合面，且不与所述逻辑电路电连接；
所述第2积层体还具备：
多个第2虚设焊垫，设置在所述多个第1虚设焊垫上；及
存储单元阵列，设置在所述多个第2虚设焊垫的上方；
所述多个第1虚设焊垫及所述多个第2虚设焊垫在从所述第1方向的俯视下为大致正方形。
5.一种晶圆，具备：
第3晶圆，包含分别具有逻辑电路的多个第1单元；
第4晶圆，包含与所述多个第1单元对应地设置且分别具有存储单元阵列的多个第2单元，且与所述第3晶圆贴合；及
多个第3焊垫，设置在所述第3晶圆与所述第4晶圆的第1贴合面，且将所述多个第1单元各自所包含的所述逻辑电路、与所述多个第2单元各自所包含的所述存储单元阵列分别电连接；
所述多个第1单元分别还具有：
第3配线，在从所述第3晶圆朝向所述第4晶圆的第1方向上，设置在所述逻辑电路与所述多个第3焊垫中的任一者之间，且将所述逻辑电路与所述多个第3焊垫中的任一者电连接；及
第3通孔，设置在所述第3配线上，且将所述第3配线连接于所述多个第3焊垫中的任一者；
所述多个第1单元中的第3单元及第4单元排列在与所述第1方向交叉的第2方向上，
所述第3配线上的所述第3通孔的所述第2方向上的相对位置在所述第3单元与所述第4单元中不同。
6.一种晶圆，还具备：
第3晶圆，包含分别具有逻辑电路的多个第1单元；
第4晶圆，包含与所述多个第1单元对应地设置且分别具有存储单元阵列的多个第2单元，且与所述第3晶圆贴合；及
多个第4焊垫，设置在所述第3晶圆与所述第4晶圆的第1贴合面，且将所述多个第2单元各自所包含的所述存储单元阵列、与所述多个第1单元各自所包含的所述逻辑电路分别电连接；
所述多个第2单元分别具有：
第4配线，在从所述第3晶圆朝向所述第4晶圆的第1方向上，设置在所述存储单元阵列与所述多个第4焊垫中的任一者之间，且将所述存储单元阵列与所述多个第4焊垫中的任一者电连接；及
第4通孔，设置在所述第4配线上，且将所述第4配线连接于所述多个第4焊垫中的任一者；
所述多个第2单元中的第5单元及第6单元排列在与所述第1方向交叉的第2方向上，
所述第4配线上的所述第4通孔的所述第2方向上的相对位置在所述第5单元与所述第6单元中不同。
7.一种晶圆的制造方法，包括如下步骤：
在第3晶圆上的多个第1区域的每一个中，在所述第3晶圆上形成逻辑电路；
在所述多个第1区域的每一个中，在所述逻辑电路的上方，形成电连接于所述逻辑电路的第3配线；
在所述多个第1区域的每一个中，在所述第3配线上，形成第3通孔；
在所述多个第1区域的每一个中，在所述第3通孔上，形成第3焊垫；
在第4晶圆上的与所述多个第1区域对应的多个第2区域的每一个中，在所述第4晶圆上形成存储单元阵列；
在所述多个第2区域的每一个中，在所述存储单元阵列的上方，形成电连接于所述存储单元阵列的第4焊垫；及
以形成有所述第3焊垫的面与形成有所述第4焊垫的面对向的方式，将所述第3晶圆与所述第4晶圆在第1方向上积层并贴合；
在将与所述第1方向交叉的方向设为第2方向，将与所述第1方向及所述第2方向交叉的方向设为第3方向的情况下，
当在所述多个第1区域的每一个中，在所述第3配线上形成所述第3通孔时，进行将所述第3配线上的所述第3通孔的位置在第3方向上向接近所述第3晶圆的中心的方向变更，且在第2方向上向远离所述第3晶圆的中心的方向变更的修正之后，形成所述第3通孔。
8.根据权利要求7所述的晶圆的制造方法，其中
当在所述第3通孔上形成所述第3焊垫时，
基于所述第3通孔的位置修正所述第3焊垫的位置。
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