CN111508963A - 一种外围电路、三维存储器及其制备方法 - Google Patents

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Abstract

本申请提供一种外围电路、三维存储器及其制备方法。所述外围电路包括衬底、多个半导体器件和连接结构，多个所述半导体器件形成于所述衬底的第一表面，每一所述半导体器件的四周围设有隔离结构，以实现相邻所述半导体器件之间的隔离以实现相邻所述半导体器件之间的隔离，连接结构包括第一连接结构和第二连接结构，所述第一连接结构设于所述半导体器件背向所述衬底的一侧并与所述半导体器件的阱区连接，所述第二连接结构贯穿所述衬底和所述半导体器件的阱区，一端与所述第一连接结构连接，另一端露出所述衬底背向所述第一表面的第二表面。本申请的外围电路解决了现有技术中的新增线层导致的外围电路布线复杂，影响其与存储堆叠层的键合的问题。

Description

一种外围电路、三维存储器及其制备方法
技术领域
本发明属于半导体元器件技术领域，具体涉及一种外围电路、三维存储器及其制备方法。
背景技术
随着人们对电子产品的要求向小型化发展，对三维存储器的集成度要求越来越高。现有技术中，三维存储器的外围电路，为了追求集成度将外围电路的场效应晶体管(metaloxidesemiconductor，MOS)阵列中的单个场效应晶体管隔离，但是，将每个场效应晶体管隔离之后需要新增线层来连接每个场效应管的阱区，导致外围电路布线复杂，影响其与存储堆叠层的键合。
发明内容
本申请提供一种外围电路、三维存储器及其制备方法，解决了现有技术中的新增线层导致的外围电路布线复杂，影响其与存储堆叠层的键合的问题。
本申请保护一种外围电路，所述外围电路包括衬底、多个半导体器件和连接结构，多个所述半导体器件形成于所述衬底的第一表面，每一所述半导体器件的四周围设有隔离结构，以实现相邻所述半导体器件之间的隔离，可以理解的是，隔离结构实现了相邻所述半导体器件的物理隔离，防止相邻所述半导体器件之间的电连接。连接结构包括第一连接结构和第二连接结构，所述第一连接结构设于所述半导体器件背向所述衬底的一侧并与所述半导体器件的阱区连接，所述第二连接结构贯穿所述衬底和所述半导体器件的阱区，一端与所述第一连接结构连接，另一端露出所述衬底背向所述第一表面的第二表面。
其中，所述外围电路还包括桥接结构，所述桥接结构形成于所述半导体器件背向所述衬底的表面，且连接所述第一连接结构和所述第二连接结构之间。
其中，所述桥接结构包括依次连接的第一连接段、桥接段和第二连接段，所述第一连接段与所述第一连接结构连接，所述第二连接段与所述第二连接结构连接。
其中，所述外围电路还包括连接块，所述连接块与所述第二连接结构背离所述第二连接段的一端连接，且至少部分露出于第二表面。
其中，所述第二连接结构包括导电柱和围绕所述导电柱的外周壁的绝缘外层。
其中，所述隔离结构包括沟道隔离和底部隔离，所述沟道隔离位于所述半导体器件背向所述衬底一侧，所述底部隔离与所述沟道隔离相对设置且与所述沟道隔离连接，并且所述底部隔离贯穿所述衬底。
其中，所述半导体器件包括形成于所述第一表面的所述阱区，形成于所述阱区上的栅极结构及位于所述栅极结构两侧的源漏区。
其中，所述外围电路包括绝缘层，所述绝缘层设于所述阱区背向所述衬底的一侧，所述桥接结构形成于所述绝缘层中。
本申请还保护一种三维存储器，所述三维存储器包括存储堆叠层和与所述存储堆叠层连接的上述的外围电路。
本申请还保护一种三维存储器的制备方法，所述制备方法包括：
提供半导体结构，所述半导体结构包括多个半导体器件；
在每一所述半导体器件的正面形成与所述半导体器件的阱区连接的第一连接结构；
在所述半导体器件的背面形成与所述第一连接结构连接的第二连接结构。
其中，在所述第一连接结构形成之后，在所述第一连接结构上形成于所述第一连接结构连接的桥接结构，在形成所述第二连接结构时，所述第二连接结构与所述桥接结构连接。
其中，形成所述桥接结构的具体方法包括：
在所述半导体器件的正面形成绝缘层；
在所述绝缘层形成第一通孔和第二通孔，所述第一通孔露出所述第一连接结构；
在所述第一通孔和所述第二通孔中填充导电材料，以形成第一连接段和第二连接段；
在所述第一连接段和所述第二连接段背向所述第一连接结构的端部形成桥接段。
其中，在形成所述第二连接结构之前，将所述半导体结构与存储堆叠层键合，其中，所述正面朝向所述存储堆叠层。
其中，在将所述半导体结构与所述存储堆叠层键合和形成所述第二连接结构之间，从所述半导体器件的背面对所述半导体器件进行减薄处理。
其中，所述第二连接结构的具体形成方法包括：
在所述半导体器件减薄后的背面形成衬底；
在衬底背向所述半导体器件的表面朝向所述半导体器件的方向形成凹槽，所述凹槽露出所述第二连接段；
在所述凹槽中形成所述第二连接结构。
其中，在所述凹槽中形成所述第二连接结构具体包括：
在所述凹槽的周壁上形成绝缘外层；
在所述绝缘外层内形成导电柱。
其中，在形成所述凹槽的同时，在所述衬底背向所述半导体器件的表面朝向所述半导体器件的方向形成隔离槽，所述隔离槽露出所述半导体器件的沟道隔离，在所述隔离槽中填充绝缘材料以形成底部隔离。
其中，在所述衬底背向所述半导体器件的一侧形成与所述第二连接结构连接的连接块。
本申请提供的所述外围电路包括连接结构，连接结构包括第一连接结构和第二连接结构，所述第一连接结构设于所述半导体器件背向所述衬底的一侧并与所述半导体器件的阱区连接，所述第二连接结构贯穿所述衬底和所述半导体器件的阱区，一端与所述第一连接结构连接，另一端露出所述衬底背向所述第一表面的第二表面。换言之，本申请通过所述第二连接结构与位于所述半导体器件的正面的所述第一连接结构连接，所述半导体器件的正面即为所述半导体器件设有栅极结构的表面，从而将每一所述半导体器件的阱区的电连接从所述半导体器件的正面引出至所述半导体器件的背面一侧，进而在所述半导体器件的背面一侧连接多个所述半导体器件的阱区，避免了在所述半导体器件的正面一侧连接多个所述半导体器件的阱区容易导致的连接布线影响所述外围电路与存储堆叠层的键合的问题，保证了所述外围电路与存储堆叠层的键合质量。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例保护的一种外围电路部分俯视结构示意图。
图2是图1提供的外围电路在A-A方向的剖面结构示意图。
图3是本申请实施例提供的一种三维存储器的结构示意图。
图4是本申请实施例提供的一种三维存储器的制备方法的制备流程图。
图5是图4提供的制备方法的具体工艺结构图。
图6是图5提供的半导体结构在B-B方向的剖面结构示意图。
图7是图4提供的制备方法的具体工艺结构图。
图8是图7提供的半导体结构在C-C方向的剖面结构示意图。
图9-图15是图4提供的制备方法的具体工艺结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
随着存储阵列的字线和位线在三维存储器中变得更密集，外围电路的尺寸和外围电路上相邻半导体器件之间的间隔越来越小。同时，施加更高的电压以操作具有更高的密度和更大的储存容量的三维存储器。因此，对于三维存储器中的半导体器件维持期望的可靠性存在挑战。三维存储设备的缩放导致外围电路的尺寸更小并且相邻半导体器件之间的距离更短。因此，对于高密度和/或高电压外围电路，必须改善电隔离以防止电流穿过沟道隔离的穿通。
相关技术中，三维存储器的外围电路通过设置底部隔离，可以为两个相邻半导体器件(例如场效应晶体管)提供额外的电隔离，可以通过沟道隔离和底部隔离减小泄漏电流。换言之，底部隔离将每个半导体器件四周与相邻的半导体器件隔离开，同时也将相邻的半导体器件的阱区隔离开，以防止电流穿过沟道隔离的穿通。将每个半导体器件隔离之后需要在半导体器件的正面新增线层来连接每个场效应管的阱区，而外围电路与存储堆叠层连接也需要在半导体器件的正面形成线层，导致外围电路布线复杂，影响其与存储堆叠层的键合。
鉴于此，本申请实施例提供一种外围电路，用于解决相关技术中在半导体器件的正面新增线层导致的外围电路布线复杂，影响其与存储堆叠层的键合的问题。
请参阅图1，图1是本申请实施例保护的一种外围电路部分俯视结构示意图。图2是图1提供的外围电路在A-A方向的剖面结构示意图。
所述外围电路100包括衬底10、多个半导体器件20和连接结构30，多个所述半导体器件20形成于所述衬底10的第一表面11，每一所述半导体器件20的四周围设有隔离结构21，以实现相邻所述半导体器件20之间的隔离，可以理解的是，隔离结构21实现了相邻所述半导体器件20的物理隔离，防止相邻所述半导体器件20之间的电连接。连接结构30包括第一连接结构31和第二连接结构32，所述第一连接结构31设于所述半导体器件20背向所述衬底10的一侧并与所述半导体器件20的阱区22连接，所述第二连接结构32贯穿所述衬底10和所述半导体器件20的阱区22，一端与所述第一连接结构31连接，另一端露出所述衬底10背向所述第一表面11的第二表面12。
本申请提供的所述第一连接结构31与所述半导体器件20的阱区22连接，所述第二连接结构32贯穿所述衬底10和所述半导体器件20的阱区22，一端与所述第一连接结构31连接，另一端露出所述衬底10背向所述第一表面11的第二表面12。换言之，本申请通过所述第二连接结构32与位于所述半导体器件20的正面的所述第一连接结构31连接，所述半导体器件20的正面即为所述半导体器件20设有栅极结构23的表面，从而将每一所述半导体器件20的阱区22的电连接从所述半导体器件20的正面引出至所述半导体器件20的背面一侧，进而在所述半导体器件20的背面一侧连接多个所述半导体器件20的阱区22，避免了在所述半导体器件20的正面一侧连接多个所述半导体器件20的阱区22容易导致的连接布线影响所述外围电路100与存储堆叠层的键合的问题，保证了所述外围电路100与存储堆叠层的键合质量。
本实施例中，多个半导体器件20阵列排列，所述半导体器件20包括形成于所述第一表面11的所述阱区22，形成于所述阱区22上的栅极结构23及位于所述栅极结构23两侧的源漏区24。也就是说，半导体器件20形成在衬底10上，具体的，源漏区24形成在阱区22中(例如，在阱区22背向衬底10一侧的下方)。本实施例中，阱区22为P型阱区，所述源漏区24通过在阱区22背向衬底10的表面轻掺杂形成低掺杂区25，然后在低掺杂区25通过重掺杂形成源漏区24，栅极结构23形成在源漏区24之间的阱区22表面，栅极结构23包括形成于阱区22表面的栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠层。半导体器件20可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。当然，在其他实施例中，阱区22为N型阱区。
本实施例中的半导体器件20为场效应晶体管，且一个所述半导体器件20包括两个栅极结构23和三个源漏区24，也就是说一个半导体器件20为两个场效应晶体管，两个场效应晶体管共用一个源漏极，从而能有效提高所述外围电路100的集成度。
如图2，所述隔离结构21包括沟道隔离211和底部隔离212，所述沟道隔离211位于所述半导体器件20背向所述衬底10一侧，所述底部隔离212与所述沟道隔离211相对设置且与所述沟道隔离211连接，并且所述底部隔离212贯穿所述衬底10与所述沟道隔离211连接。沟道隔离211可以通过使用光刻和蚀刻对阱区22背向衬底10的表面进行图案化、填充绝缘材料并抛光该绝缘材料以在阱区22形成共面的表面来形成。所述底部隔离212通过使用光刻和蚀刻对衬底10的第二表面12和阱区22进行图案化、填充绝缘材料并抛光该绝缘材料以在衬底10上形成共面的表面来形成。形成沟道隔离211和底部隔离212的绝缘材料相同或不同，例如可以包括氧化硅、氮氧化硅、乙氧基硅烷(TEOS)、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。沟道隔离211和底部隔离212可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)等技术沉积形成。沟道隔离211和底部隔离212的形成还可以包括高温退火步骤，以使所设置的绝缘材料致密以改善电隔离。本申请通过底部隔离212为两个相邻半导体器件20(例如场效应晶体管)提供额外的电隔离，从而能将两个相邻半导体器件20之间的距离缩小，以提高外围电路100在横向及纵向的集成度，有效提高与其连接的存储堆叠层的存储密度。
所述外围电路100还包括连接块33，所述连接块33内嵌于所述衬底10的第二表面12并与所述第二连接结构32连接。所述连接块33背向衬底10的表面露出第二表面12，所述连接块33用于与连接半导体器件20的阱区22的线层连接。本实施例中，所述连接块33在半导体器件20厚度方向的横截面的面积大于第二连接结构32在半导体器件20厚度方向的横截面的面积，从而能保证连接块33与线层连接的更加稳固，保证了外围电路100的电性能。当然，其他实施例中，所述连接块33还可设于第二表面12并与所述第二连接结构32连接。所述连接块33至少部分露出第二表面12。
本实施例中，第一连接结构31形成于所述阱区22背向所述衬底10一侧，位于源漏区24和沟道隔离211之间。其中，所述第一连接结构31通过向所述阱区22背向衬底10一侧注入掺杂离子形成，例如进行P型掺杂。也就是说，所述第一连接结构31通过向所述阱区22背向所述衬底10的表面注入掺杂离子形成。本申请通过第一连接结构31与阱区22连接以将阱区22的电连接引出，以便于多个半导体器件20的阱区22互连。当然，在其他实施例中，当阱区22为N型阱区时，所述第一连接结构31通过向所述阱区22注入掺杂离子形成，例如进行N型掺杂。或者，第一连接结构31还可形成于阱区22朝向衬底10的一侧。
所述外围电路100包括绝缘层50和桥接结构34，所述绝缘层50设于所述阱区22背向所述衬底10的一侧，所述桥接结构34形成于所述半导体器件20背向所述衬底10的表面，也就是说，所述桥接结构34形成于所述绝缘层50中，且连接所述第一连接结构31和所述第二连接结构32之间，也即通过桥接结构34实现第一连接结构31和第二连接结构32之间的电连接。本实施例中，所述桥接结构34包括依次连接的第一连接段341、桥接段342和第二连接段343，所述第一连接段341与所述第一连接结构31连接，所述第二连接段343与所述第二连接结构32连接。当然，在其他实施例中，桥接结构34还可以是其他形态，只要能保证第一连接结构31和第二连接结构32的电连接即可。或者第二连接结构32还可以直接与第一连接结构31连接，也就是说，不需要设置桥接结构。
本实施例中，所述第二连接结构32依次贯穿衬底10、阱区22和第一连接结构31，与第二连接段343电连接。所述第二连接结构32包括导电柱321和围绕所述导电柱321的外周壁的绝缘外层322，所述绝缘外层322用于防止所述导电柱321与所述半导体器件20电连接。也即，导电柱321与第二连接段343电连接，绝缘外层322用于隔离导电柱321与阱区22和第一连接结构31之间的电导接。当然，在其他实施例中，第二连接结构32依次贯穿衬底10和阱区22，通过第二连接段343与第一连接结构31连接。或者，第二连接结构32依次贯穿衬底10和阱区22，直接与第一连接结构31连接。
本申请提供的所述外围电路100包括连接结构30，连接结构30包括第一连接结构31和第二连接结构32，所述第一连接结构31设于所述半导体器件20背向所述衬底10的一侧并与所述半导体器件20的阱区22连接，所述第二连接结构32贯穿所述衬底10和所述半导体器件20的阱区22，一端与所述第一连接结构31连接，另一端露出所述衬底10背向所述第一表面11的第二表面12。换言之，本申请通过所述第二连接结构32与位于所述半导体器件20的正面的所述第一连接结构31连接，所述半导体器件20的正面即为所述半导体器件20设有栅极结构23的表面，从而将每一所述半导体器件20的阱区22的电连接从所述半导体器件20的正面引出至所述半导体器件20的背面一侧，进而在所述半导体器件20的背面一侧连接多个所述半导体器件20的阱区22，避免了在所述半导体器件20的正面一侧连接多个所述半导体器件20的阱区22容易导致的连接布线影响所述外围电路100与存储堆叠层的键合的问题，保证了所述外围电路100与存储堆叠层的键合质量。
请参阅图3，图3是本申请实施例提供的一种三维存储器的结构示意图。所述三维存储器200包括存储堆叠层210和与所述存储堆叠层210连接的上述任意实施例中的外围电路100。所述存储堆叠层210为三维存储器200的存储阵列，通过将存储堆叠层210和所述外围电路100面对面键合以实现外围电路100对存储堆叠层210的功能支持，例如，读取、写入和擦除存储单元的数据。具体的，例如，可以在第一晶圆上制造外围电路100，并且可以在第二晶圆上制造存储堆叠层210。然后，通过将第一晶圆和第二晶圆键合在一起，可以通过各种互连来连接存储堆叠层210和外围电路100。这样，不仅可以增加三维存储器200的密度，而且外围电路100与存储堆叠层210之间的通信也可以实现更高的带宽和更低的功耗，因为可以通过衬底10(晶圆)键合来缩短互连长度。具有本申请外围电路100的三维存储器200的集成度和电稳定性有效提高。当然，其他实施例中，还可以将存储堆叠层210堆叠在外围电路100的顶部，或者在存储堆叠层210上制备外围电路100。
请参阅图4，图4是本申请实施例提供的一种三维存储器的制备方法的制备流程图，用于制备上述三维存储器200。如图4所示，所述三维存储器200的制备方法包括如下的S110～S130。
S110：提供半导体结构1，所述半导体结构1包括多个半导体器件20。
具体的，请参阅图5和图6，多个半导体器件20阵列排列，所述半导体器件20包括阱区22，形成于所述阱区22上的栅极结构23及位于所述栅极结构23两侧的源漏区24。具体的，源漏区24形成在阱区22中(例如，在阱区22正面的下方)。本实施例中，阱区22为P型阱区，所述源漏区24通过在阱区22的正面轻掺杂形成低掺杂区25，然后在低掺杂区25通过重掺杂形成源漏区24，栅极结构23形成在源漏区24之间的阱区22表面，栅极结构23包括形成于阱区22表面栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠层。半导体器件20可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。当然，在其他实施例中，阱区22为N型阱区。
本实施例中的半导体器件20为场效应晶体管，且一个所述半导体器件20包括两个栅极结构23和三个源漏区24，也就是说一个半导体器件20为两个场效应晶体管，两个场效应晶体管共用一个源漏极，从而能有效提高所述外围电路100的集成度。
本实施例中的多个半导体器件20通过沟道隔离211隔离形成。沟道隔离211位于所述阱区22的正面一侧的相邻半导体器件20之间。沟道隔离211可以通过使用光刻和蚀刻对阱区22正面进行图案化、填充绝缘材料并抛光该绝缘材料以在阱区22形成共面的表面来形成。形成沟道隔离211的绝缘材料例如可以包括氧化硅、氮氧化硅、乙氧基硅烷(TEOS)、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。沟道隔离211可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)等技术沉积形成。沟道隔离211的形成还可以包括高温退火步骤，以使所设置的绝缘材料致密以改善电隔离。
S120：在每一所述半导体器件20的正面形成与所述半导体器件20的阱区22连接的第一连接结构31。
具体的，如图7和图8，第一连接结构31形成于所述阱区22的正面，位于源漏区24和沟道隔离211之间。其中，所述第一连接结构31通过向所述阱区22的正面注入掺杂离子形成，例如进行P型掺杂。本申请通过第一连接结构31与阱区22连接以将阱区22的电连接引出，以便于多个半导体器件20的阱区22互连。当然，在其他实施例中，当阱区22为N型阱区时，所述第一连接结构31通过向所述阱区22注入掺杂离子形成，例如进行N型掺杂。或者，第一连接结构31还可形成于阱区22的背面。
如图9-图11，在所述第一连接结构31形成之后，在所述第一连接结构31上形成于所述第一连接结构31连接的桥接结构34。具体的，首先，在所述半导体器件20的正面形成绝缘层50，半导体器件20的正面和阱区22的正面朝向相同。然后，在所述绝缘层50形成第一通孔51和第二通孔52，所述第一通孔51露出所述第一连接结构31。接着，在所述第一通孔51和所述第二通孔52中填充导电材料，以形成第一连接段341和第二连接段343，从而使第一连接段341与第一连接结构31连接。最后，在所述第一连接段341和所述第二连接段343背向所述第一连接结构31的端部形成桥接段342，以连通第二连接段343和第一连接结构31。本实施例中，第二通孔52也露出所述第一连接结构31，在后续工艺中，第二连接段343会与第一连接结构31电隔离。当然，在其他实施例中，第二通孔52露出阱区22。
在形成所述第一连接结构31及桥接结构34之后，将所述半导体结构1与存储堆叠层键合，其中，所述半导体结构的正面朝向所述存储堆叠层。
具体的，将所述半导体结构1的正面朝向所述存储堆叠层(图未示)以与将存储堆叠层面对面键合，以实现外围电路100对存储堆叠层210的功能支持，例如，读取、写入和擦除存储单元的数据。当然，在其他实施例中，还可以在存储堆叠层210上制备外围电路100。
请参阅图12，在将所述半导体结构1与所述存储堆叠层键合之后，从所述半导体器件20的背面对所述半导体器件20进行减薄处理，也是对阱区22的背面进行减薄处理，以减小三维存储器的厚度，有利于三维存储器的小型化。
S130：在所述半导体器件20的背面形成与所述第一连接结构31连接的第二连接结构32。
具体的，请参阅图13-图15，首先，在所述半导体器件20减薄后的背面形成衬底10，即在阱区22的背面形成衬底10。衬底10可通过在阱区22的背面沉积氧化硅等绝缘材料形成。然后，在衬底10背向所述半导体器件20的表面朝向所述半导体器件20的方向形成凹槽13，所述凹槽13露出所述第二连接段343。最后，在所述凹槽13中形成所述第二连接结构32。具体的，在所述凹槽13的周壁上形成绝缘外层322，在所述绝缘外层322内形成导电柱321。可以理解的是，所述第二连接结构32依次贯穿衬底10、阱区22和第一连接结构31，与桥接结构34的第二连接段343电连接。所述绝缘外层322用于防止所述导电柱321与所述半导体器件20电连接。也即，导电柱321与第二连接段343电连接，绝缘外层322用于隔离导电柱321与阱区22和第一连接结构31之间的电导接。绝缘外层322的材料例如为氧化硅等绝缘材料。导电柱321的材料例如为坞等金属。绝缘外层322和导电柱321可通过沉积工艺形成。当然，在其他实施例中，第二连接结构32依次贯穿衬底10和阱区22，通过第二连接段343与第一连接结构31连接。或者，第二连接结构32依次贯穿衬底10和阱区22，直接与第一连接结构31连接。
在所述衬底10背向所述半导体器件20的一侧形成与所述第二连接结构32连接的连接块33。具体的，连接块33内嵌于衬底10内，露出衬底10背向半导体结构1的表面，连接块33采用铝等金属材料，所述连接块33用于与连接半导体器件20的阱区22的线层连接。本实施例中，所述连接块33在半导体器件20厚度方向的横截面的面积大于第二连接结构32在半导体器件20厚度方向的横截面的面积，从而能保证连接块33与线层连接的更加稳固，保证了外围电路100的电性能。
在形成所述凹槽13的同时，在所述衬底10背向所述半导体器件20的表面朝向所述半导体器件20的方向形成隔离槽14，所述隔离槽14露出所述半导体器件20的沟道隔离211，在所述隔离槽14中填充绝缘材料以形成底部隔离212。底部隔离212通过使用光刻和蚀刻对衬底10和阱区22进行图案化、填充绝缘材料并抛光该绝缘材料以在衬底10上形成共面的表面来形成。底部隔离212的绝缘材料例如可以包括氧化硅、氮氧化硅、乙氧基硅烷(TEOS)、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。底部隔离212可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)等技术沉积形成。底部隔离212的形成还可以包括高温退火步骤，以使所设置的绝缘材料致密以改善电隔离。本申请通过底部隔离212为两个相邻半导体器件20(例如场效应晶体管)提供额外的电隔离，从而能将两个相邻半导体器件20之间的距离缩小，以提高外围电路100在横向及纵向的集成度，有效提高与其连接的存储堆叠层的存储密度。
本实施例中，在形成第一连接结构31和桥接结构34之后，键合半导体结构1和存储堆叠层，然后再形成第二连接结构32。当然，在其他实施例中，存储堆叠层与半导体结构1键合顺序可以位于形成第一连接结构31和第二连接结构32之后。第一连接结构31和第二连接结构32形成的顺序可以是第一连接结构31在前，第二连接结构32在后，也可以是第二连接结构32在前，第一连接结构31在后。
本申请提供的三维存储器的制备方法通过在所述半导体器件20的背面形成与所述第一连接结构31连接的第二连接结构32，从而将每一所述半导体器件20的阱区22的电连接从所述半导体器件20的正面引出至所述半导体器件20的背面一侧，进而在所述半导体器件20的背面一侧连接多个所述半导体器件20的阱区22，避免了在所述半导体器件20的正面一侧连接多个所述半导体器件20的阱区22容易导致的连接布线影响所述外围电路100与存储堆叠层的键合的问题，保证了所述外围电路100与存储堆叠层的键合质量。
以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于申请所涵盖的范围。

Claims (18)

1.一种外围电路，其特征在于，所述外围电路包括衬底、多个半导体器件和连接结构，多个所述半导体器件形成于所述衬底的第一表面，每一所述半导体器件的四周围设有隔离结构，以实现相邻所述半导体器件之间的隔离，连接结构包括第一连接结构和第二连接结构，所述第一连接结构设于所述半导体器件背向所述衬底的一侧并与所述半导体器件的阱区连接，所述第二连接结构贯穿所述衬底和所述半导体器件的阱区，一端与所述第一连接结构连接，另一端露出所述衬底背向所述第一表面的第二表面。
2.如权利要求1所述的外围电路，其特征在于，所述外围电路还包括桥接结构，所述桥接结构形成于所述半导体器件背向所述衬底的表面，且连接所述第一连接结构和所述第二连接结构之间。
3.如权利要求2所述的外围电路，其特征在于，所述桥接结构包括依次连接的第一连接段、桥接段和第二连接段，所述第一连接段与所述第一连接结构连接，所述第二连接段与所述第二连接结构连接。
4.如权利要求3所述的外围电路，其特征在于，所述外围电路还包括连接块，所述连接块与所述第二连接结构背离所述第二连接段的一端连接，且至少部分露出于第二表面。
5.如权利要求4所述的外围电路，其特征在于，所述第二连接结构包括导电柱和围绕所述导电柱的外周壁的绝缘外层。
6.如权利要求1-5任一项所述的外围电路，其特征在于，所述隔离结构包括沟道隔离和底部隔离，所述沟道隔离位于所述半导体器件背向所述衬底一侧，所述底部隔离与所述沟道隔离相对设置且与所述沟道隔离连接，并且所述底部隔离贯穿所述衬底。
7.如权利要求6所述的外围电路，其特征在于，所述半导体器件包括形成于所述第一表面的所述阱区，形成于所述阱区上的栅极结构及位于所述栅极结构两侧的源漏区。
8.如权利要求2所述的外围电路，其特征在于，所述外围电路包括绝缘层，所述绝缘层设于所述阱区背向所述衬底的一侧，所述桥接结构形成于所述绝缘层中。
9.一种三维存储器，其特征在于，所述三维存储器包括存储堆叠层和与所述存储堆叠层连接的如权利要求1-8任一项所述的外围电路。
10.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供半导体结构，所述半导体结构包括多个半导体器件；
在每一所述半导体器件的正面形成与所述半导体器件的阱区连接的第一连接结构；
在所述半导体器件的背面形成与所述第一连接结构连接的第二连接结构。
11.如权利要求10所述的制备方法，其特征在于，在所述第一连接结构形成之后，在所述第一连接结构上形成于所述第一连接结构连接的桥接结构，在形成所述第二连接结构时，所述第二连接结构与所述桥接结构连接。
12.如权利要求11所述的制备方法，其特征在于，形成所述桥接结构的具体方法包括：
在所述半导体器件的正面形成绝缘层；
在所述绝缘层形成第一通孔和第二通孔，所述第一通孔露出所述第一连接结构；
在所述第一通孔和所述第二通孔中填充导电材料，以形成第一连接段和第二连接段；
在所述第一连接段和所述第二连接段背向所述第一连接结构的端部形成桥接段。
13.如权利要求10-12任一项所述的制备方法，其特征在于，在形成所述第二连接结构之前，将所述半导体结构与存储堆叠层键合，其中，所述正面朝向所述存储堆叠层。
14.如权利要求13任一项所述的制备方法，其特征在于，在将所述半导体结构与所述存储堆叠层键合和形成所述第二连接结构之间，从所述半导体器件的背面对所述半导体器件进行减薄处理。
15.如权利要求14所述的制备方法，其特征在于，所述第二连接结构的具体形成方法包括：
在所述半导体器件减薄后的背面形成衬底；
在衬底背向所述半导体器件的表面朝向所述半导体器件的方向形成凹槽，所述凹槽露出所述第二连接段；
在所述凹槽中形成所述第二连接结构。
16.如权利要求15所述的制备方法，其特征在于，在所述凹槽中形成所述第二连接结构具体包括：
在所述凹槽的周壁上形成绝缘外层；
在所述绝缘外层内形成导电柱。
17.如权利要求16所述的制备方法，其特征在于，在形成所述凹槽的同时，在所述衬底背向所述半导体器件的表面朝向所述半导体器件的方向形成隔离槽，所述隔离槽露出所述半导体器件的沟道隔离，在所述隔离槽中填充绝缘材料以形成底部隔离。
18.如权利要求16或17所述的制备方法，其特征在于，在所述衬底背向所述半导体器件的一侧形成与所述第二连接结构连接的连接块。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111785726A (zh) * 2020-07-07 2020-10-16 长江存储科技有限责任公司 电路芯片、三维存储器以及制备三维存储器的方法
CN111968975A (zh) * 2020-08-07 2020-11-20 长江存储科技有限责任公司 电路芯片、三维存储器以及制备三维存储器的方法
WO2022048216A1 (zh) * 2020-09-04 2022-03-10 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326557A (zh) * 2018-09-28 2019-02-12 长江存储科技有限责任公司 三维存储器结构及制造方法
CN109817573A (zh) * 2019-01-22 2019-05-28 长江存储科技有限责任公司 存储器及其形成方法
US10354980B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
CN110620114A (zh) * 2018-06-18 2019-12-27 英特尔公司 在分开处理并接合的晶圆中具有控制电路和阵列的三维（3d）存储器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354980B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
CN110620114A (zh) * 2018-06-18 2019-12-27 英特尔公司 在分开处理并接合的晶圆中具有控制电路和阵列的三维（3d）存储器
CN109326557A (zh) * 2018-09-28 2019-02-12 长江存储科技有限责任公司 三维存储器结构及制造方法
CN109817573A (zh) * 2019-01-22 2019-05-28 长江存储科技有限责任公司 存储器及其形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111785726A (zh) * 2020-07-07 2020-10-16 长江存储科技有限责任公司 电路芯片、三维存储器以及制备三维存储器的方法
CN111785726B (zh) * 2020-07-07 2021-04-13 长江存储科技有限责任公司 电路芯片、三维存储器以及制备三维存储器的方法
CN111968975A (zh) * 2020-08-07 2020-11-20 长江存储科技有限责任公司 电路芯片、三维存储器以及制备三维存储器的方法
WO2022048216A1 (zh) * 2020-09-04 2022-03-10 长鑫存储技术有限公司 半导体结构及其制作方法

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