CN110620114A - 在分开处理并接合的晶圆中具有控制电路和阵列的三维（3d）存储器 - Google Patents

在分开处理并接合的晶圆中具有控制电路和阵列的三维（3d）存储器 Download PDF

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Abstract

描述了在分开处理并且接合的晶圆中具有控制阵列和控制电路的三维（3D）存储器。在一个示例中，非易失性存储组件包括了包含非易失性存储单元的三维（3D）阵列的第一管芯和与第一管芯接合的第二管芯。第二管芯包括CMOS（互补金属氧化物半导体）电路以对非易失性存储单元的3D阵列进行存取。通过在分开的晶圆上处理CMOS电路和阵列，外设CMOS和互连不需要经受在处理存储器阵列中涉及的热循环，这能够实现对CMOS晶体管的优化和将低阻性材料用于互连。

Description

在分开处理并接合的晶圆中具有控制电路和阵列的三维（3D） 存储器
技术领域
本描述一般涉及存储器和存储装置，并且更具体的描述涉及通过在分开的晶圆中处理外设CMOS电路和阵列装置并且之后将它们相接合来制作3D NAND闪速存储器的方法。
背景技术
诸如NAND闪速存储器的闪速存储设备是非易失性存储介质。非易失性存储设备指的是即使对装置的功率中断也具有确定的状态的存储设备。闪速存储器能够被使用作为存储器（例如系统存储器）或者作为存储装置。存在跨移动、客户、以及企业部分的系统将闪速存储器用于存储（例如，诸如固态驱动器（SSD））的趋势。NAND闪速存储器的一种类型是三维（3D）NAND闪速存储器，其中垂直的NAND串（string）构成了存储阵列。虽然3D NAND闪存阵列能够在给定区域中比二维（2D）NAND存储更多的位，但是对更密集、更快速、以及更能量高效的数据存储设备存在持续的关注。
附图说明
下列描述包括具有通过本发明的实施例的实现的示例方式来给出的图示的附图的讨论。应当以示例的方式而不是以限制的方式来理解附图。如本文中所使用的，对一个或多个“实施例”或者“示例”的引用要被理解为描述包括在本发明的至少一个实现中的特定特征、结构、和/或特性。因此，本文中出现的诸如“在一个实施例中”或“在一个示例中”的短语描述了本发明的各种实施例和实现，并且不一定全部指的是同一实施例。然而，它们也不一定是互相排斥的。
图1A-1C图示了在处理的各种阶段的在相同晶圆上具有CMOS外设和存储器阵列的3D闪速存储器组件的横截面的示例。
图2A-2D图示了在处理的各种阶段的在相同晶圆上具有CMOS外设和存储器阵列的3D闪速存储器组件的横截面的示例。
图3图示了3D存储组件的横截面，其中在与阵列不同的晶圆上处理CMOS电路和互连中的一些互连。
图4A-4E图示了在处理的各种阶段中的在分开接合的管芯上具有CMOS电路和阵列的3D闪存组件的示例。
图5是形成在分开处理并且接合的晶圆上具有阵列和CMOS的3D闪速存储装置的方法的示例的流程图。
图6图示了根据一个示例的在其中能够包括在分开处理并且接合的晶圆上具有阵列和CMOS电路的3D存储组件的闪速存储装置602的框图。
图7提供了计算系统700的示范描绘，所述计算系统700能够包括其中在分开处理并且接合的晶圆上形成阵列和CMOS电路的3D存储装置。
下面是某些细节和实现的描述，包括可描绘下述的实施例中的一些或全部实施例的附图的描述，以及讨论本文中呈现的发明概念的其他潜在实施例或实现。
具体实施方式
本文中描述了在分开处理并且接合的晶圆中具有控制电路和阵列的三维（3D）存储器。
3D存储器的一种类型是3D闪速存储器，所述3D闪速存储器还可以被称为3D闪速存储设备。3D闪速存储器的一个示例是3D NAND（非AND）闪速存储器。3D存储器包括存储单元的一个或多个阵列和用来对存储单元进行存取的控制电路。通常，用于对3D闪速存储阵列进行存取的控制电路包括CMOS（互补金属氧化物半导体）电路。控制或CMOS电路还能够被称为“外设（periphery）”。
对于常规3D NAND闪速存储器，在单个晶圆上构建外设CMOS电路和NAND存储器阵列。因此，CMOS外设构建在NAND阵列旁边或者构建在阵列下面。在其中CMOS外设构建在NAND阵列旁边的情况下，CMOS外设占据着管芯的大部分，这增加了整体管芯大小。对于这两种情况，由于在构建存储器阵列中涉及的热处理，CMOS的性能以及对于互连的材料的选择是受限制的。
与常规3D存储器形成对照，通过在分开的晶圆上处理CMOS外设和存储器阵列来形成3D存储器组件。然后以高对齐精度（例如100nm或更小的对齐精度）相接合两个晶圆以完成存储器组件。通过在分开晶圆上处理CMOS外设和存储器阵列，外设CMOS和互连不必经受在处理存储器阵列中涉及的热循环。因此，在与阵列分离的晶圆上处理外设CMOS能够实现CMOS晶体管的更好优化并且使低阻性材料能够用于互连。
图1A-1C图示了在处理的各种阶段在相同晶圆上具有CMOS外设和存储器阵列的3D闪速存储器组件的横截面的示例。图1A图示了在衬底102（例如硅晶圆）上或在衬底102（例如硅晶圆）中构建CMOS外设104。CMOS外设104包括用于对存储器阵列进行存取的控制电路。CMOS外设104能够包括以下中的一个或多个：地址解码器、线驱动器、读出放大器、电荷泵、状态机、缓冲器或各种其他类型的电路。CMOS外设104通常包括晶体管，诸如n沟道金属氧化物半导体场效应晶体管（MOSFET）、p沟道MOSFET或两者。框118表示串驱动器（stringdriver）的栅极。串驱动器是给存储器装置的字线供应适当电压的晶体管。CMOS外设104还包括一层多晶体（ploy）（多晶硅）120。
图1B图示了图1A的在衬底102上并且在外设104旁边构建存储阵列106之后的晶圆的横截面。阵列106包括形成存储单元（例如NAND闪速存储单元）的柱108以及能够实现对存储单元进行存取的传导性存取线。在此操作中形成的传导性存取线包括例如字线112、SGS（选择栅极源极）114以及SGD（选择栅极漏极）110。
图1C图示了图1B的在阵列之上和在外设之上形成最终金属层之后的晶圆的横截面。金属层包括用于将外设与阵列耦合的传导性互连124（例如通孔以及其他互连）以及用于对阵列106的存储单元进行存取的传导性存取线（例如位线125）。因此，在相同晶圆上形成了外设104、阵列106以及传导性互连124。因此，外设经历了执行以形成阵列106和传导性互连124的全部处理操作。因而，外设中使用的材料被选择以经受在处理阵列中通常使用的高温和热循环。
图2A-2D还图示了在处理的各种阶段在相同晶圆上具有CMOS外设和存储器阵列的3D闪速存储器组件的横截面的示例。然而，与图示了在阵列旁边的CMOS的示例的图1A-1C不同，图2A-2D图示了在阵列之下的CMOS（CuA）的示例。在阵列之下而不是在阵列旁边形成CMOS电路的一个优点是减少了总的芯片面积。参考图2A，首先在衬底202中形成CMOS电路204（包括由框218和多晶体220表示的晶体管）。如图2B中图示的，在形成外设204之后，在CMOS电路204之上形成传导性互连224。如图2C中图示的，在传导性互连224A和CMOS电路204的顶部上构建阵列206（包括柱208、字线212、SGS 214和SGD 210）。在形成阵列206之后，在阵列206之上形成位线203和传导性互连224B以将阵列206连接到CMOS外设204。因此，类似图1A-1C中的示例，外设204、阵列206以及传导性互连224A和224B在相同晶圆上形成。因此，外设204经历执行以形成阵列206和传导性互连224A和224B的全部处理操作。因而，在外设中能够使用的材料限于能够经受在处理阵列中通常使用的高温和热循环的那些材料。
形成对照地，图3图示了其中在与阵列不同的晶圆上处理CMOS电路和互连中的一些互连的3D存储组件的横截面。因此，在图3中图示的组件包括两个管芯：一个管芯321包括阵列306并且在一个晶圆上被处理以及另一管芯323包括CMOS电路304并且在分开的晶圆上被处理。在切割晶圆之前，经由晶圆到晶圆的接合处理来接合晶圆以经由每个晶圆上的传导性互连将阵列与CMOS电路耦合。虽然未在图3中图示晶圆接合垫，但是放置在管芯321和323之间的晶圆接合垫能够被用来促进两个晶圆的接合。在其中没有接合垫的示例中，在一个晶圆的底部显露的任何传导性表面能够被接合到在另一晶圆顶部的显露的传导性表面。例如，参考图3，能够在表面333接合晶圆。因此，接合能够包括“通孔到通孔”或者“金属到金属”接合而没有居间的接合垫。管芯的非常好的对齐能够实现在没有接合垫的情况下接合晶圆。即使利用非常好的对齐，两个晶圆的传导性互连可能部分未对齐，只要对齐足够将每个晶圆上的互连电耦合。在一个示例中，在一个或两个晶圆的互连的表面上形成氮化物或氧化物的薄层，以形成扩散势垒（例如铜扩散势垒）。因此，参考图3，晶圆之间的界面330能够包括氧化物或氮化物的层（与在同一晶圆上形成的两个传导性互连之间将不具有氮化物或氧化物的层的常规组件不同）。
在图3中图示的示例中，阵列306是3D闪存阵列。使用三维（3D）电路来构建阵列306，以便在衬底顶部上构建存储器单元。这样的3D电路技术可以使用衬底（参见图4B的衬底402B）作为存储器阵列的机械基底而不将衬底本身用于存储器阵列的电路。在其他示例中，能够在衬底中形成阵列的部分。阵列能够包括任何类型的3D存储器，诸如浮置栅极闪速存储器、电荷捕获（例如替代栅极）闪速存储器、相变存储器、阻性存储器、奥式存储器、铁电晶体管随机存取存储器（FeTRAM）、纳米线存储器或者任何其他的3D存储器。在一个示例中，3D闪存阵列是在以NAND（非AND）方式接线的垂直堆叠中堆叠了多个浮置栅极或电荷捕获闪速存储器单元的堆叠式NAND闪存阵列。在另一示例中，3D闪存阵列包括NOR（非OR）存储单元。
图3中图示的示例中，阵列306包括形成存储单元（诸如NAND闪速存储单元）的柱308。图3图示了一个层叠（deck），其中每个层叠包括多个层级（tier）（层）。然而，其他示例可以包括具有两个或多于两个层叠的阵列。在其中存储单元包括浮置栅极晶体管的示例中，能够通过对存储单元的浮置栅极充电来对单元编程。浮置栅极通常包括传导性或半导体材料。在其中存储单元包括电荷捕获的示例中，能够通过在电荷捕获中存储电荷来对存储单元编程。电荷捕获一般包括绝缘材料（诸如氮化硅或其他能够存储电荷的绝缘材料）。还可以使用能够实现存储数据的其他存储单元技术。
存储阵列306包括传导性存取线以能够实现对存储单元的存取。例如，图3中图示的传导性存取线包括位线303（如图3中图示的，从页面向外延伸）、字线312、SGS（选择栅极源极）314以及SGD（选择栅极漏极）310。而且，在CMOS电路304和阵列306之间，每个管芯321和323包括传导性互连以将阵列306与CMOS电路304耦合。例如，参考管芯323，互连319将CMOS电路304与阵列306耦合。管芯321还包括能够实现将阵列耦合到CMOS电路或将CMOS电路耦合到存储组件外部的其他电路的传导性互连（例如，313、317、327以及诸如通孔309、311和315的通孔）。在图示的示例中，通孔311以错列或阶梯状的配置与字线312耦合。
在阵列306之下是控制电路304。在一个示例中，控制电路304包括CMOS电路（并且因此被称为“阵列下的CMOS”或CuA）。在一个这样的示例中，首先在衬底302中形成CMOS电路304，跟着有在CMOS电路304之上形成传导性互连319。与常规CuA装置不同,阵列并不构建在与CMOS电路相同晶圆上。替代地，在分开的晶圆上构建阵列，并且然后接合晶圆使得阵列在CMOS电路之上。使用类似技术来在存储阵列旁边形成CMOS电路也是可能的。虽然术语“阵列下的CMOS”指示阵列和CMOS电路一个堆叠在另一个之上，在一个示例中，CMOS电路能够部分位于阵列之下并且部分在阵列旁边。无论控制电路是在阵列之下还是在阵列旁边，控制电路都可以被称为“外设”。
CMOS电路304包括控制对阵列306的存取的电路。控制电路304包括以下的一个或多个：地址译码器、线驱动器、读出放大器、电荷泵、状态机、缓冲器、或各种其他类型的电路。控制电路304一般包括晶体管。在一个示例中，控制电路304包括n沟道金属氧化物半导体场效应晶体管（MOSFET）、p沟道MOSFET或两者。控制电路304还能够包括多晶体布线320。控制电路304使用通孔来与存取线耦合以允许控制电路304与存取线之间的电通信，并且因此能够实现对存储单元的存取。由传导性材料（例如金属）或半导体材料形成传导性存取线、传导性互连、以及通孔以能够实现组件之间的电耦合。
在一个示例中，在接合两个晶圆之前，翻转晶圆中的一个晶圆。图3中图示的示例中，翻转包括阵列的晶圆，导致当与常规3D NAND阵列相比时倒转的阵列。当翻转具有阵列的晶圆，阵列的特征是颠倒的。例如，通孔311和309以及柱308在顶部比在底部（接近CMOS电路304的末端）具有更小的宽度。形成对照地，通孔315在接合晶圆之后被形成，所以与通孔309和311不同，通孔的顶部比通孔的底部更宽。而且，字线的阶梯形状被颠倒，使得最短的字线在阵列的底部且最长的字线在阵列的顶部。在另一示例中，具有阵列的晶圆在接合前没有被翻转。然而，翻转具有阵列的晶圆能够简化集成。
在分开的晶圆上形成CMOS电路和阵列并且然后接合晶圆以形成3D存储组件能够实现将更高性能材料用于互连。当在相同晶圆上构建CMOS和阵列时，通常存在对CMOS或对阵列的优化进行妥协，因为它们各自遵守相同的处理操作。因此，钨或可以经受热循环的另外金属通常用于所有互连。然而，分开地形成CMOS电路和阵列使不同材料能够用于每个晶圆的互连。例如，在具有阵列的晶圆上的互连能够包括钨或者能够经受在形成阵列期间执行的热循环的另外材料，并且在其他晶圆上的互连能够包括诸如铜或另外不同材料的材料。例如，参考图3，管芯323的互连319能够包括一种金属（例如铜）并且管芯321的互连317能够包括不同的金属（例如钨）。
在分开的晶圆上形成CMOS电路和阵列并且然后接合晶圆以形成3D存储组件也能够实现改进的位线存取。因为具有阵列的晶圆在接合之前被翻转，与传统3D NAND组件相比位线303更接近CMOS电路304。因此，与传统3D NAND组件形成对照，位线能够由CMOS电路经由位线303与CMOS电路304之间的互连被直接地存取而不需要经过阵列306并且不需要在阵列边缘上形成额外的传导性互连。
因此，在分开的晶圆上构建外设和阵列能够实现在常规3D存储组件中不可能的若干项优化。例如，在分开的晶圆上处理的CMOS装置不需要经受在存储器单元处理期间使用的热循环并且因此能够以更少的总体热循环预算来被更好地优化。类似地，优化存储器单元性能的总体热预算无须考虑其对CMOS装置性能的影响，因为CMOS装置现在在分开的晶圆上处理。此外，在存储器单元之下的互连能够利用具有低阻性的材料（诸如铜），因为它们不经历在单元处理期间所使用的高温处理步骤。
图4A-4E图示了在处理的各种阶段中在分开接合的管芯上具有CMOS电路和阵列的3D闪存组件的示例。通过在分开的晶圆上处理阵列和CMOS电路来形成图4A-4D中的3D闪存组件并且然后经由晶圆到晶圆的接合来接合晶圆。图4A图示了一个晶圆（晶圆1），其中在衬底402中和/或在衬底402上形成了CMOS电路404。在CMOS电路404之上形成了传导性互连419。形成传导性互连通常包括沉积金属层（例如在CMOS电路之上）以及蚀刻金属层以形成传导性互连。在一个示例中，诸如铜的传导性金属用于形成传导性互连。
如在图4B中图示的，在分开的晶圆（晶圆2）的衬底402B之上形成了阵列406。阵列能够与以上描述的图3的阵列306相同或相似。阵列406包括柱408、字线412、位线403、SGS414以及SGD 410。在阵列之上形成了传导性互连417、427、411以及409。形成传导性互连通常包括沉积金属层（例如在阵列之上）以及蚀刻金属层以形成传导性互连。形成通孔通常涉及蚀刻通孔穿过底层以及在蚀刻的通孔中沉积金属或其他传导性材料。在一个示例中，晶圆2上的传导性互连由钨或能够经受在处理阵列406中涉及的热循环的其他金属形成。因此，在一个这样的示例中，由与晶圆1上的传导性互连不同的金属形成晶圆2上的传导性互连。
如在图4C中图示的，然后晶圆2被翻转成倒转的并且接合在晶圆1的顶部上。将晶圆接合在一起涉及将附着到晶圆的接合垫接合在一起或者在晶圆的传导性接触件处将晶圆接合在一起的晶圆到晶圆接合技术。具有亚微米的对齐精度的晶圆到晶圆接合是可行的并且能够涉及以下工艺流程。首先清洁晶圆并且（通过表面处理）激活表面以增强接合。接着是使用面对面（F2F）精密光学对齐来对齐晶圆，这能够实现亚µm对齐精度。一旦对齐，晶圆便在常规洁净室环境中通过热压缩来接合。优化的加工和处理顺序能够确保跨整个晶圆维持亚µm对齐精度。
如图4D中图示的，在接合之后，移除晶圆2的块体（例如衬底402B），保留阵列406和互连。衬底402B能够通过在晶圆的背面（例如在翻转和接合之后现在面朝上的晶圆的底部）执行化学机械平坦化（CMP）或的其他的适合的处理来移除。在图4E中，金属的顶层413通过通孔415连接到正处于阵列层之下的金属层427，从而完成NAND存储器组件。
图5是形成在分开处理并且接合的晶圆上具有阵列和CMOS的3D闪速存储装置的方法的示例的流程图。能够使用图5的方法500来形成诸如在图3中图示的组件的3D闪速存储组件。下列操作可以涉及半导体处理技术，包括沉积、蚀刻、光刻、退火、抛光、掺杂（例如经由注入或其他处理）和/或其他半导体处理技术。
方法500在操作502以在第一晶圆上形成3D非易失性存储阵列开始。非易失性存储阵列能够是例如3D NAND闪速存储（存储器）阵列。例如，图4B图示了在第一晶圆（晶圆2）之上形成的NAND闪存阵列的示例。在操作504，用于对阵列进行存取的CMOS电路在第二晶圆上形成。例如，图4A图示了在第二晶圆（晶圆1）中和/或在第二晶圆（晶圆1）上形成的CMOS电路的示例。在操作506，晶圆然后通过传导性互连被接合在一起。如以上提到的，可以可选择地将接合垫附着到晶圆，在这种情况下晶圆能够在接合垫处与彼此相接合。
图6图示了根据一个示例的其中能够包括在分开处理并且接合的晶圆上具有阵列和CMOS电路的3D存储组件的闪速存储装置602的框图。虽然针对装置602并且贯穿本公开使用术语闪速存储设备，但是闪速存储装置还能够被称为闪速存储器装置。在一个示例中，闪速存储装置602是包括闪速存储组件622的固态驱动器（SSD）。闪速存储组件622包括用于存储数据的非易失性存储阵列631。闪速存储组件622还包括CMOS电路633来对存储阵列631进行存取。如以上讨论的，闪速存储组件622能够包括接合在一起的多个管芯。每个管芯能够包括存储阵列并且在给定管芯上的共享的CMOS电路能够实现对多个管芯上的阵列进行存取。虽然在图6中图示了单个闪速存储组件，但是闪速存储装置602能够包括多于一个闪速存储组件。
在一个示例中，闪速存储装置602能够是使用PCI高速（PCIe）、串行高级技术附连（ATA）、并行ATA和/或通用串行总线（USB）接口来连接到处理器的基于闪存的驱动器。存储阵列631能够包括NAND闪存、NOR闪存、相变存储器（PCM）、具有开关的相变存储器（PCMS）、阻性存储器或其他非易失性存储介质中的一个或多个。数据可以被存储在单级单元（SLC）、三级单元（TLC）、四级单元（QLC）和/或多级单元（MLC）格式中。
除了非易失性存储设备631，闪速存储装置602还能够包括DRAM 608（或其他易失性存储器）。DRAM 608包括当闪速存储装置602上电（例如，可操作）时能够存储数据的易失性存储器。DRAM能够遵从由联合电子装置工程委员会（JEDEC）颁布的标准，诸如用于DDR双倍数据速率（DDR）SDRAM的JESD79F、用于DDR2 SDRAM的JESD79-2F、用于DDR3 SDRAM的JESD79-3F、用于DDR4 SDRAM的JESD79-4A、LPDDR3（低功率双数据速率版本3，2013年8月由JEDEC（联合电子装置工程委员会）,由JEDEC JESD209-3B最初公布）、LPDDR4 （低功率双倍数据速率（LPDDR）版本4，JESD209-4，由JEDEC在2014年8月最初公布）或者其他JEDEC标准（这些标准在www.jedec.org上可得到）。可以使用其他易失性存储器。一些闪速存储装置不包括DRAM（例如“无DRAM”的SSD）。在一个这样的示例中，闪速存储装置能够包括诸如SRAM的SSD控制器存储器（未示出）。DRAM 608能够用来存储与闪速存储装置602的操作有关的数据，诸如逻辑到物理的间接表（indirection table）或者其他这样的信息。
闪速存储装置602还包括控制器630以控制对存储组件622的存取。在一个示例中，控制器630包括到存储组件622的输入/输出（I/O）接口并且包括到主机的接口（未在图6中示出）。控制器630包括用来进行通信以控制对存储设备622的写和从存储设备622的读的硬件逻辑（例如命令逻辑）。命令逻辑包括用来生成和发出命令以对存储设备631的存储单元进行读的电路。CMOS电路应用电压选通信号以响应于来自控制器630的命令来对存储阵列631的存储单元进行读和写。因此，CMOS电路633包括用来将来自控制器630的命令解码的电路并且根据接收的命令对存储器单元应用读或写选通信号。控制器还能包括纠错码（ECC）逻辑来检测和纠正从存储设备631读的数据中的错误。控制器630可以是连接到诸如串行ATA或集成驱动电子设备控制器的接口的专用集成电路控制器（ASIC）装置。在另一示例中，控制器630包括处理器或其他处理电路（未示出）。在一个示例中，控制器630可以被包括在单个集成电路芯片上的片上系统（SoC）中。
闪速存储装置602还能够包括固件（未示出）。固件能够执行各种各样的功能，诸如转换、垃圾收集、磨损均衡（wear levelling）以及针对闪速存储装置602的操作和优化的其他功能。在一个示例中，固件能够包括闪存转换层（FTL），其包括提供间接（indirection）来针对逻辑地址（诸如从文件系统中接收的请求的逻辑块地址（LBA））而识别物理地址空间的逻辑。
闪速存储装置602可以存在于计算机的外壳（package）的范围内（例如在膝上型电脑/笔记本电脑或其他计算机内）或者还可以经由诸如局域网（例如以太网网络）或甚至广域网（诸如无线蜂窝网络、互联网等）的更大的网络来对闪速存储装置602进行存取。
图7提供了计算系统700（例如智能手机、平板计算机、膝上型计算机、台式计算机、服务器计算机等）的示范描述，所述计算机系统700能够包括其中在分开处理并且接合的晶圆上形成阵列和CMOS电路的3D存储装置。如在图7中所观察的，系统700可以包括一个或多个处理器或者处理单元701（例如（一个或多个）主机处理器）。（一个或多个）处理器701可以包括一个或多个中央处理单元（CPU），所述CPU中的每个可以包括例如多个通用处理核。（一个或多个）处理器701可以还包括或备选地包括一个或多个图形处理单元（GPU）或其他处理单元。（一个或多个）处理器701可以包括存储器管理逻辑（例如存储器控制器）和I/O控制逻辑。
系统700还包括存储器702（例如系统存储器）、非易失性存储设备704、通信接口706以及其他组件708。其他组件可以包括，例如显示器（例如触摸屏、平面面板）、电源（例如电池或/或其他电源）、传感器、功率管理逻辑或其他组件。通信接口706可以包括用来支持通信接口的逻辑和/或特征。针对这些示例，通信接口706可以包括根据各种通信协议或标准来操作以通过直接或网络通信链路或者信道来通信的一个或多个通信接口。直接通信可以经由使用在一个或多个工业标准（包括后代和变体）中描述的通信协议或标准（诸如与PCIe规范相关联的那些协议标准）而发生。网络通信可以经由使用通信协议或标准（诸如在由IEEE所颁发的一个或多个以太网标准中描述的那些协议或标准）而发生。例如，一个这样的以太网标准可以包括IEEE 802.3。网络通信还可以根据诸如OpenFlow交换机规范的一个或多个OpenFlow规范而发生。通信接口的其他示例包括，例如本地有线点对点链路（例如USB）接口、无线局域网（例如WiFi）接口、无线点对点链路（例如蓝牙）接口、全球定位系统接口和/或其他接口。
计算系统还包括非易失性存储设备704，其可以是系统的大容量存储组件。非易失性存储设备704能够与以上描述的图7的闪速存储装置702相似或相同。非易失性类型的存储器可以包括字节或块可寻址的非易失性存储器，诸如但不限于，多阈值级NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器（PCM）、阻性存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）、合并忆阻器技术的磁阻式随机存取存储器（MRAM）、自旋转移矩MRAM（STT-MRAM）、包括硫属化物相变材料（例如硫属化物玻璃）的三维（3D）交叉点存储器结构（下文中称为“3D交叉点存储器”）或以上任一项的组合。在一个示例中，非易失性存储设备704可以包括由一个或多个SSD组成的大容量存储设备。SSD能够由包括在分开的晶圆上处理的CMOS电路和阵列的闪速存储器芯片组成，所述分开的晶圆然后借助于如以上描述的晶圆到晶圆接合技术而被接合。
因此，通过在分开的晶圆上处理CMOS电路和阵列，外设CMOS和互连不必经受处理存储器阵列中涉及的热循环，这能够实现对CMOS晶体管的优化和将低阻性材料用于互连。
下列是一些示例。在一个示例中，非易失性存储组件包括了包含非易失性存储单元的三维（3D）阵列的第一管芯以及与第一管芯接合的第二管芯。第二管芯包括CMOS（互补金属氧化物半导体）电路以对非易失性存储单元的3D阵列进行存取。在一个示例中，第一管芯包括与非易失性存储单元的3D阵列耦合的第一传导性互连，第一传导性互连包括第一金属。第二管芯包括与CMOS电路耦合的第二传导性互连，第二传导性互连包括与第一金属不同的第二金属。第一传导性互连与第二传导性互连接合以将3D阵列与CMOS电路耦合。在一个这样的示例中，第一金属包括钨并且第二金属包括铜。在一个示例中，第一管芯的非易失性存储单元的3D阵列位于第二管芯的CMOS电路之上。非易失性存储单元的3D阵列包括柱，柱的较宽末端被设置成接近于与第二管芯接合的第一管芯的侧边。在一个示例中，非易失性存储组件包括在第一管芯的第一传导性互连和第二管芯的第二传导性互连之间的金属氮化物或金属氧化物的层。
在一个示例中，组件包括在第一管芯上的第一传导性通孔。第一传导性通孔将字线与第一管芯的传导性互连相耦合。在一个这样的示例中，组件包括在第二管芯上的第二传导性通孔。第二传导性通孔将CMOS电路与第一管芯相耦合。在一个这样的示例中，第一管芯的第一传导性通孔相对于第二管芯的第二传导性通孔是倒转的。在一个示例中，在第一管芯上的第三传导性通孔将在第一管芯底部的传导性互连与在第一管芯顶部的传导性互连相耦合。在一个这样的示例中，第三传导性通孔相对于第一管芯的第一传导性通孔是倒转的。在一个示例中，组件进一步包括位线以对非易失性存储单元的3D阵列进行存取，位线被设置在接近于CMOS电路的3D阵列的侧边上。
在一个示例中，系统包括处理器和与处理器耦合的非易失性存储装置。存储装置包括了包括非易失性存储单元的三维（3D）阵列的第一管芯以及与第一管芯接合的第二管芯，第二管芯包括CMOS（互补金属氧化物半导体）电路以对非易失性存储单元的3D阵列进行存取。
在一个示例中，三维（3D）NAND闪速存储器组件包括了包含NAND闪速存储器单元的三维（3D）阵列的第一管芯以及与第一管芯接合的第二管芯，第二管芯包括控制电路以对NAND闪速存储器单元的3D阵列进行存取。
在一个示例中，制造非易失性存储装置的方法涉及在第一晶圆上形成三维（3D）非易失性存储阵列；在第二晶圆上形成CMOS电路以对3D非易失性存储阵列进行存取；以及将第一晶圆的传导性互连与第二晶圆的传导性互连相接合。在一个示例中，方法进一步涉及在第一晶圆的3D非易失性存储阵列之上形成第一传导性互连；在第二晶圆的CMOS电路之上形成第二传导性互连；以及在接合之前，翻转第一晶圆并且将第一传导性互连与第二传导性互连对齐。在一个示例中，方法涉及在接合之后，移除在其之上形成了3D非易失性存储阵列的第一晶圆的块体；在移除之后保留3D非易失性存储阵列和第一传导性互连并且在第一晶圆的保留层之上形成金属层，金属层经由通孔与第一传导性互连耦合。在一个示例中，形成第一传导性互连包括在阵列之上沉积第一金属层并且蚀刻第一金属层以形成第一传导性互连，并且形成第二传导性互连包括沉积包括与第一金属层不同的金属的第二金属层并且蚀刻第二金属层以形成第二传导性互连。
本发明的实施例可以包括上面陈述的各种过程。可以在机器可执行的指令中实施过程。指令能够用于促使一般用途或特殊用途处理器来执行特定过程。备选地，这些过程可以由包含用于执行处理的硬接线逻辑电路或可编程逻辑电路（例如FPGA、PLD）的专用/定制硬件组件来执行，或者由编程的计算机组件和定制硬件组件的任何组合来执行。
本发明的元件还可以被提供作为用于存储机器可执行指令的机器可读介质。机器可读介质可以包括但不限于适合用于存储电子指令的软盘、光盘、CD-ROM，以及磁光盘、闪速存储器、ROM、RAM、EPROM、EEPROM、磁卡或光卡、传播介质或者其他类型的介质/机器可读介质。例如，本发明可以作为计算机程序而被下载，所述计算机程序可以通过载波或其他传播介质中实施的数据信号的方式经由通信链路（例如调制解调器或网络连接）从远程计算机（例如服务器）传递到请求计算机（例如客户端）。
如本文示出的流程图提供了各种处理动作的序列的示例。流程图能够指示由软件或固件例程以及物理操作来执行操作。在一个示例中，流程图能够示出能够在硬件、软件或组合中实现的有限状态机（FSM）的状态。虽然以特定序列或次序示出，但是除非另外说明，能够修改动作的次序。因此，图示的实施例应当仅被理解为示例，并且能够以不同次序执行过程，并且能够并行地执行一些动作。此外，在各种示例中能够省略一个或多个动作；因此，并非在每个实施例中都要求所有动作。其他工艺流程是可能的。
在一定程度上在本文中描述各种操作或功能，能够将它们描述或定义为软件代码、指令、配置、数据或组合。内容能够是直接可执行（“对象”或“可执行”形式）、源代码或差分码（“增量”或“补丁”码）。能够借助于其上存储有内容的制品或借助于操作通信接口以经由通信接口发送数据的方法来提供本文中描述的实施例的软件内容。机器可读存储介质能够促使机器执行所描述的操作和功能并且包括采用机器（例如计算装置、电子系统等）可存取的形式存储信息的任何机构，诸如可记录/非可记录介质（例如只读存储器（ROM）、随机存取存储器（RAM）、磁盘存储介质、光存储介质、闪速存储器装置等）。通信接口包括通过接口连接到硬接线介质、无线介质、光介质等中的任何介质以与另一装置进行通信的任何机构，诸如存储器总线接口、处理器总线接口、因特网连接、盘控制器等。能够通过提供配置参数或发送信号或其两者来配置通信接口以准备通信接口来提供描述软件内容的数据信号。能够经由发送给通信接口的一个或多个命令或信号来访问通信接口。
本文中描述的各种组件能够是用于执行所描述的功能或者操作的部件。本文中描述的每个组件包括软件、硬件或者这些的组合。能够将组件实现为软件模块、硬件模块、特殊用途硬件（例如专用硬件、专用集成电路（ASIC）、数字信号处理器（DSP）等）、嵌入式控制器、硬接线电路等。
除了本文中描述的内容之外，能够对本发明公开的实施例和实现进行各种修改而不脱离它们的范围。上面用来描述特征的方位和位置的术语（诸如“顶部”、“底部”、“之上”、“之下”以及其他描述位置）旨在阐明特征相对于其他特征的相对位置，并且不描述固定或绝对位置。例如，被描述为在底部晶圆上面或在底部晶圆之上的顶部晶圆的晶圆能够被描述为在顶部晶圆之下或在顶部晶圆下面的底部晶圆。因此，应当在说明性并且不是限制性的意义上解释本文中的图示和示例。应当仅通过参考随附的权利要求书来度量发明的范围。

Claims (20)

1. 一种非易失性存储组件，包括：
包括非易失性存储单元的三维（3D）阵列的第一管芯；以及
与所述第一管芯接合的第二管芯，所述第二管芯包括CMOS（互补金属氧化物半导体）电路以对所述非易失性存储单元的3D阵列进行存取。
2. 如权利要求1所述的非易失性存储组件，其中：
所述第一管芯包括与所述非易失性存储单元的3D阵列耦合的第一传导性互连，所述第一传导性互连包括第一金属；以及
所述第二管芯包括与所述CMOS电路耦合的第二传导性互连，所述第二传导性互连包括与所述第一金属不同的第二金属；
其中所述第一传导性互连与所述第二传导性互连相接合以将所述3D阵列与所述CMOS电路相耦合。
3.如权利要求2所述的非易失性存储组件，其中所述第一金属包括钨并且所述第二金属包括铜。
4. 如权利要求1所述的非易失性存储组件，其中：
所述第一管芯的所述非易失性存储单元的3D阵列设置在所述第二管芯的所述CMOS电路之上；以及
所述非易失性存储单元的3D阵列包括柱，所述柱的较宽末端被设置成接近于与所述第二管芯接合的所述第一管芯的侧边。
5.如权利要求2所述的非易失性存储组件，进一步包括：
在所述第一管芯的所述第一传导性互连和所述第二管芯的所述第二传导性互连之间的金属氮化物或金属氧化物的层。
6. 如权利要求1所述的非易失性存储组件，进一步包括：
在所述第一管芯上的第一传导性通孔，所述第一传导性通孔将字线与所述第一管芯的传导性互连相耦合；以及
在所述第二管芯上的第二传导性通孔，所述第二传导性通孔将所述CMOS电路与所述第一管芯相耦合，其中所述第一管芯的所述第一传导性通孔相对于所述第二管芯的所述第二传导性通孔是倒转的。
7.如权利要求6所述的非易失性存储组件，进一步包括：
在所述第一管芯上的第三传导性通孔，所述第三传导性通孔将在所述第一管芯底部的传导性互连与在所述第一管芯顶部的传导性互连相耦合，所述第三传导性通孔相对于所述第一管芯的所述第一传导性通孔是倒转的。
8.如权利要求1所述的非易失性存储组件，进一步包括：
对所述非易失性存储单元的3D阵列进行存取的位线，所述位线被设置在接近于所述CMOS电路的所述3D阵列的侧边上。
9. 一种系统，所述系统包括：
处理器；以及
与所述处理器耦合的非易失性存储装置，所述存储装置包括：
包括非易失性存储单元的三维（3D）阵列的第一管芯；以及
与所述第一管芯接合的第二管芯，所述第二管芯包括CMOS（互补金属氧化物半导体）电路以对所述非易失性存储单元的3D阵列进行存取。
10. 如权利要求9所述的系统，其中：
所述第一管芯包括与所述非易失性存储单元的3D阵列相耦合的第一传导性互连，所述第一传导性互连包括第一金属；以及
所述第二管芯包括与所述CMOS电路耦合的第二传导性互连，所述第二传导性互连包括与所述第一金属不同的第二金属；
其中所述第一传导性互连与所述第二传导性互连相接合以将所述3D阵列与所述CMOS电路相耦合。
11.如权利要求10所述的系统，其中所述第一金属包括钨并且所述第二金属包括铜。
12. 如权利要求9所述的系统，其中：
所述第一管芯的所述非易失性存储单元的3D阵列设置在所述第二管芯的所述CMOS电路之上；以及
所述非易失性存储单元的3D阵列包括柱，所述柱的较宽末端被设置成接近于与所述第二管芯接合的所述第一管芯的侧边。
13.如权利要求10所述的系统，进一步包括：
在所述第一管芯的所述第一传导性互连与所述第二管芯的所述第二传导性互连之间的金属氮化物或金属氧化物的层。
14.如权利要求9所述的系统，进一步包括：
对所述非易失性存储单元的3D阵列进行存取的位线，所述位线被设置在接近于所述CMOS电路的所述3D阵列的侧边上。
15. 一种三维（3D）NAND闪速存储器组件，包括：
包括NAND闪速存储器单元的三维（3D）阵列的第一管芯；以及
与所述第一管芯接合的第二管芯，所述第二管芯包括控制电路以对所述NAND闪速存储器单元的3D阵列进行存取。
16. 如权利要求15所述的3D NAND闪速存储器组件，其中：
所述第一管芯包括与所述NAND闪速存储器单元的3D阵列耦合的第一传导性互连，所述第一传导性互连包括第一金属；以及
所述第二管芯包括与所述控制电路耦合的第二传导性互连，所述第二传导性互连包括与所述第一金属不同的第二金属；
其中所述第一传导性互连与所述第二传导性互连相接合以将所述3D阵列与所述控制电路相耦合。
17. 如权利要求16所述的3D NAND闪速存储器组件，其中所述第一金属包括钨并且所述第二金属包括铜。
18. 如权利要求15所述的3D NAND闪速存储器组件，其中：
所述第一管芯的所述NAND闪速存储器单元的3D阵列设置在所述第二管芯的所述控制电路之上；以及
所述NAND闪速存储器单元的3D阵列包括柱，所述柱的较宽末端被设置成接近于与所述第二管芯接合的所述第一管芯的侧边。
19. 如权利要求16所述的3D NAND闪速存储器组件，进一步包括：
在所述第一管芯的所述第一传导性互连与所述第二管芯的所述第二传导性互连之间的金属氮化物或金属氧化物的层。
20. 如权利要求15所述的3D NAND闪速存储器组件，进一步包括：
对所述NAND闪速存储器单元的3D阵列进行存取的位线，所述位线被设置在接近于所述控制电路的所述3D阵列的侧边上。
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