KR20190142716A - 개별적으로 처리되어 본딩된 웨이퍼들에서의 제어 회로 및 어레이를 갖는 3차원(3d) 메모리 - Google Patents

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칼레드 나스낫
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인텔 코포레이션
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Abstract

개별적으로 처리되어 본딩된 웨이퍼들에서의 어레이 및 제어 회로를 갖는 3차원(3D) 메모리가 설명된다. 일 예에서, 비휘발성 저장 컴포넌트는 비휘발성 저장 셀들의 3차원(3D) 어레이를 포함하는 제1 다이 및 제1 다이와 본딩된 제2 다이를 포함한다. 제2 다이는 비휘발성 저장 셀들의 3D 어레이에 액세스하기 위한 CMOS(complementary metal oxide semiconductor) 회로를 포함한다. 개별 웨이퍼들 상에서 CMOS 회로와 어레이를 처리함으로써, 주변부 CMOS 및 인터커넥트들은 메모리 어레이를 처리하는 데 수반되는 열 사이클들을 견딜 필요가 없으며, 이는 CMOS 트랜지스터들에 대한 최적화들 및 인터커넥트들에 대한 낮은 저항성 재료의 사용을 가능하게 한다.

Description

개별적으로 처리되어 본딩된 웨이퍼들에서의 제어 회로 및 어레이를 갖는 3차원(3D) 메모리{THREE-DIMENSIONAL (3D) MEMORY WITH CONTROL CIRCUITRY AND ARRAY IN SEPARATELY PROCESSED AND BONDED WAFERS}
설명들은 일반적으로 메모리 및 저장 디바이스들에 관한 것이고, 더욱 구체적인 설명들은 개별 웨이퍼들에서 주변 CMOS 회로 및 어레이 디바이스들을 처리하고 후속하여 그것들을 본딩함으로써 3D NAND 플래시 메모리를 제조하는 방법에 관한 것이다.
NAND 플래시 메모리와 같은 플래시 스토리지(flash storage)는 비휘발성 저장 매체이다. 비휘발성 스토리지는 디바이스에 전력이 중단되더라도 확정적인 상태를 갖는 스토리지를 지칭한다. 플래시 메모리는 메모리(예를 들어, 시스템 메모리)로서 또는 저장 디바이스로서 사용될 수 있다. 모바일, 클라이언트, 및 기업 세그먼트들에 걸친 시스템들이 저장을 위해 플래시 메모리(예를 들어, 솔리드 스테이트 드라이브(SSD)들과 같은 것)를 사용하는 경향이 있다. 하나의 타입의 NAND 플래시 메모리는, 수직 NAND 스트링들이 저장 어레이를 구성하는, 3차원(3D) NAND 플래시 메모리이다. 3D NAND 플래시 어레이들이 2차원(2D) NAND보다 주어진 영역에 더 많은 비트를 저장할 수 있지만, 더 조밀하고, 더 빠르고, 더 전력 효율적인 데이터 스토리지에 계속 관심이 있다.
다음 설명은 본 발명의 실시예들의 구현들의 예로서 주어진 예시들을 갖는 도면들에 대한 논의를 포함한다. 도면들은 제한이 아니라 예시인 것으로 이해되어야 한다. 본 명세서에서 사용되는 바와 같이, 하나 이상의 "실시예들" 또는 "예들"에 대한 참조들은 본 발명의 적어도 하나의 구현에 포함되는 특정 특징, 구조, 및/또는 특성을 설명하는 것으로서 이해되어야 한다. 따라서, 본 명세서에서 나타나는 "실시예에서" 또는 "일 예에서"와 같은 문구들은 본 발명의 다양한 실시예들 및 구현들을 설명하고, 반드시 모두가 동일한 실시예를 지칭하는 것은 아니다. 그러나, 이것들은 또한 반드시 상호 배타적인 것도 아니다.
도 1a 내지 도 1c는 다양한 처리 스테이지들에서 동일한 웨이퍼 상에 CMOS 주변부 및 메모리 어레이를 갖는 3D 플래시 메모리 컴포넌트의 단면의 예를 도시한다.
도 2a 내지 도 2d는 다양한 처리 스테이지들에서 동일한 웨이퍼 상에 CMOS 주변부 및 메모리 어레이를 갖는 3D 플래시 메모리 컴포넌트의 단면의 예를 도시한다.
도 3은 CMOS 회로와 인터커넥트들(interconnects) 중 일부가 어레이와는 상이한 웨이퍼 상에서 처리되는 3D 저장 컴포넌트의 단면을 도시한다.
도 4a 내지 도 4e는 다양한 처리 스테이지들에서 개별 본딩된 다이들 상에 CMOS 회로 및 어레이를 갖는 3D 플래시 컴포넌트의 예를 도시한다.
도 5는 개별적으로 처리되어 본딩된 웨이퍼들 상에 어레이 및 CMOS를 갖는 3D 플래시 저장 디바이스를 형성하는 방법의 예의 흐름도이다.
도 6은 일 예에 따른, 개별적으로 처리되어 본딩된 웨이퍼들 상에 어레이 및 CMOS 회로를 갖는 3D 저장 컴포넌트가 포함될 수 있는 플래시 저장 디바이스(602)의 블록도를 도시한다.
도 7은 개별적으로 처리되어 본딩된 웨이퍼들 상에 어레이 및 CMOS 회로가 형성되는 3D 저장 디바이스를 포함할 수 있는 컴퓨팅 시스템(700)의 예시적인 도면을 제공한다.
본 명세서에 제시된 발명 개념들의 다른 잠재적인 실시예들 또는 구현들을 논의하는 것은 물론이고, 아래에 설명되는 실시예들의 일부 또는 전부를 도시할 수 있는 도면들의 설명을 포함해서 특정 세부사항들 및 구현들에 대한 설명들이 이어진다.
개별적으로 처리되어 본딩된 웨이퍼들에서의 제어 회로 및 어레이를 갖는 3차원(3D) 메모리가 본 명세서에 설명된다.
하나의 타입의 3D 메모리는 3D 플래시 스토리지로도 지칭될 수 있는 3D 플래시 메모리이다. 3D 플래시 메모리의 일 예는 3D NAND(not AND) 플래시 메모리이다. 3D 메모리는 저장 셀들의 하나 이상의 어레이 및 저장 셀들에 액세스하기 위한 제어 회로를 포함한다. 통상적으로, 3D 플래시 저장 어레이들에 액세스하기 위한 제어 회로는 CMOS(complementary metal oxide semiconductor) 회로를 포함한다. 제어 또는 CMOS 회로는 "주변부(periphery)"로도 지칭될 수 있다.
종래의 3D NAND 플래시 메모리에 대해, 주변부 CMOS 회로 및 NAND 메모리 어레이는 단일 웨이퍼 상에 구축된다. 그 결과, CMOS 주변부는 NAND 어레이 옆에 또는 어레이 아래에 구축된다. CMOS 주변부가 NAND 어레이 옆에 구축되는 경우에, CMOS 주변부는 다이의 많은 부분을 점유하여, 전체 다이 크기를 증가시킨다. 양쪽 경우들에서, CMOS의 성능 및 인터커넥트들을 위한 재료의 선택은 메모리 어레이를 구축하는 데 수반되는 열 처리로 인해 제한된다.
종래의 3D 메모리들과는 대조적으로, 개별 웨이퍼들 상에서 CMOS 주변부와 메모리 어레이를 처리함으로써 3D 메모리 컴포넌트가 형성된다. 다음으로, 2개의 웨이퍼는 메모리 컴포넌트를 완성하기 위해 높은 정렬 정확도(예를 들어, 100nm 이하의 정렬 정확도)로 본딩된다. 개별 웨이퍼들 상에서 CMOS 주변부와 메모리 어레이를 처리함으로써, 주변부 CMOS와 인터커넥트들은 메모리 어레이를 처리하는 데 수반되는 열 사이클들을 견딜 필요가 없다. 따라서, 어레이와는 개별 웨이퍼 상에서 주변부 CMOS를 처리하는 것은 CMOS 트랜지스터들의 더 양호한 최적화를 가능하게 하고, 인터커넥트들을 위한 낮은 저항성 재료의 사용을 가능하게 한다.
도 1a 내지 도 1c는 다양한 처리 스테이지들에서 동일한 웨이퍼 상에 CMOS 주변부 및 메모리 어레이를 갖는 3D 플래시 메모리 컴포넌트의 단면의 예를 도시한다. 도 1a는 기판(102)(예를 들어, 실리콘 웨이퍼) 상에 또는 내에 CMOS 주변부(104)를 구축하는 것을 예시한다. CMOS 주변부(104)는 메모리 어레이에 액세스하기 위한 제어 회로를 포함한다. CMOS 주변부(104)는 어드레스 디코더, 라인 드라이버, 감지 증폭기, 전하 펌프, 상태 머신, 버퍼, 또는 다양한 다른 타입들의 회로 중 하나 이상을 포함할 수 있다. CMOS 주변부(104)는 통상적으로 n-채널 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET), p-채널 MOSFET, 또는 둘 다와 같은 트랜지스터들을 포함한다. 박스들(118)은 스트링 드라이버들의 게이트들을 나타낸다. 스트링 드라이버들은 적절한 전압들을 메모리 디바이스들의 워드라인들에 공급하는 트랜지스터들이다. CMOS 주변부(104)는 또한 폴리(폴리실리콘)(120)의 층을 포함한다.
도 1b는 기판(102) 상에 그리고 주변부(104) 옆에 저장 어레이(106)를 구축한 후의 도 1a의 웨이퍼의 단면을 도시한다. 어레이(106)는 저장 셀들(예를 들어, NAND 플래시 저장 셀들) 및 저장 셀들에 대한 액세스를 가능하게 하는 전도성 액세스 라인들을 형성하는 필러들(pillars)(108)을 포함한다. 이 동작에 형성된 전도성 액세스 라인들은, 예를 들어, 워드라인들(112), SGS(select gate source; 선택 게이트 소스)(114), 및 SGD(select gate drain; 선택 게이트 드레인)(110)을 포함한다.
도 1c는 어레이 위에 그리고 주변부 위에 최종 금속 층들을 형성한 후의 도 1b의 웨이퍼의 단면을 도시한다. 금속 층들은 어레이와 주변부를 결합하기 위한 전도성 인터커넥트들(예를 들어, 비아들 및 다른 인터커넥트들)(124), 및 어레이(106)의 저장 셀들에 액세스하기 위한 전도성 액세스 라인들(예를 들어, 비트라인들(125))을 포함한다. 따라서, 주변부(104), 어레이(106), 및 전도성 인터커넥트들(124)은 동일한 웨이퍼 상에 형성된다. 따라서, 주변부는 어레이(106) 및 전도성 인터커넥트들(124)을 형성하기 위해 수행되는 모든 처리 동작들을 거친다. 따라서, 주변부에서 사용되는 재료들은 어레이를 처리하는 데에 통상적으로 사용되는 높은 온도들 및 열 사이클들을 견디도록 선택된다.
도 2a 내지 도 2d는 또한 다양한 처리 스테이지들에서 동일한 웨이퍼 상의 CMOS 주변부 및 메모리 어레이를 갖는 3D 플래시 메모리 컴포넌트의 단면의 예를 도시한다. 그러나, 어레이 옆의 CMOS의 예를 도시하는 도 1a 내지 도 1c와 달리, 도 2a 내지 도 2d는 어레이 아래의 CMOS(CMOS under the array)(CuA)의 예를 도시한다. 어레이 옆에 대신에 어레이 아래에 CMOS 회로를 형성하는 것의 하나의 이점은 전체 칩 면적의 감소이다. 도 2a를 참조하면, CMOS 회로(204)(박스들(218) 및 폴리(220)에 의해 표현되는 트랜지스터들을 포함함)가 먼저 기판(202) 내에 형성된다. 주변부(204)를 형성한 후에, 도 2b에 도시된 바와 같이, CMOS 회로(204) 위에 전도성 인터커넥트들(224A)이 형성된다. 어레이(206)(필러들(208), 워드라인들(212), SGS(214) 및 SGD(210)를 포함함)는 도 2c에 도시된 바와 같이 전도성 인터커넥트들(224A) 및 CMOS 회로(204)의 상부에 구축된다. 어레이(206)를 형성한 후에, 어레이(206)를 CMOS 주변부(204)에 접속하기 위해 어레이(206) 위에 비트라인들(203) 및 전도성 인터커넥트들(224B)이 형성된다. 따라서, 도 1a 내지 도 1c의 예와 같이, 주변부(204), 어레이(206) 및 전도성 인터커넥트들(224A 및 224B)은 동일한 웨이퍼 상에 형성된다. 따라서, 주변부(204)는 어레이(206) 및 전도성 인터커넥트들(224A 및 224B)을 형성하기 위해 수행되는 모든 처리 동작들을 거친다. 따라서, 주변부에서 사용될 수 있는 재료들은 어레이를 처리하는 데 통상적으로 사용되는 높은 온도들 및 열 사이클들을 견딜 수 있는 것들로 제한된다.
대조적으로, 도 3은 CMOS 회로 및 인터커넥트들 중 일부가 어레이와는 상이한 웨이퍼 상에서 처리되는 3D 저장 컴포넌트의 단면을 도시한다. 따라서, 도 3에 도시된 컴포넌트는 2개의 다이를 포함하고, 하나의 다이(321)는 어레이(306)를 포함하고 하나의 웨이퍼 상에서 처리되고, 다른 다이(323)는 CMOS 회로(304)를 포함하고 개별 웨이퍼 상에서 처리된다. 웨이퍼들을 다이싱(dicing)하기 전에, 각각의 웨이퍼 상의 전도성 인터커넥트들을 통해 어레이를 CMOS 회로와 결합시키기 위해 웨이퍼들은 웨이퍼-대-웨이퍼 본딩 프로세스(wafer-to-wafer bonding process)를 통해 본딩된다. 웨이퍼 본딩 패드들이 도 3에 도시되어 있지 않지만, 다이(321)와 다이(323) 사이에 배치된 웨이퍼 본딩 패드들은 2개의 웨이퍼의 본딩을 용이하게 하기 위해 사용될 수 있다. 본딩 패드들이 존재하지 않는 예에서, 하나의 웨이퍼의 하부에 노출된 임의의 전도성 표면은 다른 웨이퍼의 상부에서 노출된 전도성 표면에 본딩될 수 있다. 예를 들어, 도 3을 참조하면, 웨이퍼들은 표면들(333)에서 본딩될 수 있다. 따라서, 본딩은 개재 본딩 패드들 없이 "비아-대-비아(via-to-via)" 또는 "금속-대-금속(metal-to-metal)" 본딩을 포함할 수 있다. 다이들의 매우 양호한 정렬은 본딩 패드들 없이 웨이퍼들을 본딩하는 것을 가능하게 할 수 있다. 매우 양호한 정렬에서도, 정렬이 각각의 웨이퍼 상의 인터커넥트들을 전기적으로 결합하기에 충분한 한, 2개의 웨이퍼의 전도성 인터커넥트들은 부분적으로 오정렬될 수 있다. 일 예에서, 질화물 또는 산화물의 얇은 층이 하나 또는 양쪽 웨이퍼의 인터커넥트들의 표면 상에 형성되어 확산 장벽(예를 들어, 구리 확산 장벽)을 형성한다. 따라서, 도 3을 참조하면, 웨이퍼들 사이의 계면(330)은 (동일한 웨이퍼 상에 형성된 2개의 전도성 인터커넥트 사이에 질화물 또는 산화물의 층을 갖지 않는 종래의 컴포넌트들과 달리) 산화물 또는 질화물의 층을 포함할 수 있다.
도 3에 도시된 예에서, 어레이(306)는 3D 플래시 어레이이다. 어레이(306)는 메모리 셀들이 기판의 상부에 구축되도록 3차원(3D) 회로를 이용하여 구축된다. 이러한 3D 회로 기술들은 메모리 어레이의 회로에 대해 기판 자체를 사용하지 않고 메모리 어레이에 대한 기계적 베이스로서 기판(도 4b의 기판(402B)을 참조)을 사용할 수 있다. 다른 예들에서, 어레이의 일부가 기판에 형성될 수 있다. 어레이는 부동 게이트 플래시 메모리, 전하-트랩(예를 들어, 대체 게이트) 플래시 메모리, 상-변화 메모리, 저항성 메모리, 오보닉 메모리, 강유전성 트랜지스터 랜덤 액세스 메모리(FeTRAM), 나노와이어 메모리, 또는 임의의 다른 3D 메모리와 같은 임의의 타입의 3D 메모리를 포함할 수 있다. 일 예에서, 3D 플래시 어레이는 NAND(not AND) 방식으로 배선된 수직 스택으로 다수의 부동 게이트 또는 전하-트랩 플래시 메모리 셀들을 적층하는 스택형 NAND 플래시 어레이이다. 다른 예에서, 3D 플래시 어레이는 NOR(not OR) 저장 셀들을 포함한다.
도 3에 도시된 예에서, 어레이(306)는 NAND 플래시 저장 셀들과 같은 저장 셀들을 형성하는 필러들(308)을 포함한다. 도 3은 하나의 데크(deck)를 도시하며, 여기서 각각의 데크는 다수의 티어들(tiers)(층들)을 포함한다. 그러나, 다른 예들은 2개 이상의 데크를 갖는 어레이들을 포함할 수 있다. 저장 셀들이 부동 게이트 트랜지스터들을 포함하는 예에서, 셀들은 저장 셀의 부동 게이트를 충전함으로써 프로그래밍될 수 있다. 부동 게이트는 전형적으로 전도성 또는 반도체 재료를 포함한다. 저장 셀들이 전하 트랩을 포함하는 예에서, 저장 셀은 전하 트랩에 전하를 저장함으로써 프로그래밍될 수 있다. 전하 트랩은 통상적으로 (실리콘 질화물 또는 전하를 저장할 수 있는 다른 절연 재료와 같은) 절연 재료를 포함한다. 데이터를 저장하는 것을 가능하게 하는 다른 저장 셀 기술들도 사용될 수 있다.
저장 어레이(306)는 저장 셀들에 대한 액세스를 가능하게 하는 전도성 액세스 라인들을 포함한다. 예를 들어, 도 3에 도시된 전도성 액세스 라인들은 비트라인들(303)(도 3에 도시된 바와 같이, 페이지로부터 나옴), 워드라인들(312), SGS(선택 게이트 소스)(314), 및 SGD(선택 게이트 드레인)(310)을 포함한다. 또한, CMOS 회로(304)와 어레이(306) 사이에서, 각각의 다이(321 및 323)는 어레이(306)를 CMOS 회로(304)와 결합시키는 전도성 인터커넥트들을 포함한다. 예를 들어, 다이(323)를 참조하면, 인터커넥트들(319)은 CMOS 회로(304)를 어레이(306)와 결합한다. 다이(321)는 또한 전도성 인터커넥트들(예를 들어, 313, 317, 327 및 비아들(309, 311 및 315)과 같은 비아들)을 포함하여, 어레이를 CMOS 회로에 결합하거나 CMOS 회로를 저장 컴포넌트 외부의 다른 회로에 결합하는 것을 가능하게 한다. 도시된 예에서, 비아들(311)은 스태거형(staggered) 또는 계단형(staircase) 유사 구성으로 워드라인들(312)과 결합된다.
어레이(306) 아래에는 제어 회로(304)가 있다. 일 예에서, 제어 회로(304)는 CMOS 회로를 포함한다(따라서 "어레이 아래의 CMOS(CMOS under array)" 또는 CuA라고 지칭된다). 하나의 그러한 예에서, CMOS 회로(304)가 먼저 기판(302)에 형성되고, 이어서 CMOS 회로(304) 위에 전도성 인터커넥트들(319)이 형성된다. 종래의 CuA 디바이스들과는 달리, 어레이는 CMOS 회로와 동일한 웨이퍼 상에 구축되지 않는다. 대신에, 어레이는 개별 웨이퍼 상에 구축되고, 그 후 웨이퍼들은 어레이가 CMOS 회로 위에 있도록 본딩된다. 저장 어레이 옆에 CMOS 회로를 형성하기 위해 유사한 기술을 사용하는 것도 가능하다. "어레이 아래의 CMOS"라는 용어는 어레이와 CMOS 회로가 서로의 위쪽에 적층된다는 것을 나타내지만, 일 예에서, CMOS 회로는 부분적으로는 어레이 아래에 그리고 부분적으로는 어레이 옆에 위치될 수 있다. 제어 회로가 어레이 아래에 있는지 또는 옆에 있는지에 관계없이, 제어 회로는 "주변부"라고 지칭될 수 있다.
CMOS 회로(304)는 어레이(306)에 대한 액세스를 제어하는 회로를 포함한다. 제어 회로(304)는 어드레스 디코더들, 라인 드라이버들, 감지 증폭기들, 전하 펌프들, 상태 머신들, 버퍼들, 또는 다양한 다른 타입들의 회로 중 하나 이상을 포함한다. 제어 회로(304)는 통상적으로 트랜지스터들을 포함한다. 일 예에서, 제어 회로(304)는 n-채널 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET), p-채널 MOSFET, 또는 둘 다를 포함한다. 제어 회로(304)는 또한 폴리 라우팅(poly routing)(320)을 포함할 수 있다. 제어 회로(304)는 제어 회로(304)와 액세스 라인들 사이의 전기 통신을 허용하기 위해 비아들을 이용하여 액세스 라인들과 결합되고, 따라서 저장 셀들에 대한 액세스를 가능하게 한다. 전도성 액세스 라인들, 전도성 인터커넥트들, 및 비아들은 전도성(예를 들어, 금속) 또는 반도체 재료로 형성되어 컴포넌트들 사이의 전기적 결합을 가능하게 한다.
일 예에서, 2개의 웨이퍼를 본딩하기 전에, 웨이퍼들 중 하나가 플리핑된다. 도 3에 도시된 예에서, 어레이를 포함하는 웨이퍼는 플리핑되어, 종래의 3D NAND 어레이들과 비교할 때 거꾸로 되어 있는 어레이를 초래한다. 어레이를 갖는 웨이퍼가 플리핑될 때, 어레이의 피처들은 반전된다. 예를 들어, 비아들(311 및 309) 및 필러들(308)은 하부(CMOS 회로(304) 근처의 단부)에서보다 상부에서 더 작은 폭을 갖는다. 대조적으로, 비아(315)는 웨이퍼들을 본딩한 후에 형성되고, 비아의 상부는 비아들(309 및 311)과는 달리, 비아의 하부보다 더 넓다. 또한, 워드라인들의 계단형 형상은 가장 짧은 워드라인들이 하부에 있고 가장 긴 워드라인들이 어레이의 상단에 있도록 반전된다. 다른 예에서, 어레이를 갖는 웨이퍼는 본딩 이전에 플리핑되지 않는다. 그러나, 어레이를 갖는 웨이퍼를 플리핑하는 것은 통합을 단순화할 수 있다.
개별 웨이퍼들 상에 CMOS 회로 및 어레이를 형성하고, 이어서 웨이퍼들을 본딩하여 3D 저장 컴포넌트를 형성하는 것은 인터커넥트들을 위한 더 높은 성능 재료들의 사용을 가능하게 할 수 있다. 동일한 웨이퍼 상에 CMOS 및 어레이를 구축할 때, 이들 각각이 동일한 처리 동작들을 준수하기 때문에 통상적으로 CMOS 또는 어레이 최적화들에 대해 이루어지는 절충이 있다. 따라서, 열 사이클들을 견딜 수 있는 텅스텐 또는 다른 금속이 통상적으로 모든 인터커넥트들에 대해 사용된다. 그러나, CMOS 회로 및 어레이를 개별적으로 형성하는 것은 각각의 웨이퍼의 인터커넥트들을 위한 상이한 재료들의 사용을 가능하게 한다. 예를 들어, 어레이를 갖는 웨이퍼 상의 인터커넥트들은 어레이의 형성 동안 수행되는 열 사이클들을 견딜 수 있는 텅스텐 또는 다른 재료를 포함할 수 있고, 다른 웨이퍼 상의 인터커넥트들은 구리 또는 다른 상이한 재료와 같은 재료를 포함할 수 있다. 예를 들어, 도 3을 참조하면, 다이(323)의 인터커넥트들(319)은 하나의 금속(예를 들어, 구리)을 포함할 수 있고, 다이(321)의 인터커넥트들(317)은 상이한 금속(예를 들어, 텅스텐)을 포함할 수 있다.
CMOS 회로 및 어레이를 개별 웨이퍼들 상에 형성하고 나서 웨이퍼들을 본딩하여 3D 저장 컴포넌트를 형성하는 것은 또한 개선된 비트라인 액세스를 가능하게 한다. 어레이를 갖는 웨이퍼가 본딩 이전에 플리핑되기 때문에, 비트라인들(303)은 전통적인 3D NAND 컴포넌트들에서보다 CMOS 회로(304)에 더 가깝다. 따라서, 전통적인 3D NAND 컴포넌트들과는 대조적으로, 비트라인들은 어레이(306)를 통과할 필요 없이 그리고 어레이의 에지 상에 추가적인 전도성 인터커넥트들을 형성할 필요 없이 비트라인들(303)과 CMOS 회로(304) 사이의 인터커넥트들을 통해 직접 CMOS 회로에 의해 액세스될 수 있다.
따라서, 개별 웨이퍼들 상에 주변부 및 어레이를 형성하는 것은 종래의 3D 저장 컴포넌트들에서 가능하지 않은 여러 최적화를 가능하게 할 수 있다. 예를 들어, 개별 웨이퍼 상에서 처리되는 CMOS 디바이스들은 메모리 셀 처리 동안 사용되는 열 사이클들을 견딜 필요가 없고, 따라서 더 적은 전체 열 사이클 예산(overall thermal cycle budget)으로 더 양호하게 최적화될 수 있다. 유사하게, 메모리 셀 성능을 최적화하기 위한 총 열 예산(total thermal budget)은 CMOS 디바이스들이 이제 개별 웨이퍼 상에서 처리됨에 따라 CMOS 디바이스 성능에 대한 영향을 고려해야 한다. 또한, 메모리 셀들 아래에 있는 인터커넥트들은 셀 처리 동안 사용되는 고온 프로세스 단계들을 거치지 않기 때문에 더 낮은 저항들을 갖는 재료(Cu 등)를 이용할 수 있다.
도 4a 내지 도 4e는 다양한 처리 스테이지들에서 개별 본딩된 다이들 상에 CMOS 회로 및 어레이를 갖는 3D 플래시 컴포넌트의 예를 도시한다. 도 4a 내지 도 4e의 3D 플래시 컴포넌트는 개별 웨이퍼들 상에서 어레이 및 CMOS 회로를 처리하고 나서 웨이퍼-대-웨이퍼 본딩을 통해 웨이퍼들을 본딩함으로써 형성된다. 도 4a는 CMOS 회로(404)가 기판(402A) 내에 및/또는 위에 형성되는 하나의 웨이퍼(웨이퍼 1)를 도시한다. 전도성 인터커넥트들(419)은 CMOS 회로(404) 위에 형성된다. 전도성 인터커넥트들을 형성하는 것은 통상적으로 금속 층을 (예를 들어, CMOS 회로 위에) 퇴적하는 것 및 금속 층을 에칭하여 전도성 인터커넥트들을 형성하는 것을 포함한다. 일 예에서, 구리와 같은 전도성 재료가 전도성 인터커넥트들을 형성하기 위해 사용된다.
도 4b에 도시된 바와 같이, 개별 웨이퍼(웨이퍼 2)의 기판(402B) 위에 어레이(406)가 형성된다. 어레이는 전술한 도 3의 어레이(306)와 동일하거나 유사할 수 있다. 어레이(406)는 필러들(408), 워드라인들(412), 비트라인들(403), SGS(414), 및 SGD(410)를 포함한다. 전도성 인터커넥트들(417, 427, 411, 및 409)이 어레이 위에 형성된다. 전도성 인터커넥트들을 형성하는 것은 통상적으로 금속 층을 (예를 들어, 어레이 위에) 퇴적하는 것 및 금속 층을 에칭하여 전도성 인터커넥트들을 형성하는 것을 포함한다. 비아들을 형성하는 것은 통상적으로 하부 층들을 관통하여 비아를 에칭하는 것 및 에칭된 비아 내에 금속 또는 다른 전도성 재료를 퇴적하는 것을 수반한다. 일 예에서, 웨이퍼 2 상의 전도성 인터커넥트들은 어레이(406)를 처리하는 데 수반되는 열 사이클들을 견딜 수 있는 텅스텐 또는 다른 금속으로 형성된다. 따라서, 하나의 그러한 예에서, 웨이퍼 2 상의 전도성 인터커넥트들은 웨이퍼 1 상의 전도성 인터커넥트들과 상이한 금속으로 형성된다.
그 다음, 웨이퍼 2는 도 4c에 도시된 바와 같이 거꾸로 플리핑되어 웨이퍼 1의 상부에 본딩된다. 웨이퍼들을 함께 본딩하는 것은 웨이퍼들에 부착되는 본딩 패드들을 함께 본딩하거나 웨이퍼들의 전도성 콘택들(conductive contacts)에서 웨이퍼들을 함께 본딩하기 위해 웨이퍼-대-웨이퍼 본딩 기술들을 수반한다. 서브-마이크론 정렬 정확도(sub-micron alignment accuracy)를 갖는 웨이퍼-대-웨이퍼 본딩이 실현 가능하고, 다음의 프로세스 흐름을 수반할 수 있다. 먼저 웨이퍼들을 세정하고 표면들을 (표면 처리에 의해) 활성화하여 본딩을 향상시킨다. 이에 후속하여, 웨이퍼들이 페이스 투 페이스(face to face)(F2F) 정밀 광학 정렬을 이용하여 정렬되고, 이는 서브-㎛ 정렬 정밀도를 가능하게 한다. 일단 정렬되면, 웨이퍼들은 보통의 클린룸 분위기에서 열 압축에 의해 본딩된다. 최적화된 툴링 및 프로세스 시퀀스들은 서브-㎛ 정렬 정밀도가 전체 웨이퍼에 걸쳐서 유지되는 것을 보장할 수 있다.
본딩 후에, 도 4d에 도시된 바와 같이, 웨이퍼 2의 벌크(예를 들어, 기판(402B))를 제거하여, 어레이(406) 및 인터커넥트들을 유지한다. 기판(402B)은 웨이퍼의 후면(예를 들어, 플리핑 및 본딩 후에 이제 위쪽을 향하고 있는 웨이퍼의 바닥) 상에 화학 기계적 평탄화(chemical mechanical planarization)(CMP) 또는 다른 적절한 처리를 수행함으로써 제거될 수 있다. 도 4e에서, 금속의 상부 층(413)이 비아를 통해 어레이 층 바로 아래의 금속 층(427)에 접속되어, NAND 메모리 컴포넌트를 완성한다.
도 5는 개별적으로 처리되어 본딩된 웨이퍼들 상에 어레이 및 CMOS를 갖는 3D 플래시 저장 디바이스를 형성하는 방법의 예의 흐름도이다. 도 5의 방법(500)은 도 3에 예시된 컴포넌트와 같은 3D 플래시 저장 컴포넌트를 형성하는 데 사용될 수 있다. 다음의 동작들은 퇴적, 에칭, 리소그래피, 어닐링, 연마, 도핑(예를 들어, 주입 또는 다른 프로세스를 통한 것) 및/또는 다른 반도체 처리 기술들을 포함하는 반도체 처리 기술들을 수반할 수 있다.
방법(500)은 동작(502)에서 제1 웨이퍼 상에 3D 비휘발성 저장 어레이를 형성하는 것으로 시작한다. 비휘발성 저장 어레이는, 예를 들어, 3D NAND 플래시 저장 (메모리) 어레이일 수 있다. 예를 들어, 도 4b는 제1 웨이퍼(웨이퍼 2) 위에 형성되는 NAND 플래시 어레이의 예를 도시한다. 동작(504)에서, 어레이에 액세스하기 위한 CMOS 회로가 제2 웨이퍼 상에 형성된다. 예를 들어, 도 4a는 제2 웨이퍼(웨이퍼 1) 내에 및/또는 상에 형성되는 CMOS 회로의 예를 도시한다. 웨이퍼들은 이후 동작(506)에서 전도성 인터커넥트들에 의해 함께 본딩된다. 전술한 바와 같이, 본딩 패드들은 옵션으로서 웨이퍼들에 부착될 수 있고, 이 경우에 웨이퍼들은 본딩 패드들에서 서로 본딩될 수 있다.
도 6은 일 예에 따른, 개별적으로 처리되어 본딩된 웨이퍼들 상에 어레이 및 CMOS 회로를 갖는 3D 저장 컴포넌트가 포함될 수 있는 플래시 저장 디바이스(602)의 블록도를 도시한다. 용어 플래시 스토리지(flash storage)가 디바이스(602)에 대해 사용되고, 본 개시내용 전반적으로, 플래시 저장 디바이스는 플래시 메모리 디바이스로도 지칭될 수 있다. 일 예에서, 플래시 저장 디바이스(602)는 플래시 저장 컴포넌트(622)를 포함하는 솔리드-스테이트 드라이브(SSD)이다. 플래시 저장 컴포넌트(622)는 데이터를 저장하기 위한 비휘발성 저장 어레이들(631)을 포함한다. 플래시 저장 컴포넌트(622)는 또한 저장 어레이들(631)에 액세스하기 위한 CMOS 회로(633)를 포함한다. 플래시 저장 컴포넌트(622)는 전술한 바와 같이 함께 본딩된 다수의 다이를 포함할 수 있다. 각각의 다이는 저장 어레이를 포함할 수 있고, 주어진 다이 상의 공유된 CMOS 회로는 다수의 다이 상의 어레이들에 대한 액세스를 가능하게 한다. 단일 플래시 저장 컴포넌트가 도 6에 도시되지만, 플래시 저장 디바이스(602)는 하나보다 많은 플래시 저장 컴포넌트를 포함할 수 있다.
일 예에서, 플래시 저장 디바이스(602)는 PCIe(PCI Express), 직렬 ATA(advanced technology attachment), 병렬 ATA, 및/또는 범용 직렬 버스(universal serial bus)(USB) 인터페이스를 사용하여 프로세서에 접속되는 플래시 기반 드라이브일 수 있다. 저장 어레이들(631)은 NAND 플래시, NOR 플래시, 상 변화 메모리(phase change memory)(PCM), PCMS(phase change memory with switch), 저항성 메모리, 또는 다른 비휘발성 저장 매체 중 하나 이상을 포함할 수 있다. 데이터는 단일 레벨 셀(single level cell)(SLC), 트리플 레벨 셀(triple level cell)(TLC), 쿼드 레벨 셀(Quad level cell)(QLC) 및/또는 멀티-레벨 셀(multi-level cell)(MLC) 포맷으로 저장될 수 있다.
비휘발성 스토리지(631)에 더하여, 플래시 저장 디바이스(602)는 또한 DRAM(608)(또는 다른 휘발성 메모리)을 포함할 수 있다. DRAM(608)은 플래시 저장 디바이스(602)가 파워 온(예를 들어, 동작)되는 동안 데이터를 저장할 수 있는 휘발성 메모리를 포함한다. DRAM은 JEDEC(Joint Electron Device Engineering Council)에 의해 공표된 표준, 예를 들어, 더블 데이터 레이트(DDR) SDRAM에 대한 JESD79F, DDR2 SDRAM에 대한 JESD79-2F, DDR3 SDRAM에 대한 JESD79-3F, DDR4 SDRAM에 대한 JESD79-4A, LPDDR3(low power dual data rate version 3, original release by JEDEC(Joint Electronic Device Engineering Council) JESD209-3B, August 2013 by JEDEC), LPDDR4(LOW POWER DOUBLE DATA RATE (LPDDR) version 4, JESD209-4, originally published by JEDEC in August 2014), 또는 다른 JEDEC 표준들(이들 표준들은 www.jedec.org에서 이용 가능함)을 준수할 수 있다. 다른 휘발성 메모리가 사용될 수 있다. 일부 플래시 저장 디바이스들은 DRAM을 포함하지 않는다(예를 들어, "DRAM-없는" SSD들). 하나의 그러한 예에서, 플래시 저장 디바이스는 SRAM과 같은 SSD 제어기 메모리(도시되지 않음)를 포함할 수 있다. DRAM(608)은 논리-대-물리 인다이렉션 테이블(logical-to-physical indirection table) 또는 다른 그러한 정보와 같은 플래시 저장 디바이스(602)의 동작에 관련된 데이터를 저장하기 위해 사용될 수 있다.
플래시 저장 디바이스(602)는 또한 저장 컴포넌트(622)에 대한 액세스를 제어하는 제어기(630)를 포함한다. 일 예에서, 제어기(630)는 저장 컴포넌트(622)에 대한 입력/출력(I/O) 인터페이스를 포함하고, 호스트(도 6에 도시되지 않음)에 대한 인터페이스를 포함한다. 제어기(630)는 스토리지(622)에의 기입 및 스토리지(622)로부터의 판독을 제어하기 위해 통신하기 위한 하드웨어 로직(예를 들어, 커맨드 로직)을 포함한다. 커맨드 로직은 스토리지(631)의 저장 셀들을 판독하기 위한 커맨드들을 생성하고 발행하는 회로를 포함한다. CMOS 회로는 제어기(630)로부터의 커맨드들에 응답하여 저장 어레이들(631)의 저장 셀들에 판독 및 기입하기 위해 전압 스트로브들을 인가한다. 따라서, CMOS 회로(633)는 제어기(630)로부터의 커맨드들을 디코딩하고 수신된 커맨드들에 따라 메모리 셀들에 판독 또는 기입 스트로브들을 인가하는 회로를 포함한다. 제어기는 또한 스토리지(631)로부터 판독된 데이터에서의 에러들을 검출하고 정정하기 위한 에러 코드 정정(ECC) 로직을 포함할 수 있다. 제어기(630)는 직렬 ATA 또는 통합 드라이브 전자 제어기(integrated drive electronics controller)와 같은 인터페이스에 접속되는 특정 용도 집적 회로 제어기(ASIC) 디바이스일 수 있다. 다른 예에서, 제어기(630)는 프로세서 또는 다른 처리 회로(도시되지 않음)를 포함한다. 일 예에서, 제어기(630)는 단일 집적 회로 칩 상의 SoC(System-on-a-Chip)에 포함될 수 있다.
플래시 저장 디바이스(602)는 또한 펌웨어(도시되지 않음)를 포함할 수 있다. 펌웨어는 번역, 가비지 수집(garbage collection), 웨어 레벨링(wear levelling), 및 플래시 저장 디바이스(602)의 동작 및 최적화를 위한 다른 기능들과 같은 다양한 기능들을 수행할 수 있다. 일 예에서, 펌웨어는 플래시 변환 층(flash translation layer)(FTL)을 포함할 수 있고, 이는 파일 시스템으로부터 수신되는 요청들의 논리 블록 어드레스(logical block address)(LBA)들과 같은 논리 어드레스들에 대한 물리 어드레스 공간을 식별하는 인다이렉션(indirection)을 제공하는 로직을 포함한다.
플래시 저장 디바이스(602)는 (예를 들어, 랩톱/노트북 또는 다른 컴퓨터 내의) 컴퓨터의 패키지의 범위 내에 존재할 수 있거나, 플래시 저장 디바이스(602)는 또한 로컬 영역 네트워크(예를 들어, 이더넷 네트워크) 또는 심지어 광역 네트워크 (예를 들어, 무선 셀룰러 네트워크, 인터넷 등)와 같은 더 큰 네트워크를 통해 액세스될 수 있다.
도 7은 어레이와 CMOS 회로가 개별적으로 처리되어 본딩된 웨이퍼들 상에 형성되는 3D 저장 디바이스를 포함할 수 있는 컴퓨팅 시스템(700)(예를 들어, 스마트폰, 태블릿 컴퓨터, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버 컴퓨터 등)의 예시적인 묘사를 제공한다. 도 7에서 관찰되는 바와 같이, 시스템(700)은 하나 이상의 프로세서 또는 처리 유닛(701)(예를 들어, 호스트 프로세서(들))을 포함할 수 있다. 프로세서(들)(701)는 하나 이상의 중앙 처리 유닛(CPU)을 포함할 수 있으며, 이들 각각은 예를 들어, 복수의 범용 처리 코어를 포함할 수 있다. 프로세서(들)(701)는 또한 또는 대안적으로 하나 이상의 그래픽 처리 유닛(GPU) 또는 다른 처리 유닛을 포함할 수 있다. 프로세서(들)(701)는 메모리 관리 로직(예를 들어, 메모리 제어기) 및 I/O 제어 로직을 포함할 수 있다.
시스템(700)은 또한 메모리(702)(예를 들어, 시스템 메모리), 비휘발성 스토리지(704), 통신 인터페이스들(706), 및 다른 컴포넌트들(708)을 포함한다. 다른 컴포넌트들은, 예를 들어, 디스플레이(예를 들어, 터치스크린, 플랫 패널), 전원(예를 들어, 배터리 및/또는 다른 전원), 센서들, 전력 관리 로직, 또는 다른 컴포넌트들을 포함할 수 있다. 통신 인터페이스들(706)은 통신 인터페이스를 지원하는 로직 및/또는 피처들을 포함할 수 있다. 이들 예에 대해, 통신 인터페이스(706)는 직접 또는 네트워크 통신 링크들 또는 채널들을 통해 통신하기 위해 다양한 통신 프로토콜들 또는 표준들에 따라 동작하는 하나 이상의 통신 인터페이스를 포함할 수 있다. 직접 통신은 PCIe 규격과 연관된 것들과 같은 하나 이상의 산업 표준(파생물 및 변형물을 포함함)에 기술된 통신 프로토콜들 또는 표준들의 사용을 통해 일어날 수 있다. 네트워크 통신은 IEEE에 의해 공표된 하나 이상의 이더넷 표준에 기술된 것들과 같은 통신 프로토콜들 또는 표준들의 사용을 통해 일어날 수 있다. 예를 들어, 하나의 이러한 이더넷 표준은 IEEE 802.3을 포함할 수 있다. 네트워크 통신은 OpenFlow 스위치 규격과 같은 하나 이상의 OpenFlow 규격에 따라 또한 일어날 수 있다. 통신 인터페이스들의 다른 예들은 예를 들어, 로컬 유선 포인트-투-포인트 링크(예를 들어, USB) 인터페이스, 무선 로컬 영역 네트워크(예를 들어, WiFi) 인터페이스, 무선 포인트-투-포인트 링크(예를 들어, 블루투스) 인터페이스, 글로벌 포지셔닝 시스템(Global Positioning System) 인터페이스, 및/또는 다른 인터페이스들을 포함한다.
컴퓨팅 시스템은 또한 시스템의 대용량 저장 컴포넌트일 수 있는 비휘발성 스토리지(704)를 포함한다. 비휘발성 스토리지(704)는 전술한 도 7의 플래시 저장 디바이스(702)와 유사하거나 동일할 수 있다. 비휘발성 타입들의 메모리는 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 멀티-레벨 상 변화 메모리(PCM), 저항성 메모리, 나노와이어 메모리, 강유전성 트랜지스터 랜덤 액세스 메모리(ferroelectric transistor random access memory)(FeTRAM), 멤리스터 기술을 포함하는 자기저항 랜덤 액세스 메모리(magnetoresistive random access memory)(MRAM), 스핀 트랜스퍼 토크 MRAM(spin transfer torque MRAM)(STT-MRAM), 및 칼코게나이드 상 변화 재료(예를 들어, 칼코게나이드 유리(chalcogenide glass))를 포함하는 3차원(3D) 크로스-포인트 메모리 구조체(이하 "3D 크로스-포인트 메모리(3D cross-point memory)"로 지칭됨), 또는 상기한 것 중 임의의 것의 조합과 같은 바이트 또는 블록 어드레싱가능 비휘발성 메모리를 포함할 수 있고, 이에 제한되지 않는다. 일 예에서, 비휘발성 스토리지(704)는 하나 이상의 SSD로 구성되는 대용량 스토리지를 포함할 수 있다. SSD들은 전술한 바와 같이 개별 웨이퍼들 상에서 처리되고 나서 웨이퍼-대-웨이퍼 본딩 기술들을 통해 본딩되는 CMOS 회로와 어레이를 포함하는 플래시 메모리 칩들로 구성될 수 있다.
따라서, 개별 웨이퍼들 상에서 CMOS 회로와 어레이를 처리함으로써, 주변부 CMOS 및 인터커넥트들은 메모리 어레이의 처리에 수반되는 열 사이클들을 견딜 필요가 없으며, 이는 CMOS 트랜지스터들에 대한 최적화들 및 인터커넥트들에 대한 낮은 저항성 재료의 사용을 가능하게 한다.
다음은 일부 예들이다. 일 예에서, 비휘발성 저장 컴포넌트는 비휘발성 저장 셀들의 3차원(3D) 어레이를 포함하는 제1 다이 및 제1 다이와 본딩된 제2 다이를 포함한다. 제2 다이는 비휘발성 저장 셀들의 3D 어레이에 액세스하기 위한 CMOS(complementary metal oxide semiconductor) 회로를 포함한다. 일 예에서, 제1 다이는 비휘발성 저장 셀들의 3D 어레이와 결합된 제1 전도성 인터커넥트들을 포함하고, 제1 전도성 인터커넥트들은 제1 금속을 포함한다. 제2 다이는 CMOS 회로와 결합된 제2 전도성 인터커넥트들을 포함하고, 제2 전도성 인터커넥트들은 제1 금속과 상이한 제2 금속을 포함한다. 제1 전도성 인터커넥트들을 제2 전도성 인터커넥트들과 본딩하여 3D 어레이를 CMOS 회로와 결합시킨다. 하나의 그러한 예에서, 제1 금속은 텅스텐을 포함하고, 제2 금속은 구리를 포함한다. 일 예에서, 제1 다이의 비휘발성 저장 셀들의 3D 어레이는 제2 다이의 CMOS 회로 위에 위치된다. 비휘발성 저장 셀들의 3D 어레이는 필러들을 포함하고, 필러들의 더 넓은 단부가 제2 다이와 본딩되는 제1 다이의 측면에 근접하여 위치한다. 일 예에서, 비휘발성 저장 컴포넌트는 제1 다이의 제1 전도성 인터커넥트들과 제2 다이의 제2 전도성 인터커넥트들 사이의 금속 질화물 또는 금속 산화물의 층을 포함한다.
일 예에서, 컴포넌트는 제1 다이 상에 제1 전도성 비아들을 포함한다. 제1 전도성 비아들은 워드라인들을 제1 다이의 전도성 인터커넥트들과 결합시킨다. 하나의 그러한 예에서, 컴포넌트는 제2 다이 상에 제2 전도성 비아들을 포함한다. 제2 전도성 비아들은 CMOS 회로를 제1 다이와 결합시킨다. 하나의 그러한 예에서, 제1 다이의 제1 전도성 비아들은 제2 다이의 제2 전도성 비아들에 대해 거꾸로 되어 있다. 일 예에서, 제1 다이 상의 제3 전도성 비아는 제1 다이의 하부의 전도성 인터커넥트들을 제1 다이의 상부의 전도성 인터커넥트들과 결합시킨다. 하나의 그러한 예에서, 제3 전도성 비아는 제1 다이의 제1 전도성 비아들에 대해 거꾸로 되어 있다. 일 예에서, 컴포넌트는 비휘발성 저장 셀들의 3D 어레이에 액세스하기 위한 비트라인들을 추가로 포함하고, 비트라인들은 CMOS 회로에 근접한 3D 어레이의 측면 상에 위치한다.
일 예에서, 시스템은 프로세서 및 프로세서와 결합된 비휘발성 저장 디바이스를 포함한다. 저장 디바이스는 비휘발성 저장 셀들의 3차원(3D) 어레이를 포함하는 제1 다이 및 제1 다이와 본딩된 제2 다이를 포함하고, 제2 다이는 비휘발성 저장 셀들의 3D 어레이에 액세스하기 위한 CMOS(상보형 금속 산화물 반도체) 회로를 포함한다.
일 예에서, 3차원(3D) NAND 플래시 메모리 컴포넌트는 NAND 플래시 메모리 셀들의 3차원(3D) 어레이를 포함하는 제1 다이 및 제1 다이와 본딩된 제2 다이를 포함하고, 제2 다이는 NAND 플래시 메모리 셀들의 3D 어레이에 액세스하기 위한 제어 회로를 포함한다.
일 예에서, 비휘발성 저장 디바이스를 제조하는 방법은 제1 웨이퍼 상에 3차원(3D) 비휘발성 저장 어레이를 형성하는 단계, 제2 웨이퍼 상에, 3D 비휘발성 저장 어레이에 액세스하기 위한 CMOS 회로를 형성하는 단계, 및 제1 웨이퍼의 전도성 인터커넥트들을 제2 웨이퍼의 전도성 인터커넥트들과 본딩하는 단계를 수반한다. 일 예에서, 방법은 제1 웨이퍼의 3D 비휘발성 저장 어레이 위에 제1 전도성 인터커넥트들을 형성하는 단계, 제2 웨이퍼의 CMOS 회로 위에 제2 전도성 인터커넥트들을 형성하는 단계, 및 본딩 이전에, 제1 웨이퍼를 플리핑하여 제1 전도성 인터커넥트들을 제2 전도성 인터커넥트들과 정렬시키는 단계를 추가로 수반한다. 일 예에서, 방법은, 본딩 후에, 3D 비휘발성 저장 어레이가 형성된 제1 웨이퍼의 벌크를 제거하는 단계 - 3D 비휘발성 저장 어레이와 제1 전도성 인터커넥트들은 제거 후에 남아있음 - 및 제1 웨이퍼의 나머지 층들 위에 금속 층을 형성하는 단계를 수반하고, 금속 층은 비아를 통해 제1 전도성 인터커넥트들과 결합된다. 일 예에서, 제1 전도성 인터커넥트들을 형성하는 단계는 어레이 위에 제1 금속 층을 퇴적하는 단계, 및 제1 금속 층을 에칭하여 제1 전도성 인터커넥트들을 형성하는 단계, 및 제2 전도성 인터커넥트들을 형성하는 단계는 제1 금속 층과 상이한 금속을 포함하는 제2 금속 층을 퇴적하는 단계, 및 제2 금속 층을 에칭하여 제2 전도성 인터커넥트들을 형성하는 단계를 포함한다.
본 발명의 실시예들은 위에 제시된 바와 같은 다양한 프로세스들을 포함할 수 있다. 프로세스들은 머신 실행가능 명령어들로 구체화될 수 있다. 명령어들은 범용 또는 특수 목적 프로세서로 하여금 특정 프로세스들을 수행하게 하는데 사용될 수 있다. 대안적으로, 이러한 프로세스들은 프로세스들을 수행하기 위한 고정배선 로직 회로(hardwired logic circuitry) 또는 프로그램 가능 로직 회로(예를 들어, FPGA, PLD)를 포함하는 특정/커스텀 하드웨어 컴포넌트들에 의해, 또는 프로그래밍된 컴퓨터 컴포넌트들 및 커스텀 하드웨어 컴포넌트들의 임의의 조합에 의해 수행될 수 있다.
본 발명의 요소들은 머신 실행가능 명령어들을 저장하기 위한 머신 판독가능 매체로서 또한 제공될 수 있다. 머신 판독가능 매체는, 플로피 디스켓들, 광학 디스크들, CD-ROM들, 및 자기-광학 디스크들, 플래시 메모리, ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 전파 매체(propagation media) 또는 전자 명령어들을 저장하기에 적합한 다른 타입의 매체/머신 판독가능 매체를 포함할 수 있고, 이에 제한되지 않는다. 예를 들어, 본 발명은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 반송파(carrier wave) 또는 다른 전파 매체에 구체화된 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(requesting computer)(예를 들어, 클라이언트)에 전송될 수 있는 컴퓨터 프로그램으로서 다운로드될 수 있다.
본 명세서에 도시된 바와 같은 흐름도들은 다양한 프로세스 액션들의 시퀀스들의 예들을 제공한다. 흐름도들은 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작들뿐만 아니라 물리 동작들을 나타낼 수 있다. 일 예에서, 흐름도는 유한 상태 머신(finite state machine)(FSM)의 상태를 예시할 수 있고, 이는 하드웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 특정 시퀀스 또는 순서로 도시되지만, 달리 특정되지 않는 한, 액션들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 예시로만 이해되어야 하며, 프로세스는 상이한 순서로 수행될 수 있고, 일부 액션들은 병렬로 수행될 수 있다. 추가로, 다양한 예들에서 하나 이상의 액션이 생략될 수 있다; 따라서, 모든 실시예에서 모든 액션들이 요구되지는 않는다. 다른 프로세스 흐름들이 가능하다.
다양한 동작들 또는 기능들이 본 명세서에서 설명되는 정도까지, 이들은 소프트웨어 코드, 명령어들, 구성, 데이터, 또는 조합으로서 설명 또는 정의될 수 있다. 콘텐츠는 직접 실행가능("오브젝트(object)" 또는 "실행가능(executable)" 형태), 소스 코드, 또는 차이 코드("델타(delta)" 또는 "패치(patch)" 코드)일 수 있다. 본 명세서에 설명된 실시예들의 소프트웨어 콘텐츠는 콘텐츠가 저장되어 있는 제조 물품(article of manufacture)을 통해, 또는 통신 인터페이스를 통해 데이터를 송신하도록 통신 인터페이스를 동작시키는 방법을 통해 제공될 수 있다. 머신 판독가능 저장 매체는 머신으로 하여금 설명되는 기능들 또는 동작들을 수행하게 할 수 있고, 기록가능/비-기록가능 매체(예를 들어, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스 등)와 같은, 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등과 같이, 다른 디바이스와 통신하기 위해 임의의 고정배선, 무선, 광학 등의 매체와 인터페이싱하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 소프트웨어 콘텐츠를 설명하는 데이터 신호를 제공하기 위해 통신 인터페이스를 준비하도록, 구성 파라미터들을 제공하거나 신호들을 전송하거나, 또는 양자 모두에 의해 구성될 수 있다. 통신 인터페이스는 통신 인터페이스에 전송된 하나 이상의 커맨드 또는 신호를 통해 액세스될 수 있다.
본 명세서에 설명된 다양한 컴포넌트들은 설명된 동작들 또는 기능들을 수행하기 위한 수단일 수 있다. 본 명세서에 설명된 각각의 컴포넌트는 소프트웨어, 하드웨어, 또는 이들의 조합을 포함한다. 컴포넌트들은 소프트웨어 모듈들, 하드웨어 모듈들, 특수 목적 하드웨어(예를 들어, 특정 용도 하드웨어, 특정 용도 집적 회로(ASIC)들, 디지털 신호 프로세서(DSP)들 등), 내장된 제어기, 고정배선 회로 등으로서 구현될 수 있다.
본 명세서에 설명된 것 이외에도, 발명의 범위로부터 벗어나지 않고 발명의 개시된 실시예들 및 구현예들에 대해 다양한 수정들이 이루어질 수 있다. '상부', '하부', '위에', '아래에', 및 위치를 설명하는 다른 그러한 용어들과 같은 피처들의 배향 및 위치를 설명하기 위해 위에서 사용된 용어들은 다른 피처들에 대한 피처들의 상대적 위치를 명확하게 하기 위한 것이고, 고정 또는 절대 위치를 설명하지 않는다. 예를 들어, 하부 웨이퍼 위에(above or over) 있는 상부 웨이퍼로서 설명되는 웨이퍼는 상부 웨이퍼 아래에(under or below) 있는 하부 웨이퍼로서 설명될 수 있다. 그러므로, 본 명세서에서의 도해 및 예들은 예시적인 것으로 해석되어야 하고 한정적인 의미로 해석되어서는 안 된다. 본 발명의 범위는 다음에 오는 청구항들을 참조하여서만 판단되어야 한다.

Claims (20)

  1. 비휘발성 저장 컴포넌트(non-volatile storage component)로서,
    비휘발성 저장 셀들의 3차원(3D) 어레이를 포함하는 제1 다이; 및
    상기 제1 다이와 본딩된 제2 다이
    를 포함하고,
    상기 제2 다이는 상기 비휘발성 저장 셀들의 3D 어레이에 액세스하기 위한 CMOS(complementary metal oxide semiconductor; 상보형 금속 산화물 반도체) 회로를 포함하는 비휘발성 저장 컴포넌트.
  2. 제1항에 있어서,
    상기 제1 다이는 상기 비휘발성 저장 셀들의 3D 어레이와 결합된 제1 전도성 인터커넥트들(conductive interconnects)을 포함하고, 상기 제1 전도성 인터커넥트들은 제1 금속을 포함하고,
    상기 제2 다이는 상기 CMOS 회로와 결합된 제2 전도성 인터커넥트들을 포함하고, 상기 제2 전도성 인터커넥트들은 상기 제1 금속과 상이한 제2 금속을 포함하고,
    상기 제1 전도성 인터커넥트들은 상기 제2 전도성 인터커넥트들과 본딩되어 상기 3D 어레이를 상기 CMOS 회로와 결합시키는 비휘발성 저장 컴포넌트.
  3. 제2항에 있어서, 상기 제1 금속은 텅스텐을 포함하고, 상기 제2 금속은 구리를 포함하는 비휘발성 저장 컴포넌트.
  4. 제1항에 있어서,
    상기 제1 다이의 상기 비휘발성 저장 셀들의 3D 어레이는 상기 제2 다이의 상기 CMOS 회로 위에 위치하고;
    상기 비휘발성 저장 셀들의 3D 어레이는 필러들을 포함하고, 상기 필러들의 더 넓은 단부는 상기 제2 다이와 본딩되는 상기 제1 다이의 측면에 근접하여 위치하는 비휘발성 저장 컴포넌트.
  5. 제2항에 있어서,
    상기 제1 다이의 상기 제1 전도성 인터커넥트들과 상기 제2 다이의 상기 제2 전도성 인터커넥트들 사이의 금속 질화물 또는 금속 산화물의 층을 추가로 포함하는 비휘발성 저장 컴포넌트.
  6. 제1항에 있어서,
    상기 제1 다이 상의 제1 전도성 비아들 - 상기 제1 전도성 비아들은 워드라인들을 상기 제1 다이의 전도성 인터커넥트들과 결합시킴 - ; 및
    상기 제2 다이 상의 제2 전도성 비아들 - 상기 제2 전도성 비아들은 상기 CMOS 회로를 상기 제1 다이와 결합시킴 -
    을 추가로 포함하고,
    상기 제1 다이의 상기 제1 전도성 비아들은 상기 제2 다이의 상기 제2 전도성 비아들에 대해 거꾸로 되어 있는 비휘발성 저장 컴포넌트.
  7. 제6항에 있어서,
    상기 제1 다이 상의 제3 전도성 비아를 추가로 포함하고, 상기 제3 전도성 비아는 상기 제1 다이의 하부의 전도성 인터커넥트들을 상기 제1 다이의 상부의 전도성 인터커넥트들과 결합시키고, 상기 제3 전도성 비아는 상기 제1 다이의 상기 제1 전도성 비아들에 대해 거꾸로 되어 있는 비휘발성 저장 컴포넌트.
  8. 제1항에 있어서,
    상기 비휘발성 저장 셀들의 3D 어레이에 액세스하기 위한 비트라인들을 추가로 포함하고, 상기 비트라인들은 상기 CMOS 회로에 근접한 상기 3D 어레이의 측면 상에 위치하는 비휘발성 저장 컴포넌트.
  9. 시스템으로서,
    프로세서; 및
    상기 프로세서와 결합된 비휘발성 저장 디바이스
    를 포함하고,
    상기 저장 디바이스는:
    비휘발성 저장 셀들의 3차원(3D) 어레이를 포함하는 제1 다이; 및
    상기 제1 다이와 본딩된 제2 다이
    를 포함하고,
    상기 제2 다이는 상기 비휘발성 저장 셀들의 3D 어레이에 액세스하기 위한 CMOS(complementary metal oxide semiconductor; 상보형 금속 산화물 반도체) 회로를 포함하는 시스템.
  10. 제9항에 있어서,
    상기 제1 다이는 상기 비휘발성 저장 셀들의 3D 어레이와 결합된 제1 전도성 인터커넥트들을 포함하고, 상기 제1 전도성 인터커넥트들은 제1 금속을 포함하고,
    상기 제2 다이는 상기 CMOS 회로와 결합된 제2 전도성 인터커넥트들을 포함하고, 상기 제2 전도성 인터커넥트들은 상기 제1 금속과 상이한 제2 금속을 포함하고,
    상기 제1 전도성 인터커넥트들은 상기 제2 전도성 인터커넥트들과 본딩되어 상기 3D 어레이를 상기 CMOS 회로와 결합시키는 시스템.
  11. 제10항에 있어서, 상기 제1 금속은 텅스텐을 포함하고, 상기 제2 금속은 구리를 포함하는 시스템.
  12. 제9항에 있어서,
    상기 제1 다이의 상기 비휘발성 저장 셀들의 3D 어레이는 상기 제2 다이의 상기 CMOS 회로 위에 위치하고;
    상기 비휘발성 저장 셀들의 3D 어레이는 필러들을 포함하고, 상기 필러들의 더 넓은 단부는 상기 제2 다이와 본딩되는 상기 제1 다이의 측면에 근접하여 위치하는 시스템.
  13. 제10항에 있어서,
    상기 제1 다이의 상기 제1 전도성 인터커넥트들과 상기 제2 다이의 상기 제2 전도성 인터커넥트들 사이의 금속 질화물 또는 금속 산화물의 층을 추가로 포함하는 시스템.
  14. 제9항에 있어서,
    상기 비휘발성 저장 셀들의 3D 어레이에 액세스하기 위한 비트라인들을 추가로 포함하고, 상기 비트라인들은 상기 CMOS 회로에 근접한 상기 3D 어레이의 측면 상에 위치하는 시스템.
  15. 3차원(3D) NAND 플래시 메모리 컴포넌트로서,
    NAND 플래시 메모리 셀들의 3차원(3D) 어레이를 포함하는 제1 다이; 및
    상기 제1 다이와 본딩된 제2 다이
    를 포함하고,
    상기 제2 다이는 상기 NAND 플래시 메모리 셀들의 3D 어레이에 액세스하기 위한 제어 회로를 포함하는 3차원(3D) NAND 플래시 메모리 컴포넌트.
  16. 제15항에 있어서,
    상기 제1 다이는 상기 NAND 플래시 메모리 셀들의 3D 어레이와 결합된 제1 전도성 인터커넥트들을 포함하고, 상기 제1 전도성 인터커넥트들은 제1 금속을 포함하고,
    상기 제2 다이는 상기 제어 회로와 결합된 제2 전도성 인터커넥트들을 포함하고, 상기 제2 전도성 인터커넥트들은 상기 제1 금속과 상이한 제2 금속을 포함하고,
    상기 제1 전도성 인터커넥트들은 상기 제2 전도성 인터커넥트들과 본딩되어 상기 3D 어레이를 상기 제어 회로와 결합시키는 3D NAND 플래시 메모리 컴포넌트.
  17. 제16항에 있어서, 상기 제1 금속은 텅스텐을 포함하고, 상기 제2 금속은 구리를 포함하는 3D NAND 플래시 메모리 컴포넌트.
  18. 제15항에 있어서,
    상기 제1 다이의 상기 NAND 플래시 메모리 셀들의 3D 어레이는 상기 제2 다이의 상기 제어 회로 위에 위치하고;
    상기 NAND 플래시 메모리 셀들의 3D 어레이는 필러들을 포함하고, 상기 필러들의 더 넓은 단부는 상기 제2 다이와 본딩되는 상기 제1 다이의 측면에 근접하여 위치하는 3D NAND 플래시 메모리 컴포넌트.
  19. 제16항에 있어서,
    상기 제1 다이의 상기 제1 전도성 인터커넥트들과 상기 제2 다이의 상기 제2 전도성 인터커넥트들 사이의 금속 질화물 또는 금속 산화물의 층을 추가로 포함하는 3D NAND 플래시 메모리 컴포넌트.
  20. 제15항에 있어서,
    상기 NAND 플래시 메모리 셀들의 3D 어레이에 액세스하기 위한 비트라인들을 추가로 포함하고, 상기 비트라인들은 상기 제어 회로에 근접한 상기 3D 어레이의 측면 상에 위치하는 3D NAND 플래시 메모리 컴포넌트.
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