WO2022048216A1 - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

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陈涛
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Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a fabrication method thereof.
  • the method of deepening the silicon oxide isolation dam is usually used to prevent leakage current, but the method of deepening the silicon oxide isolation dam will cause difficulties in the fabrication of the semiconductor structure, and the excessively deep silicon oxide isolation dam often easily causes the active area to become smaller or collapse. .
  • the second isolation dam abuts between the first isolation dam and the electrical isolation layer.
  • an end of the first isolation dam facing the electrical isolation layer is buried in the second isolation dam.
  • a semiconductor substrate is formed, the semiconductor substrate including a trench, an isolation region formed by the region where the trench is located, a plurality of active regions defined by the isolation region, and an electrical isolation layer, the electrically isolated region the layer is located on the side of the trench away from its opening, and the bottom of the trench is spaced from the electrical isolation layer by a predetermined distance;
  • forming the second isolation dam includes:
  • forming the second isolation dam further includes:
  • the width of the second isolation dam is 1.2-1.5 times the width of the opening at the top of the trench.
  • Ion doping is performed on the second structure portion of the semiconductor substrate to form at least part of the second isolation dam from the second structure portion, and one end of the first isolation dam facing the electrical isolation layer is embedded in the electrical isolation layer. inside the second structure.
  • the semiconductor fabrication method may further include: performing etching back, chemical mechanical polishing (CMP), cleaning and other processes on the gate material layer 033 and the insulating material layer 032 to form a part of the insulating material layer 032 into multiple The gate insulating layer 32 of the switching transistors, so as to form part of the gate material layer 033 into the gates 33 of a plurality of switching transistors, wherein the gate insulating layers 32 of each switching transistor are arranged independently of each other, and the gates of each switching transistor are 33 are set independently of each other.
  • CMP chemical mechanical polishing

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Abstract

一种半导体结构及其制作方法，该半导体结构包括：半导体衬底（1）、第一隔离坝（2）、多个开关晶体管（3）、第二隔离坝（4）。半导体衬底包括沟槽（11）、由沟槽（11）所在区域形成的隔离区（5）、由隔离区（5）限定出的多个有源区（6），以及电隔离层（12），电隔离层（12）位于沟槽（11）背离其开口的一侧，且沟槽（11）的槽底与电隔离层（12）间隔有预设距离；第一隔离坝（2）填充于沟槽（11）内；开关晶体管（3）的至少部分埋设于半导体衬底（1）的有源区（6）内；第二隔离坝（4）的至少部分位于第一隔离坝（2）和电隔离层（12）之间。该半导体结构能够避免开关晶体管（3）的漏电流流出该开关晶体管（3）所在的有源区（6）。

Description

半导体结构及其制作方法
相关申请的交叉引用
本申请要求于2020年09月04日递交的、名称为《半导体结构及其制作方法》的中国专利申请第202010923664.0号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
随着半导体技术向高度集成化的演进，同等大小的芯片内部集成了越来越多的晶体管器件，为了减少硅衬底之上蚀刻的负载效应，原本置于硅衬底之上晶体管的栅极逐渐被埋入式栅极结构取代。然而，由于埋入式栅极的特殊结构，当器件沟道打开时，电流会向基底方向移动，从而导致有少量载流子越过氧化硅隔离坝，进而造成漏电。
相关技术中，通常采用加深氧化硅隔离坝的方式阻止漏电流，但是加深氧化硅隔离坝的方式会造成半导体结构制作困难，且过深的氧化硅隔离坝往往容易导致有源区变小或倒塌。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
公开内容
根据本公开的一个方面，提供一种半导体结构，该半导体结构包括：半导体衬底、第一隔离坝、多个开关晶体管、第二隔离坝，所述半导体衬底包括沟槽、由所述沟槽所在区域形成的隔离区、由所述隔离区限定出的多个有源区，以及电隔离层，所述电隔离层位于所述沟槽背离其开口的一侧，且所述沟槽的槽底与所述电隔离层间隔有预设距离；第一隔离坝填充于所述沟槽内；开关晶体管的至少部分埋设于所述半导体衬底的有源区内；第二隔离坝的至少部分位于所述第一隔离坝和所述电隔离层之间。
本公开一种示例性实施例中，所述开关晶体管包括源/漏极，所述第二隔离坝的材料为掺杂半导体，且所述第二隔离坝的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。
本公开一种示例性实施例中，所述第二隔离坝抵接于所述第一隔离坝和所述电隔离层之间。
本公开一种示例性实施例中，所述第一隔离坝面向所述电隔离层的侧面在所述电隔离层的正投影位于所述第二隔离坝在所述电隔离层的正投影上。
本公开一种示例性实施例中，所述第二隔离坝的宽度是所述沟槽顶部开口宽度的 1.2-1.5倍，其中，所述宽度的方向为垂直于所述沟槽侧壁的方向。
本公开一种示例性实施例中，所述第一隔离坝面向所述电隔离层的侧面与所述第二隔离坝面向所述电隔离层的侧面之间的距离大于等于15nm。
本公开一种示例性实施例中，所述第一隔离坝的高度是所述第二隔离坝高度的4-5倍，其中，所述高度的方向为垂直于所述电隔离层所在平面的方向。
本公开一种示例性实施例中，所述第一隔离坝面向所述电隔离层的一端埋设于所述第二隔离坝内。
本公开一种示例性实施例中，所述半导体衬底的有源区设置有凹槽，所述凹槽和所述沟槽设置于所述半导体衬底的同一侧面，所述开关晶体管包括：沟道部、栅极绝缘层、栅极、源/漏极，沟道部埋设于所述凹槽背离其开口的一侧；栅极绝缘层随形覆盖于所述凹槽背离所述电隔离层的一侧；栅极设置于所述栅极绝缘层背离所述电隔离层的一侧，且位于所述凹槽内；源/漏极埋设于所述有源区，且位于所述栅极绝缘层的相对两侧，且所述源/漏极分别与所述沟道部连接。
本公开一种示例性实施例中，所述电隔离层的材料为掺杂半导体，且所述电隔离层的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。
根据本公开的一个方面，提供一种半导体结构制作方法，该半导体制作方法包括：
形成一半导体衬底，所述半导体衬底包括沟槽，由所述沟槽所在区域形成的隔离区、由所述隔离区限定出的多个有源区，以及电隔离层，所述电隔离层位于所述沟槽背离其开口的一侧，且所述沟槽的槽底与所述电隔离层间隔有预设距离；
在所述沟槽内填充绝缘材料以形成第一隔离坝；
在所述半导体衬底的有源区内形成多个开关晶体管，所述开关晶体管至少部分埋设于所述半导体衬底的有源区内；
形成第二隔离坝，至少部分位于所述第一隔离坝和所述电隔离层之间。
本公开一种示例性实施例中，形成第二隔离坝，包括：
对所述半导体衬底的第一结构部进行离子掺杂，以将所述第一结构部形成至少部分所述第二隔离坝，所述第一结构部位于所述第一隔离坝和所述电隔离层之间；
其中，所述开关晶体管包括源/漏极，所述第二隔离坝的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。
本公开一种示例性实施例中，形成第二隔离坝，还包括：
利用掩膜版定义所述第二隔离坝的宽度；
所述第二隔离坝的宽度大于所述沟槽顶部开口的宽度，其中，所述宽度的方向为垂直于所述沟槽侧壁的方向。
本公开一种示例性实施例中，所述第二隔离坝的宽度是所述沟槽顶部开口宽度的1.2-1.5倍。
本公开一种示例性实施例中，形成第二隔离坝，还包括：
对所述半导体衬底的第二结构部进行离子掺杂，以将所述第二结构部形成至少部分所述第二隔离坝，所述第一隔离坝面向所述电隔离层的一端埋设于所述第二结构部内。
本公开一种示例性实施例中，所述第一隔离坝面向所述电隔离层的侧面与所述第二隔离坝面向所述电隔离层的侧面之间的距离大于等于15nm。
本公开一种示例性实施例中，所述第一隔离坝的高度是所述第二隔离坝高度的4-5倍，其中，所述高度的方向与所述电隔离层所在平面垂直。
本公开一种示例性实施例中，在形成所述沟槽之前，还包括：
在所述有源区形成凹槽；
所述制作方法还包括：
在所述凹槽内随形沉积栅极绝缘层，在所述栅极绝缘层背离所述电隔离层一侧形成栅极，所述栅极位于所述凹槽内。
本公开一种示例性实施例中，在所述半导体衬底的有源区内形成多个开关晶体管，还包括：
通过离子注入技术在所述沟槽背离其开口的一侧形成沟道部；
通过离子注入技术将部分所述半导体衬底形成所述开关晶体管的源/漏极；
其中，所述源/漏极埋设于所述有源区，且位于所述栅极绝缘层的相对两侧，且所述源/漏极分别与所述沟道部连接。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体结构一种示例性实施例的结构示意图；
图2为本公开半导体结构一种示例性实施例的结构示意图；
图3为图2的俯视图；
图4为本公开半导体结构另一种示例性实施例的俯视图；
图5为本公开半导体结构另一种示例性实施例的结构示意图；
图6为本公开半导体制作方法一种示例性实施例的流程图；
图7-图13、图15为本公开半导体制作方法一种示例性实施例中半导体结构的工艺流程图；
图14为图13的局部放大图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1所示，为相关技术中半导体结构一种示例性实施例的结构示意图。该半导体结构可以包括：半导体衬底00、第一隔离坝02、多个开关晶体管，所述半导体衬底包括沟槽05、由所述沟槽05所在区域形成的隔离区031、由所述隔离区031限定出的多个有源区032，以及电隔离层01，所述电隔离层01位于所述沟槽05背离其开口的一侧；第一隔离坝02填充于所述沟槽05内；开关晶体管埋设于所述半导体衬底00的有源区032内，开关晶体管可以包括沟道部041、栅极绝缘层042、栅极043以及第一源/漏部、第二源/漏部。如图1所示，第一源/漏部可以包括第一轻掺杂部0461和第一重掺杂部0462，第二源/漏部可以包括第二轻掺杂部0451和第二重掺杂部0452。其中，第一隔离坝02可以为氧化硅等绝缘材料，第一隔离坝02可以用于阻挡位于有源区032内的开关晶体管向该有源区032以外漏电。然而，如图1所示，该开关晶体管的沟道部041距离电隔离层01较近，开关晶体管在导电时，通过其沟道部041的电流容易通过第一隔离坝02和电隔离层01之间泄露，漏电流方向可以如图1中箭头所示。
基于此，本示例性实施例提供一种半导体结构，如图2所示，为本公开半导体结构一种示例性实施例的结构示意图。该半导体结构可以包括：半导体衬底1、第一隔离坝2、多个开关晶体管3、第二隔离坝4，所述半导体衬底1可以包括沟槽11、由所述沟槽11所在区域形成的隔离区5、由所述隔离区5限定出的多个有源区6，以及电隔离层12，所述电隔离层12位于所述沟槽11背离其开口的一侧，且所述沟槽11的槽底与所述电隔离层12间隔有预设距离；第一隔离坝2填充于所述沟槽11内；开关晶体管3的至少部分埋设于所述半导体衬底的有源区6内；第二隔离坝4的至少部分位于所述第一隔离坝2和所述电隔离层12之间。
本示例性实施例提供的半导体结构中，由于沟槽11的槽底与电隔离层12间隔有 预设距离，开关晶体管的漏电流容易通过第一隔离坝02和电隔离层01之间泄露。本示例性实施例中的第二隔离坝4可以用于阻挡开关晶体管3的漏电流，从而避免开关晶体管的漏电流。
需要说明的是，本示例性实施例中，如图2所示，隔离区5可以表示一空间区域，该空间区域可以在层向上贯穿整个半导体衬底1。有源区6同样可以表示一空间区域，该空间区域可以在层向上贯穿整个半导体衬底1。
本示例性实施例中，如图2所示，半导体衬底1的材料可以为硅、SOI、锗、砷化镓等半导体材料。第一隔离坝2的材料可以为氧化硅等绝缘材料。电隔离层12的材料可以为离子掺杂后的半导体材料，且所述电隔离层的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。例如，当开关晶体管为N型开关晶体管时，电隔离层12的材料可以为P型离子掺杂后的半导体材料，当开关晶体管为P型开关晶体管时，电隔离层12的材料可以为N型离子掺杂后的半导体材料。
本示例性实施例中，第二隔离坝4用于阻挡开关晶体管的漏电流，第二隔离坝4可以为离子掺杂后的半导体材料，所述开关晶体管可以包括源/漏极，所述第二隔离坝的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。例如，当开关晶体管源/漏极的掺杂类型为P型掺杂时，第二隔离坝4的材料可以为N型离子掺杂后的半导体材料；当开关晶体管源/漏极的掺杂类型为N型掺杂时，第二隔离坝4的材料可以为P型离子掺杂后的半导体材料。由于所述第二隔离坝的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同，所述开关晶体管源和漏极之间传输的载流子与第二隔离坝4的多数载流子类型不同(一种载流子为空穴，一种载流子为电子)，当所述开关晶体管源和漏极之间传输的载流子流向第二隔离坝4时，开关晶体管源和漏极之间传输的载流子与第二隔离坝4的多数载流子结合，从而阻挡了开关晶体管的漏电流。
应该理解的是，在其他示例性实施例中，第二隔离坝4还可以由其他材料形成，例如，第二隔离坝4可以为绝缘材料形成。
如图3所示，为图2的俯视图。本示例性实施例中，每个有源区6通过隔离区5隔离成相互孤立的区间。有源区6可以矩形，相应的，半导体衬底1上的沟槽可以由相交的多条条形子沟槽形成。应该理解的是，在其他示例性实施例中，有源区6还可以为其他形状，例如，如图4所示，为本公开半导体结构另一种示例性实施例的俯视图，有源区6还可以为圆形。
本示例性实施例中，如图2所示，所述第二隔离坝4可以抵接于所述第一隔离坝2和所述电隔离层12之间。即第二隔离坝4、第一隔离坝2以及电隔离层12可以形成多个凹槽结构，该凹槽结构的侧壁均为密封结构，该设置可以完全阻挡开关晶体管的漏电路径。应该理解的是，在其他示例性实施例中，第二隔离坝4还可以位于所述第一隔离坝2和所述电隔离层12之间，且第二隔离坝4不与第一隔离坝2抵接和/或第二隔离坝4不与电隔离层12抵接，该结构依然能够起到一定的阻挡漏电流作用。
本示例性实施例中，如图2所示，所述第一隔离坝2面向所述电隔离层12的侧面在所述电隔离层12的正投影可以位于所述第二隔离坝4在所述电隔离层12的正投影上。即，第二隔离坝4的宽度可以大于等于第一隔离坝2底部的宽度，其中，宽度的方向为垂直于所述沟槽侧壁的方向。较大宽度的第二隔离坝4可以增强第二隔离坝4阻挡漏电流的效果。
本示例性实施例中，如图2所示，所述第二隔离坝的宽度L1可以是所述沟槽顶部开口宽度L2的1.2-1.5倍，其中，所述宽度的方向为垂直于所述沟槽侧壁的方向。所述第一隔离坝2面向所述电隔离层12的侧面与所述第二隔离坝4面向所述电隔离层的侧面之间的距离可以大于等于15nm。即，第一隔离坝2底面与第二隔离坝4底面之间的距离可以大于等于15nm。所述第一隔离坝2的高度可以是所述第二隔离坝4高度的4-5倍，其中，所述高度的方向为垂直于所述电隔离层所在平面的方向。所述第一隔离坝2面向所述电隔离层12的一端可以埋设于所述第二隔离坝内，该设置可以使得，部分第二隔离坝4包裹于第一隔离坝2底部的侧面，从而加强第二隔离坝4阻挡漏电流的效果。
本示例性实施例中，如图5所示，为本公开半导体结构另一种示例性实施例的结构示意图。所述半导体衬底的有源区6可以设置有凹槽13，所述凹槽13和所述沟槽11可以设置于所述半导体衬底1的同一侧面。所述开关晶体管可以包括：沟道部31、栅极绝缘层32、栅极33、源/漏极，沟道部31至少部分可以埋设于所述凹槽13背离其开口的一侧；栅极绝缘层32可以随形覆盖于所述凹槽13背离所述电隔离层12的一侧；栅极33可以设置于所述栅极绝缘层32背离所述电隔离层12的一侧，且位于所述凹槽13内。源/漏极可以包括：第一源/漏极和第二源/漏极，其中，在第一源/漏极和第二源/漏极中，一个为开关晶体管的源极，另一个为开关晶体管的漏极。如图5所示，第一源/漏极可以包括第一轻掺杂源/漏极351和第一重掺杂源/漏极352，第一轻掺杂源/漏极351与所述沟道部31的第一侧连接；第一重掺杂源/漏极352与所述第一轻掺杂源/漏极351连接，所述第一重掺杂源/漏极352的离子掺杂浓度大于所述第一轻掺杂源/漏极351的离子掺杂浓度，且第一轻掺杂源/漏极351和第一重掺杂源/漏极352的掺杂类型相同。所述第二源/漏极可以包括：第二轻掺杂源/漏极341和第二重掺杂源/漏极342，第二轻掺杂源/漏极341与所述沟道部31的第二侧连接，所述沟道部的第一侧和第二侧相对设置，即栅极33在沟道部31所在平面的正投影位于沟道部第一侧和第二侧之间。第二重掺杂源/漏极342与所述第二轻掺杂源/漏极341连接，所述第二重掺杂源/漏极342的离子掺杂浓度大于所述第二轻掺杂源/漏极341的离子掺杂浓度，且所述第二重掺杂源/漏极342与第二轻掺杂源/漏极341的离子掺杂类型相同。其中，将第一源/漏极设置为第一轻掺杂源/漏极351和第一重掺杂源/漏极352，将第二源/漏极设置为第二轻掺杂源/漏极341和第二重掺杂源/漏极342，可以防止开关晶体管沟道部的热电子退化效应。
如图2、5所示，该半导体结构还可以包括封装层7，封装层7可以覆盖于半导体衬底1设置于沟槽11的一侧，封装层7可以由氮化硅形成，氮化硅具有较强的硬度，可以对半导体结构起到保护作用。
本示例性实施例还提供一种半导体结构制作方法，如图6所示，为本公开半导体制作方法一种示例性实施例的流程图。该半导体制作方法可以包括：
步骤S1：形成一半导体衬底，所述半导体衬底包括沟槽，由所述沟槽所在区域形成的隔离区、由所述隔离区限定出的多个有源区，以及电隔离层，所述电隔离层位于所述沟槽背离其开口的一侧，且所述沟槽的槽底与所述电隔离层间隔有预设距离；
步骤S2：在所述沟槽内填充绝缘材料以形成第一隔离坝；
步骤S3：在所述半导体衬底的有源区内形成多个开关晶体管，所述开关晶体管至少部分埋设于所述半导体衬底的有源区内；
步骤S4：形成第二隔离坝，至少部分位于所述第一隔离坝和所述电隔离层之间。
以下对上述步骤进行详细说明：
如图7所示，参考步骤S1：形成一半导体衬底，可以包括：提供一半导体基板；对所述半导体基板进行离子注入，以在所述半导体基板内形成所述电隔离层12。其中，半导体基板的材料可以为硅、SOI、锗、砷化镓等半导体材料。对所述半导体基板进行离子注入可以包括对半导体基板进行N型离子注入或P型离子注入。当开关晶体管为P型开关晶体管时，对所述半导体基板进行离子注入可以包括对半导体基板进行N型离子注入；当开关晶体管为N型开关晶体管时，对所述半导体基板进行离子注入可以包括对半导体基板进行P型离子注入。电隔离层12可以为轻掺杂的半导体。
如图8所示，参考步骤S1：形成一半导体衬底，还可以包括：在所述半导体基板的一侧形成所述沟槽11，由所述沟槽11所在区域形成的隔离区5、由所述隔离区5限定出的多个有源区6，且所述沟槽11的槽底与所述电隔离层12间隔有预设距离。如图8所示，在形成所述沟槽11之前，还可以包括：在所述有源区6形成凹槽13，所述凹槽13和所述沟槽11设置于所述半导体衬底1的同一侧面。其中，形成凹槽13和沟槽11可以通过光刻工艺实现，其中，刻蚀工艺可以使用干法刻蚀，蚀刻气体可以为C4F6。利用光刻工艺形成凹槽13后，需要在凹槽13内填充光刻胶，以形成刻蚀沟槽11的掩膜，完成沟槽11刻蚀后还需要清理凹槽13内填充的光刻胶。鉴于沟槽11的深度比凹槽13的深度深，本示例性实施例先通过光刻工艺刻蚀凹槽13，然后再通过光刻工艺刻蚀沟槽11，可以便于刻蚀完成凹槽13和沟槽11后清理光刻胶。需要说明的是，本示例性实施例中，如图8所示，隔离区5可以表示一空间区域，该空间区域可以在层向上贯穿整个半导体衬底1。有源区6同样可以表示一空间区域，该空间区域可以在层向上贯穿整个半导体衬底1。
如图9所示，参考步骤S2可以包括：在所述沟槽内填充绝缘材料以形成第一隔离坝2。本示例性实施例中，如图9所示，在所述沟槽内填充绝缘材料以形成第一隔离 坝2之前或之后，还可以在半导体衬底1设置有凹槽13的一侧随形沉积一绝缘材料层032。绝缘材料层032的材料可以为氧化硅等绝缘材料。绝缘材料层032的形成方法可以采用化学气相沉积(CVD)、原子层沉积(ALD)等沉积方法。
如图10所示，该半导体制作方法还可以包括：在绝缘材料层032背离电隔离层12的一侧形成栅极材料层033。其中，栅极材料层033的形成方法可以采用化学气相沉积(CVD)、原子层沉积(ALD)等沉积方法。栅极材料层033的材料可以为掺杂的多晶硅导体。
如图11所示，该半导体制作方法还可以包括：对栅极材料层033、绝缘材料层032进行回刻、化学机械抛光(CMP)、清理等工艺，以将部分绝缘材料层032形成多个开关晶体管的栅极绝缘层32，以将部分栅极材料层033形成多个开关晶体管的栅极33，其中，每个开关晶体管的栅极绝缘层32相互独立设置，每个开关晶体管的栅极33相互独立设置。
如图12所示，该半导体制作方法还可以包括：在图12所示的半导体结构的上表面设置掩膜版，通过离子注入工艺将部分半导体衬底形成开关晶体管的沟道部31。其中，沟道部31的掺杂类型可以和电隔离层12的掺杂类型相同。具体的，离子注入工艺可以给掺杂离子提供初始能量，掺杂离子在初始能量作用下可以到达半导体衬底的预设深度，从而对目标深度的半导体衬底进行离子掺杂。此外，掩膜版可以阻挡离子进入半导体衬底，因此，结合掩膜版的开口形状和离子的初始能量可以对半导体衬底的目标位置进行离子掺杂。
如图13所示，该半导体制作方法还可以包括：在图13所示的半导体结构的上表面设置掩膜版，通过离子注入的方式将部分半导体衬底形成第二隔离坝4。其中，所述第二隔离坝的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。
本示例性实施例中，如图14所示，为图13的局部放大图，图14示出了图13中椭圆虚线框A位置的局部放大图。通过离子注入的方式将部分半导体衬底形成第二隔离坝4，可以包括：对所述半导体衬底的第一结构部41进行离子掺杂，以将所述第一结构部41形成至少部分所述第二隔离坝4，所述第一结构部41可以位于所述第一隔离坝和所述电隔离层之间，第一结构部41可以抵接于电隔离层和第一隔离坝之间2。
如图14所示，通过离子注入的方式将部分半导体衬底形成第二隔离坝4，还可以包括：对所述半导体衬底的第二结构部42进行离子掺杂，以将所述第二结构部42形成至少部分所述第二隔离坝4，所述第一隔离坝2面向所述电隔离层的一端埋设于所述第二结构部42内。其中，第二隔离坝4可以由离子掺杂后的第一结构部41和第二结构部42组成。
需要说明的是，对所述半导体衬底的第一结构部41进行离子掺杂，以将所述第一结构部41形成部分所述第二隔离坝4之后，还可以停止离子注入工艺，注入第一结构部41的掺杂离子可以通过扩散作用移动到第二结构部42所在的位置，从而在第二结 构部42形成部分所述第二隔离坝4。
本示例性实施例中，如图13所示，第二隔离坝的宽度L1可以大于沟槽顶部开口的宽度L2。所述第二隔离坝的宽度L1可以是所述沟槽顶部开口宽度L2的1.2-1.5倍，其中，所述宽度的方向为垂直于所述沟槽侧壁的方向。所述第一隔离坝2面向所述电隔离层12的侧面与所述第二隔离坝4面向所述电隔离层的侧面之间的距离可以大于等于15nm。即，第一隔离坝2底面与第二隔离坝4底面之间的距离大于等于15nm。所述第一隔离坝2的高度可以是所述第二隔离坝4高度的4-5倍，其中，所述高度的方向为垂直于所述电隔离层所在平面的方向。其中，可以通过掩膜版限定第二隔离坝的宽度，即掩膜版开口的宽度即为第二隔离坝的宽度。
如图15所示，该半导体制作方法还可以包括：通过离子注入技术将部分所述半导体衬底形成所述开关晶体管的第一源/漏极和第二源/漏极；其中，所述源/漏极可以埋设于所述有源区，且位于所述栅极绝缘层的相对两侧，且所述源/漏极分别与所述沟道部连接。如图15所示，第一源/漏极可以包括第一轻掺杂源/漏极351和第一重掺杂源/漏极352，第一轻掺杂源/漏极351与所述沟道部31的第一侧连接；第一重掺杂源/漏极352与所述第一轻掺杂源/漏极351连接，所述第一重掺杂源/漏极352的离子掺杂浓度大于所述第一轻掺杂源/漏极351的离子掺杂浓度，且第一轻掺杂源/漏极351和第一重掺杂源/漏极352的掺杂类型相同。所述第二源/漏极可以包括：第二轻掺杂源/漏极341和第二重掺杂源/漏极342，第二轻掺杂源/漏极341与所述沟道部31的第二侧连接，所述沟道部的第一侧和第二侧相对设置，即栅极33在沟道部31所在平面的正投影位于沟道部第一侧和第二侧之间。第二重掺杂源/漏极342与所述第二轻掺杂源/漏极341连接，所述第二重掺杂源/漏极342的离子掺杂浓度大于所述第二轻掺杂源/漏极341的离子掺杂浓度，且所述第二重掺杂源/漏极342与第二轻掺杂源/漏极341的离子掺杂类型相同。
如图15所示，该半导体结构制作方法还可以包括：在半导体衬底1设置于沟槽11的一侧覆盖封装层7，封装层7可以由氮化硅形成，氮化硅具有较强的硬度，可以对半导体结构起到保护作用。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (19)

  1. 一种半导体结构，其中，包括：
    半导体衬底，所述半导体衬底包括沟槽、由所述沟槽所在区域形成的隔离区、由所述隔离区限定出的多个有源区，以及电隔离层，所述电隔离层位于所述沟槽背离其开口的一侧，且所述沟槽的槽底与所述电隔离层间隔有预设距离；
    第一隔离坝，填充于所述沟槽内；
    多个开关晶体管，至少部分埋设于所述半导体衬底的有源区内；
    第二隔离坝，至少部分位于所述第一隔离坝和所述电隔离层之间。
  2. 根据权利要求1所述的半导体结构，其中，所述开关晶体管包括源/漏极，所述第二隔离坝的材料为掺杂半导体，且所述第二隔离坝的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。
  3. 根据权利要求1所述的半导体结构，其中，所述第二隔离坝抵接于所述第一隔离坝和所述电隔离层之间。
  4. 根据权利要求3所述的半导体结构，其中，所述第一隔离坝面向所述电隔离层的侧面在所述电隔离层的正投影位于所述第二隔离坝在所述电隔离层的正投影上。
  5. 根据权利要求1所述的半导体结构，其中，所述第二隔离坝的宽度是所述沟槽顶部开口宽度的1.2-1.5倍，其中，所述宽度的方向为垂直于所述沟槽侧壁的方向。
  6. 根据权利要求1所述的半导体结构，其中，所述第一隔离坝面向所述电隔离层的侧面与所述第二隔离坝面向所述电隔离层的侧面之间的距离大于等于15nm。
  7. 根据权利要求1所述的半导体结构，其中，所述第一隔离坝的高度是所述第二隔离坝高度的4-5倍，其中，所述高度的方向为垂直于所述电隔离层所在平面的方向。
  8. 根据权利要求4所述的半导体结构，其中，所述第一隔离坝面向所述电隔离层的一端埋设于所述第二隔离坝内。
  9. 根据权利要求1所述的半导体结构，其中，所述半导体衬底的有源区设置有凹槽，所述凹槽和所述沟槽设置于所述半导体衬底的同一侧面，所述开关晶体管包括：
    沟道部，埋设于所述凹槽背离其开口的一侧；
    栅极绝缘层，随形覆盖于所述凹槽背离所述电隔离层的一侧；
    栅极，设置于所述栅极绝缘层背离所述电隔离层的一侧，且位于所述凹槽内；
    源/漏极，埋设于所述有源区，且位于所述栅极绝缘层的相对两侧，所述源/漏极分别与所述沟道部连接。
  10. 根据权利要求1所述的半导体结构，其中，所述电隔离层的材料为掺杂半导体，且所述电隔离层的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。
  11. 一种半导体结构制作方法，其中，包括：
    形成一半导体衬底，所述半导体衬底包括沟槽，由所述沟槽所在区域形成的隔离 区、由所述隔离区限定出的多个有源区，以及电隔离层，所述电隔离层位于所述沟槽背离其开口的一侧，且所述沟槽的槽底与所述电隔离层间隔有预设距离；
    在所述沟槽内填充绝缘材料以形成第一隔离坝；
    在所述半导体衬底的有源区内形成多个开关晶体管，所述开关晶体管至少部分埋设于所述半导体衬底的有源区内；
    形成第二隔离坝，至少部分位于所述第一隔离坝和所述电隔离层之间。
  12. 根据权利要求11所述的半导体结构制作方法，其中，形成第二隔离坝，包括：
    对所述半导体衬底的第一结构部进行离子掺杂，以将所述第一结构部形成至少部分所述第二隔离坝，所述第一结构部位于所述第一隔离坝和所述电隔离层之间；
    其中，所述开关晶体管包括源/漏极，所述第二隔离坝的掺杂类型与所述开关晶体管源/漏极的掺杂类型不同。
  13. 根据权利要求12所述的半导体结构制作方法，其中，形成第二隔离坝，还包括：
    利用掩膜版定义所述第二隔离坝的宽度；
    所述第二隔离坝的宽度大于所述沟槽顶部开口的宽度，其中，所述宽度的方向为垂直于所述沟槽侧壁的方向。
  14. 根据权利要求13所述的半导体结构制作方法，其中，所述第二隔离坝的宽度是所述沟槽顶部开口宽度的1.2-1.5倍。
  15. 根据权利要求12所述的半导体结构制作方法，其中，形成第二隔离坝，还包括：
    对所述半导体衬底的第二结构部进行离子掺杂，以将所述第二结构部形成至少部分所述第二隔离坝，所述第一隔离坝面向所述电隔离层的一端埋设于所述第二结构部内。
  16. 根据权利要求11所述的半导体结构制作方法，其中，所述第一隔离坝面向所述电隔离层的侧面与所述第二隔离坝面向所述电隔离层的侧面之间的距离大于等于15nm。
  17. 根据权利要求11所述的半导体结构制作方法，其中，所述第一隔离坝的高度是所述第二隔离坝高度的4-5倍，其中，所述高度的方向与所述电隔离层所在平面垂直。
  18. 根据权利要求12所述的半导体结构制作方法，其中，在形成所述沟槽之前，还包括：
    在所述有源区形成凹槽；
    所述制作方法还包括：
    在所述凹槽内随形沉积栅极绝缘层，在所述栅极绝缘层背离所述电隔离层一侧形 成栅极，所述栅极位于所述凹槽内。
  19. 根据权利要求18所述的半导体结构制作方法，其中，在所述半导体衬底的有源区内形成多个开关晶体管，还包括：
    通过离子注入技术在所述沟槽背离其开口的一侧形成沟道部；
    通过离子注入技术将部分所述半导体衬底形成所述开关晶体管的源/漏极；
    其中，所述源/漏极埋设于所述有源区，且位于所述栅极绝缘层的相对两侧，所述源/漏极分别与所述沟道部连接。
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