CN104733459A - 半导体器件和相关方法 - Google Patents

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迈克尔·安托万·阿曼德·因赞德
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Abstract

本发明涉及半导体器件和用于制造半导体器件的相关方法。器件包括：衬底，具有相距总距离的接触面和背面；垂直器件，在衬底中形成并在接触面上具有第一和第二端子；隔离沟槽，在接触面和背面之间延伸所述总距离穿过衬底，以电学地隔离垂直器件；以及端子分离沟槽，从接触面延伸入所述衬底，并布置为分离并限定垂直器件的第一和第二端子之间的导电路径。

Description

半导体器件和相关方法
技术领域
本发明涉及半导体器件和用于准备半导体器件的相关方法。具体地而非排除地，本发明涉及包括垂直器件的半导体器件，所述垂直器件的顶部侧接触通过隔离沟槽与互补金属氧化物半导体晶体管分离。
背景技术
很多产品要求在不同电压下操作的多个CMOS电路和功率器件。有时这些多个电路之间的电压差别会很大。因此，为了防止对于电子电路的损坏或者防止电子电路的不安全操作，可能要求高压隔离。使用标准CMOS工艺制造的电路可能不提供高压隔离，因此如果要求实质上的隔离，则可能要求引入特殊工艺，所述特殊工艺合并了使用绝缘体上硅(SOI)衬底的隔离或通过生长用于结隔离的专用掩埋外延层。这些工艺和衬底的单位晶片面积成本很高，隔离区占据的面积很大，并且这些工艺要求很长的开发时间。因此，在目前的CMOS制造工艺技术继续发展的很长一段时间，它们通常是不可用的。例如，这可以导致使用比当前最先进的CMOS工艺技术还要晚5至10年的制造工艺来制造高压CMOS晶体管。
一些现有技术的CMOS/功率器件集成工艺的缺点之一是使用横向器件，如横向扩散金属氧化物半导体(LDMOS)和结型场效应晶体管(JFET)，并且根据这些器件的击穿电压(BV)，它们通常要求相当大的硅面积。
在分立组件的分离领域中，已知并使用很多种垂直器件，即具有垂直结构的半导体器件。例如，可以将晶体管和二极管实现为分立的垂直器件。在常规垂直晶体管中，漏极源极电流实质垂直于器件衬底的接触面和背面流动，这和横向晶体管中平行于衬底相反。
由于垂直晶体管具有较低的特征导通电阻，其相比如设置在SOI和结型隔离晶片上的横向晶体管具有优点。例如，由于更有效地利用了硅的垂直空间，垂直双扩散金属氧化物半导体(VDMOS)晶体管能够提供更低的击穿固有导通电阻。使用消除VDMOS中JFET区电阻的沟槽金属氧化物半导体(TrenchMOS，也称为UMOS)晶体管，还可能得到更低的特征导通电阻。因此，垂直器件更多地用于分立功率器件。
相比横向器件，垂直器件的缺点是要求在其衬底两侧与横向器件连接。因而，封装设计和制造实质上更加困难，因而成本也更高。此外，在将垂直器件与已有技术SOI和结型隔离晶片集成时会有实质的困难。
发明内容
根据本发明第一方面，提供一种半导体器件，包括：
衬底，具有相距总距离的接触面和背面；
垂直器件，在衬底中形成并在接触面上具有第一和第二端子；
隔离沟槽，在接触面和背面之间延伸穿过衬底所述总距离，以电学地隔离垂直器件；
端子分离沟槽，从接触面延伸入衬底并布置为将垂直器件的第一和第二端子分离，并限定第一和第二端子之间的导电路径。
本发明将通常只在横向器件中才有的处理简便性与垂直器件的优点相结合。即，全部衬底厚度都能够用于电流横向导通，提供了较低的导通电阻。然而，经由端子分离沟槽限定的导电路径将通常设置在垂直器件背面的第二端子带到接触面。将第一和第二端子都设置在接触表面上，其实现了与垂直器件的简化连接。
隔离沟槽的设置允许将高压垂直器件和低或中压器件集成在单个晶片上。可以使用更廉价的衬底材料，因为这对在绝缘体上硅晶片上制造的半导体器件来说并不重要。
半导体器件可以包括在隔离沟槽相对垂直器件的相对一侧上的第二器件。第二器件可以包括横向晶体管或垂直晶体管。横向晶体管可以是LDMOS晶体管或JFET。第二器件可以是CMOS器件。隔离沟槽可以将垂直器件与第二器件电学地隔离。
隔离沟槽可以是第一隔离沟槽。半导体器件可以包括第二隔离沟槽。隔离沟槽可以在接触面和背面之间延伸总距离穿过衬底，以电学地隔离垂直器件。可以在垂直器件的相对侧面上提供第一和第二隔离沟槽。备选地，隔离沟槽可以是连续的并设置在垂直器件的相对侧面上。可以认为该隔离沟槽形成硅岛。可以在硅岛上设置垂直器件。不受到隔离沟槽约束的垂直器件的任意侧边/边缘可能需要用于处理高压的边缘端接。边缘端接会耗费衬底的面积。因此，在很多情形中产生硅岛是有利的。
垂直器件可以包括垂直晶体管或垂直二极管。垂直晶体管可以是VDMOS或沟槽MOS晶体管。垂直晶体管可以包括栅极端子。第一端子可以是源极端子。第二端子可以是漏极端子。备选地，第一和第二端子中每一个可以提供垂直二极管的阳极和阴极。
可以在背面上设置电绝缘导热材料，如氮化铝或氧化铝。电绝缘导热材料可以允许半导体器件相互堆叠。即，例如在衬底背面粘连或焊接至热沉时，电绝缘导热材料允许热量容易从半导体器件散出。
隔离沟槽和/或端子分离沟槽可以包括电介质材料。
导电路径可以至少部分地由设置在衬底内的金属材料限定。金属材料可以是金属或合金。导电路径可以至少部分地由衬底掺杂区限定。
根据本发明第二方面，提供一种制造半导体器件的方法，包括：
接收衬底，所述衬底具有与在所述衬底中形成的垂直器件的接触面并具有位于接触面上的第一端子；
形成隔离沟槽，所述隔离沟槽穿过衬底延伸第一距离以电学地隔离所述垂直器件；以及
形成端子分离沟槽，所述端子分离沟槽从接触面延伸入衬底，所述端子分离沟槽布置为在接触表面上限定垂直器件的第二端子并限定第一和第二端子之间的导电路径。
所述隔离沟槽是第一隔离沟槽，并且所述方法包括：在所述垂直器件的相对第一隔离沟槽的相对一侧形成第二隔离沟槽，第二隔离沟槽可以配置为与晶体管电学地隔离。
所述衬底具有与接触面相距总距离的背面。形成所述隔离沟槽可以包括从背面去除衬底材料。形成所述隔离沟槽可以包括从接触面去除衬底材料。在从背面去除衬底材料后，可以从接触面去除衬底材料。
所述方法可以包括将衬底的厚度从初始厚度减小为最终产品的厚度，以形成与接触面相对的背面。在相同工艺步骤期间形成隔离沟槽和端子分离沟槽。
所述方法可以包括在背面提供电绝缘导热材料。
所述方法可以包括在连接面上设置支撑结构。所述第一距离可以是连接面和背面之间的总距离。
所述方法还可以包括在接触面上设置掩模层以限定端子分离沟槽或隔离沟槽。所述方法还可以包括在背面上设置掩模层以限定隔离沟槽。
所述方法还可以包括用电介质材料填充隔离沟槽和/或端子分离沟槽。
接收的衬底还可以具有靠近第一端子形成的用于设置第二接触的氧化物柱塞。所述方法还可以包括在背面上设置掩模层，掩模层将包括垂直器件的衬底岛的至少一部分露出。所述方法还可以包括从背面刻蚀掉垂直器件的衬底。所述方法还可以包括从背面刻蚀掉氧化物柱塞以提供空缺。所述方法还可以包括用金属材料填充空缺。所述方法可以包括，在刻蚀过的垂直器件背面上提供金属材料层。空缺内的金属材料和金属层可以提供金属导电路径。
附图说明
参考附图并且仅作为示例方式描述本发明一个或多个实施例，其中：
图1a示出制造半导体器件的方法；
图1b示出由图1a的方法接收的衬底；
图1c示出图1a的方法制造的半导体器件；
图2a示出使用深反应离子刻蚀方法准备的一系列沟槽的扫描电子显微图；
图2b示出在隔离沟槽刻蚀后的集成沟槽MOS器件的示意性截面图；
图3示出图2b的半导体器件在聚合物沟槽填充后的示意性截面图；
图4示出图3的半导体器件在接触窗刻蚀、金属再分配层沉积和结构化后的示意性截面图；
图5示出图4的半导体器件在晶片研磨和背侧隔离层涂覆后的示意性截面图；
图6示出图3的半导体器件在毯式回蚀(blanket etch-back)或聚合物的化学机械抛光、接触窗刻蚀、金属再分配层沉积和结构化、以及背侧隔离层的晶片研磨和涂覆后的示意性截面图；
图7a示出半导体器件可能布局的平面图；
图7b示出半导体器件第二可能布局的平面图；
图7c示出半导体器件第三可能布局的平面图；
图8示出CMOS工艺中第二集成沟槽MOS在隔离沟槽刻蚀后的示意性截面图；
图9示出图8的半导体器件在在衬底背面上沉积聚合物后的示意性截面图；
图10示出图9的半导体器件在毯式刻蚀或聚合物层化学机械抛光、硬掩模、背侧隔离层沉积后的示意性截面图；
图11示出图9的半导体器件在聚合物层中开窗口、硬掩模、以及随后的背侧隔离层沉积后的示意性截面图；
图12示出图11的半导体器件在在互连层上硬掩模沉积和沟槽刻蚀后的示意性截面图；
图13示出在接触面沟槽和接触形成沟槽中沉积绝缘聚合物后的半导体器件的示意性截面图；
图14示出在接触窗口刻蚀和金属再分配层沉积前对图13的聚合物层进行毯式回刻蚀或化学机械抛光的半导体器件的示意性截面图。
图15示出背面沟槽延伸穿过衬底形成隔离沟槽的半导体器件的示意性截面图；
图16a示出具有附加的二氧化硅柱塞，与参考图2b描述的半导体器件类似的部分制成的半导体器件；
图16b示出与参考图3描述的半导体器件类似的半导体器件；
图16c示出衬底研磨后的图16b的半导体器件；
图16d示出金属接触在接触面上露出并在背面上形成刻蚀窗口后的图16c的半导体器件；
图16e示出从垂直器件的背面刻蚀去除硅后的图16d的半导体器件；
图16f示出在应用湿法二氧化硅刻蚀工艺来去除二氧化硅柱塞后图16e的半导体器件；
图16g示出在垂直晶体管的接触面和背面上形成结构化金属层后图16f的半导体器件；以及
图16h示在在半导体器件背面的金属层上设置绝缘材料层后的图16g的半导体器件；
具体实施方式
由于应用数量的增长，在CMOS中集成垂直高压和功率器件具有很多优点。本公开描述一种产生硅隔离岛的方法，所述硅隔离岛包括垂直高压器件，所述垂直高压器件具有将垂直器件背面接触和前面接触表面连接的硅区域。可以在单个掩模步骤中制造分离的硅区区，这也称为“自组装”。
本公开涉及半导体器件和准备所述半导体器件的相关方法。图1a示出从反馈衬底2开始制造半导体器件1的方法100。在图1b中示出反馈衬底2，而在图1c中示出制造的半导体器件。
方法100包括初始步骤接收102衬底2。衬底2具有接触面4和在衬底中形成的垂直器件6。垂直器件6在接触面4上提供第一端子7。
方法100包括形成104隔离沟槽8，所述隔离沟槽延伸第一距离穿过衬底2，用于电学地隔离垂直器件6。方法100还包括形成106端子分离沟槽10，所述端子分离沟槽10从接触面4延伸入衬底2、并布置为限定接触面4上垂直器件的第二端子12。可以在形成端子分离沟槽10的步骤106之前、之后或同时执行形成隔离沟槽8的步骤104。可以用聚合物填充隔离沟槽8和端子分离沟槽10以形成电介质。
在制造的设备1中，衬底2具有与接触面4相距总距离16的背面14。
隔离沟槽8在接触面4和背面14之间延伸总距离穿过衬底，以便将垂直器件和晶片的剩余部分电隔离(在隔离沟槽8的与垂直器件6相对的一侧上)。提供隔离沟槽8意味着制造的器件1包括隔离硅岛。硅岛遮蔽垂直器件6。通过穿过衬底2(由聚合物填充的)隔离沟槽8，将高压垂直器件6与低压或中压电路CMOS器件隔离。能够在单个CMOS晶片上实现垂直器件6超过1kV的操作电压，而不破坏或损坏低压或中压器件。
形成在衬底2上的垂直器件6在接触面4上具有第一和第二端子7、12。
端子分离沟槽10从接触面4延伸入衬底2，并布置为将垂直器件6的第一和第二端子7、12分离。即，在第一端子7和第二端子12之间的接触面4上设置端子分离沟槽10。端子分离沟槽10还限定第一和第二端子7、12之间的导电路径。
端子分离沟槽10提供“自组装”硅区域以将垂直器件的背面接触(N++漏极区域)连接至接触面4，而不使用常规的硅通孔(TSV)。端子分离沟槽10允许垂直器件具有横向器件通常才有的处理和接触制造简便性优点。即，衬底1的全部衬底厚度可用于电流横向传导，从而具有较低的导通电阻。然而，经由端子分离沟槽10限定的导电路径18，将通常在常规垂直器件背面14上设置的第二端子12引至接触面4。如此，在接触面4上设置有第一和第二端子7、12。
使用端子分离沟槽10替代常规TSV意味着方法100得到了简化。理由是，TSV工艺要求必须用导电材料填充高纵横比的沟槽，这使得该工艺相当复杂。
垂直器件6可以是垂直晶体管，如沟槽MOS或VDMOS晶体管。在这种情况下，第一端子7可以是源极端子，第二端子12可以是漏极端子。在与源极端子相邻的接触面4上还可以设置垂直晶体管的栅极。
备选地，垂直器件6可以是二极管，在这种情况下，第一端子7和第二端子12每一个均可以提供二极管的阳极和阴极之一。
因为隔离沟槽8的设置，能够在与垂直器件相同的衬底2上设置第二器件，如低压CMOS器件，从而可以将半导体器件1看作是集成器件。在该示例中，隔离沟槽8将垂直器件6与第二器件电学地隔离。通常，在方法100开始时接收102的衬底2中设置第二器件。
半导体器件1可以提供各种功能，如集成HV开关/HV模拟混合信号(AMS)+垂直功率器件、浮置/高侧器件岛。本领域技术人员可理解半导体器件1的各种优点，例如需要更少静电释放(ESD)保护、降低电磁干扰或电磁耦合(高功率和低功率器件之间)。并且，可以消除高压和低压系统之间光耦合器的需求。光耦合器，仅通过穿过具有高压阻挡能力透明电介质材料的电磁波(光)来传输信息，用于提供电隔离。光耦合器的最新备选方式是片上电容性或电感性隔离器。在片上电容性隔离器中，电容器的两块极板被类似的电介质材料隔离。高频信号可以在电容器的极板之间行进，而低频或直流(DC)电压被阻挡。在电感性隔离器情形中，使用形成隔离转换器的电介质分离电感器来制造隔离器。由于隔离沟槽将硅岛分离，在这些应用中，硅岛能够起电介质的功能。即，隔离沟槽可以是电流(galvanic)隔离器的一部分。备选地，隔离沟槽能够阻挡高压，并且可以在衬底2的接触面4上制造隔离电容器或电感器。
以下，参考附图2b至16描述各种可选特征和方法步骤。具体地，公开了四种用于制造半导体器件的工艺流程。图2b至7涉及第一工艺流程，图8-14涉及第二工艺流程，图15涉及第三工艺流程，图16涉及第四工艺流程。各附图中相应的附图标记表示相似的特征。
在干法反应例子刻蚀(DRID)工艺中，刻蚀速度依赖于期望的沟槽宽度。因此，在单个沟槽刻蚀步骤中，能够通过掩模出的不同沟槽宽度来设置各种深度的沟槽。因此，在设置多个沟槽时能够减少平板印刷的步骤。在各种沟槽之间不再需要特定的相互对齐。
图2a示出使用“博世(Bosch)”深反应离子刻蚀工艺制备的衬底52中的一系列沟槽54、56的扫描电子显微图。在纸面平面中衬底52表面的入射法向上，加速形成沟槽54、56的反应离子。沟槽54、56的深度根据够沟槽宽度变化，使得较宽的沟槽56比较窄的沟槽54更深。因为离子速度依赖于沟槽宽度，通过精确改变沟槽宽度能够调节沟槽刻蚀工艺中沟槽深度的差异。有利地，使用相同的刻蚀步骤来形成隔离沟槽和端子隔离沟槽，如下文描述。
图2b示出部分制成的半导体器件。具体地，图2b示出沟槽刻蚀后在CMOS中包括沟槽MOS器件的集成半导体器件1a的示意性截面图。
集成半导体器件1a具有第一隔离沟槽8a和第二隔离沟槽8b。在垂直器件相对侧上设置第一和第二隔离沟槽8a、8b。可以理解，实际上，由三维延伸的连续沟槽设置第一和第二隔离沟槽8a、8b，以隔离和/或围绕垂直器件。
为提供部分制造的半导体器件1a，该方法开始于接收处理过的晶片衬底2。在该示例中，衬底2还包括CMOS器件20。垂直器件6是沟槽MOS高压器件并包括从接触面4上源极区7延伸入衬底2的N-漂移区。在N-漂移区下方(且面向背面14)是N++埋漏极层。在漏极接触12上设有从接触面4延伸至N++埋漏极层的N++沉降(sinker)。该沉降在衬底中设置从漏极接触12至N-漂移区的导电沟道。可以在低掺杂硅衬底上外延生长N++埋层，或者备选地，使用N++衬底。
在衬底2的接触面4上提供互连层22。在互连层22内提供各种接触24，用于连接CMOS和沟槽MOS器件20、6。
使用例如，二氧化硅等离子增强化学气相沉积PECVD在互连层22上沉积硬掩模26。光刻后，在互连层22上设置有沟槽窗口。沟槽窗口周围的硬掩模26在刻蚀期间保护互连层22。然后，使用例如深反应离子刻蚀(Bosch)工艺刻蚀沟槽8、10。如参考图2a所描述的，可以改变沟槽宽度来改变沟槽深度。
通过较宽的沟槽设置第一和第二隔离沟槽8a、8b，较宽沟槽的深度在随后研磨步骤后至少达到穿过衬底2的总厚度16。因此，第一和第二隔离沟槽8a、8b通常大于100μm并可具有20至100μm的宽度。这样，第一隔离沟槽8a能够用于将CMOS器件与垂直器件6电学地隔离。可以在衬底2上设置CMOS器件20，通过第二隔离沟槽8b将CMOS器件20与垂直器件6电学地隔离。
端子分离沟槽10由较窄沟槽提供，较窄沟槽的深度至少达到垂直HV器件6高N++掺杂漏极区域，但不穿过衬底2的总厚度16。为实现HV器件漏极接触和其他部分足够的隔离，这是重要的，并且为实现此，端子分离沟槽10必须延伸以将N-漂移区与沉降断开。否则，N-漂移区和沉降之间会发生电击穿。端子分离沟槽10深度通常大于10μm。然而，端子分离沟槽10的要求深度依赖于施加的期望击穿电压。以微米为单位的端子分离沟槽10深度应当大于以伏特为单位的垂直器件击穿电压除以30。例如，10μm深的沟槽可以具有小于300V的击穿电压，实际上其可能处理大约60V的击穿电压。
形成多个沟槽的单个刻蚀步骤的持续时间实质上小于分别形成沟槽的多个刻蚀步骤的持续时间。在单个沟槽刻蚀中设置端子分离沟槽10和隔离沟槽8或沟槽8a、8b是有利的，这是因为，沟槽刻蚀步骤相对长的持续时间导致其是制造工艺中成本最高的步骤之一。
图3示出图2b的半导体器件1a在聚合物沟槽填充后的示意性截面图。例如，用电介质材料，如聚合物、苯并环丁烯(BCB)、聚酰亚胺或聚对二甲苯填充沟槽8a、8b、10。为确保良好的沟槽填充，有必要进行回流和/或聚合物固化。在硬掩模层26上还布置聚合物层28。
沟槽宽度和填充聚合物的电场强度确定沟槽上能够承受的最大隔离电压。例如，填充有大于500V/μm电场强度的聚合物(如BCB)的2μm宽沟槽，可以用于隔离潜在压差大于1kV的区域。
图4示出图3的半导体器件1a在接触窗口刻蚀、金属再分配层沉积和结构化后的示意性截面图。刻蚀聚合物层28中的接触窗口和硬掩模26，以建立CMOS 20和HV器件岛之间的电连接。如果聚合物层28是光敏的，聚合物的曝光和显影可以用作刻蚀的替换方式。
在聚合物层28中的窗口和硬掩模26形成后，沉积金属再分配层30(如种子层沉积并电镀)并结构化。例如，通过金属再分配层30将CMOS晶体管20的漏极连接至垂直晶体管6的栅极。在金属再分配层30结构的顶侧上设置垂直晶体管6的漏极端子。金属再分配层30还为垂直晶体管6在图4截面图平面之外的源极连接设置连接。
图5示出图4的半导体器件在晶片研磨和背侧隔离沉积层22应用后的示意性截面图。
晶片研磨减小了衬底的厚度，使得填充有电介质的隔离沟槽8a、8b从接触面4穿过衬底2到达背面14。如有必要，在研磨后可以对衬底2执行附加的回蚀，以减小或消除沿较宽隔离沟槽8a、8b底部的漏电流。然后，执行背侧涂覆，以将硅岛完全相互隔离，并能够将半导体器件1a放置在用于封装的引线框上或者堆叠在另一个器件上。
背侧隔离沉积层32设置堆叠层，堆叠层配置为将垂直器件6与背面14的外部隔离。优选地，背侧隔离层32应是良好的热导体，以将HV器件生成的热量传导至芯片外部。可以通过，例如物理气相沉积(PVD)、旋涂、蒸发或等离子增强化学气相沉积(PECVD)来沉积背侧隔离层32。
氮化铝(AlN)和氧化铝(Al2O3)是同时提供高电场强度和高热导率的材料的示例，可用作背侧隔离沉积层32。可以提供中间层来避免AlN和衬底2之间的粘连问题。电隔离材料薄层(如纳米厚度)可以用作中间层。该薄层不会明显地阻碍导热。
背侧隔离技术，即在背面14上设置电绝缘导热材料，还可应用于通向芯片外部的导热性重要的其他半导体器件技术。
一种备选的工艺流程是对聚合物层28执行毯式回刻蚀或化学机械抛光步骤，如图6所示。
图5和6中示出的半导体器件结构都提供一种与CMOS器件20集成的完全隔离的垂直器件HV器件6，CMOS器件利用漏极接触12与衬底2的前侧接触一侧4集成)。通过利用依赖于沟槽宽度的刻蚀速度差别所导致的沟槽深度差别，原位(in-situ)形成漏极接触12。
图7a、7b、7c示出在接触面4上看到的半导体器件1b、1c、1d三种可能布局的示意性平面图。在每个半导体器件1b、1c、1d中，在硅岛上设置有垂直晶体管6、6a、6b，通过贯穿晶片隔离沟槽8完全包围源极(S)、漏极(D)和栅极(G)连接。并且，在每个半导体器件1b、1c、1d中，在各个垂直晶体管6的相应源极(S)和漏极(D)之间设置有窄浅的端子分离沟槽10。再分配层30将垂直晶体管6连接至衬底2的其他区域。
在图7a中，半导体器件1b包括被垂直晶体管6占据并被连续的隔离沟槽8围绕的硅岛。垂直晶体管6具有被端子分离沟槽10分离的源极(S)和漏极(D)。将垂直晶体管6的栅极区(G)设置为与源极区(S)相邻。将CMOS电路20设置在连续隔离沟槽8的与垂直晶体管6相对的一侧上。再分配层30将源极(S)和漏极(D)连接至晶片的剩余部分，并且将栅极(G)连接至CMOS电路20。
在图7b中，半导体器件1c包括被垂直晶体管6占据并被连续隔离沟槽8围绕的岛。垂直晶体管6具有被连续端子分离沟槽10分离的源极(S)和漏极(D)。即，在连续端子分离沟槽10内设置源极(S)，并在连续端子分离沟槽10的相对的外侧设置漏极。漏极(D)在连续端子分离沟槽10周围延伸。将垂直晶体管的栅极(G)设置为与连续端子分离沟槽10内的源极区域(S)相邻。将CMOS电路20设置在联系隔离沟槽的与垂直器件6相对的一侧上。漏极(D)是不连续的(不完全围绕源极区(S))，从而再分配层30能够将源极区(S)连接至晶片的剩余部分，并且将栅极(G)连接至CMOS电路20。再分配层30还将漏极区(D)连接至晶片的剩余部分。
在图7c中，半导体器件1d包括第一垂直晶体管6a和第二垂直晶体管6b。垂直晶体管6a、6b的每一个均具有与图7a中半导体器件1b结构类似的结构。垂直晶体管6a、6b占据被隔离沟槽8分离的不同硅岛。
在通过隔离沟槽与每个垂直晶体管6a、6b分离的硅岛上设置CMOS电路20。
再分配层30将第一垂直晶体管6a的源极(S)连接至晶片的剩余部分；将第二垂直晶体管6b的源极(S)连接至第一垂直晶体管6a的漏极(D)；将第二垂直晶体管6b的漏极(D)连接至晶片的剩余部分；以及将第一晶体管6a的栅极(G)连接至CMOS电路20。
第二晶体管6b的栅极(G)电容性地耦合至CMOS电路20。“电容性地耦合”意味着通过电流(galvanic)隔离器传输来自CMOS电路传输信号以驱动晶体管的栅极。例如，隔离器可以是具有附加栅极驱动电路的电容性隔离器。
总的来说，半导体器件可以通过被隔离沟槽或多个隔离沟槽分离的多个垂直器件。
图8至14涉及参考图2b至7描述的工艺流程的备选工艺流程。在该工艺流程中，通过两步骤的工艺形成隔离沟槽8。即，形成隔离沟槽8包括从背面14去除衬底材料并随后从接触面4去除衬底材料。
图8示出部分制造的半导体器件1e。如先前的工艺，该方法以接收处理过的晶片衬底22开始。衬底2包括CMOS器件20。垂直器件6是沟槽MOS高压垂直器件6并包括从接触面4上源极区7延伸入衬底2的N-漂移区。在N-漂移区下面(且面向背面14)是N++掩埋漏极层。在从接触面4延伸至N++埋漏极层的漏极接触12处设置N++沉降。该沉降在衬底中提供从漏极接触12至N-漂移区的导电沟道。可以在低掺杂硅衬底上外延生长N++掩埋层，或者备选地，可以使用N++衬底。
如图2b至7，半导体器件1e包括在衬底2的接触面4上设置的互连层22。在互连层22内设置各种接触24，用于将CMOS和沟槽MOS器件20、6连接至外部电路。
半导体器件1e在衬底2的背面14上具有沉积的硬掩模26a。例如，可以使用二氧化硅等离子增强化学气相沉积PECVD来形成硬掩模26。
在硬掩模26a中设置窗口，以便能够在衬底2背面中刻蚀背面沟槽8a、8b。
根据沟槽8a、8b的期望长宽比，该方法开始于将晶片减薄或研磨至总厚度16，例如400μm。当然，在方法开始前研磨晶片会降低晶片的强度，使其变脆。
在图9中，背面沟槽8a、8b填充有绝缘材料，该绝缘材料可以与图2b至7工艺的聚合物层28类似。背面上提供有绝缘层28。如果背面14不需要是为器件1e有效操作而导热的，则硬掩模26a和绝缘层28可以保留在最终制造的半导体器件上。
然而，如果对器件的要求是要求背面14具有良好的导热性，则采用两个备选步骤。图10和图11中示出这些备选步骤的结果。
图10示出毯式刻蚀或聚合物层28化学机械抛光、硬掩模26a、背侧隔离层(或堆叠)32沉积后的半导体器件1e。背侧隔离层32可以与参考图5描述的类似。
图11示出聚合物层28中开口窗口、用刻蚀硬掩模26a、和/或聚合物层28(光敏聚合物的情形)的曝光/显影以及随后的背侧隔离层(或堆叠)沉积后的半导体器件1e。
第二个选择(如图11所示)(相比图10示出的工艺步骤)可能具有优点，如提供沿隔离沟槽8a、8b底部减小的泄漏电流。然而，第二个选择还要求额外的光刻步骤，其需要和背面对齐，因而比第一个选择更复杂。
图12示出互连层22上硬掩模沉积和结构化后的图11的半导体器件1e。硬掩模26b与参考图2b描述的类似。
在硬掩模26b限定的窗口中形成接触面沟槽8c、8d。当前侧沟槽到达聚合物填充沟槽的深度时，停止前侧沟槽刻蚀工艺。这样，接触面沟槽8c、8d和背面沟槽8a、8b共同形成隔离沟槽。
因为接触面沟槽8c、8d可以比背面沟槽8a、8b浅，所以接触面沟槽8c、8d可以比背面沟槽8a、8b更窄。在该示例中，接触面沟槽8c、8d的宽度和深度与接触形成沟槽10相同。通常在单个刻蚀步骤中形成接触面沟槽8c、8d。
余下的工艺(沟槽填充、聚合物回蚀、再分配层沉积和结构化)与参考图2b至7描述的流程1中的工艺步骤相当。图13和14示出可能的最终半导体器件。
图13示出从金属接触24去除硬掩模26b、并在接触面沟槽8c、8d、接触形成沟槽10中沉积绝缘聚合物后的作为最终产品的半导体器件的示意性截面图。并提供绝缘聚合物作为互连层22上的聚合物层28。在金属接触24上提供金属再分配层30，其配置与参考图4所描述的类似。
图14示出在形成金属再分配层30前去除图13中聚合物层28的作为最终产品的半导体器件的示意性截面图。
图15示出背面沟槽8a、8b延伸穿过衬底2以形成沟槽的最终产品半导体器件的示意性截面图。因此，在该示例中，隔离沟槽不需要穿过互连层22。因此，可以在隔离沟槽形成前设置互连层22上CMOS器件漏极和垂直器件6之间的连接。
在隔离沟槽形成期间，互连层22为该结构提供稳定性。在该示例中，形成隔离沟槽包括仅从背面14而不从接触面4去除衬底材料。然而，仍在接触面4中形成接触形成沟槽10。
图16示出备选制造工艺中不同阶段的半导体器件1f，备选制造工艺与参考图2b至7描述的工艺有很多相似之处。
图16a示出部分制造的半导体器件，其与参考图2b所描述的类似。然而，半导体器件1f还包括填充有二氧化硅的孔，也称为二氧化硅柱塞34。二氧化硅柱塞34替代漏极接触12处的N++沉降。因为二氧化硅柱塞34是在制造接触侧组件期间形成的(与CMOS 20、垂直器件6一起)，能够容易地对齐。氧化物柱塞在尺寸上小于通常在制造工艺结束时形成的常规硅通孔。
图16b示出的半导体器件1f与参考图3描述的类似。在隔离沟槽8a、8b和接触形成沟槽10中沉积绝缘聚合物。在互连层22上的硬掩模26之上设置聚合物材料层28。
图16c示出在回研磨衬底2使得接触面4和背面14之间的距离是衬底2的最终厚度16后的半导体器件1f。隔离沟槽延伸穿过衬底2的厚度16。
图16d示出在露出金属接触24(去除硬掩模26和聚合物层28材料)以及在第一和第二隔离沟槽之间的背面14上形成刻蚀窗口后的半导体器件1f。即，在除垂直器件6占据的岛以外的衬底2上设置硬掩模26c。层26c保护衬底2的其他部分在刻蚀硅岛时不被刻蚀。
图16e示出在从垂直器件6背面部分地刻蚀硅、直到达到二氧化硅柱塞34和接触形成沟槽10的底部为止的半导体器件1f。在相对大的区域局部地刻蚀硅衬底。相比要求提供常规硅通孔的刻蚀，这种相对大的区域显著地减小了刻蚀时间。硅通孔刻蚀是很费时的，因而昂贵。
图16f示出在从孔34去除二氧化硅的湿法刻蚀工艺后的半导体器件1f。
图16g示出在种子层沉积、结构化、和在垂直晶体管的接触面、背面以及孔34中形成电镀金属层36后的半导体器件1f。因此，在漏极区和漏极接触12之间的衬底内设置有金属导电路径18。相比穿过完整剩余衬底厚度的硅通孔，因为金属填充孔34相对较浅，其电阻明显更低。因此，由于设置有导电路径，半导体器件1f能够呈现出电阻的改善(降低)。
在金属接触24上还设置有金属再分配层30，这与参考图4描述的方式类似，或者可以在前表面电镀的单独步骤中提供。
图16h示出在电镀金属层36上设置有绝缘材料层(例如氮化铝)之后的半导体器件1f。

Claims (15)

1.一种半导体器件，包括：
衬底，具有相距总距离的接触面和背面；
垂直器件，在衬底中形成并在接触面上具有第一和第二端子；
隔离沟槽，在接触面和背面之间延伸所述总距离穿过衬底，以电学地隔离垂直器件；以及
端子分离沟槽，从接触面延伸入所述衬底，并布置为将垂直器件的第一和第二端子分离，并且限定第一和第二端子之间的导电路径。
2.根据权利要求1所述的半导体器件，包括：在隔离沟槽的相对垂直器件的相对一侧上的第二器件。
3.根据权利要求2所述的半导体器件，其中隔离沟槽将垂直器件与第二器件电学地隔离。
4.根据前述任一权利要求所述的半导体器件，其中隔离沟槽是连续的并形成衬底岛，其中在衬底岛上设置有垂直器件。
5.根据前述任一权利要求所述的半导体器件，其中垂直器件包括垂直晶体管或垂直二极管。
6.根据前述任一权利要求所述的半导体器件，其中在背面上设置有电绝缘导热材料。
7.根据前述任一权利要求所述的半导体器件，其中隔离沟槽和端子分离沟槽中的每一个均包括电介质材料。
8.根据前述任一权利要求所述的半导体器件，其中导电路径至少部分地由在衬底内设置的金属材料限定。
9.一种制造半导体器件的方法，包括：
接收衬底，所述衬底具有与在所述衬底中形成的垂直器件的接触面并具有位于接触面上的第一端子；
形成隔离沟槽，所述隔离沟槽穿过衬底延伸第一距离以电学地隔离所述垂直器件；以及
形成端子分离沟槽，所述端子分离沟槽从接触面延伸入衬底，所述端子分离沟槽布置为在接触表面上限定垂直器件的第二端子并且限定第一和第二端子之间的导电路径。
10.根据权利要求9的方法，其中所述隔离沟槽是第一隔离沟槽，并且所述方法包括：在所述垂直器件的相对第一隔离沟槽的相对一侧形成第二隔离沟槽，第一和第二隔离沟槽的每一个布置为将垂直器件电学地隔离。
11.根据权利要求9或10所述的方法，其中所述衬底具有与接触面相距总距离的背面。
12.根据权利要求11所述的方法，其中形成隔离沟槽包括从背面去除衬底材料。
13.根据权利要求12所述的方法，其中形成隔离沟槽包括：在从背面去除衬底材料后，从接触面去除衬底材料。
14.根据权利要求9或10所述的方法，包括：将衬底的厚度从初始厚度减小为最终产品的厚度，以形成与接触面相对的背面。
15.根据权利要求9或10或14所述的方法，其中在相同工艺步骤期间形成隔离沟槽和端子分离沟槽中的每一个。
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