CN104409421A - 一种垂直型沟道存储器件和控制器件的集成工艺 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 82
- 230000010354 integration Effects 0.000 title abstract 2
- 229910052751 metal Inorganic materials 0.000 claims abstract description 82
- 239000002184 metal Substances 0.000 claims abstract description 82
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000003860 storage Methods 0.000 claims description 72
- 239000011248 coating agent Substances 0.000 claims description 58
- 238000000576 coating method Methods 0.000 claims description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 27
- 238000000059 patterning Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 7
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 6
- 238000002360 preparation method Methods 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000004528 spin coating Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000003701 mechanical milling Methods 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 description 14
- 239000000047 product Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000001143 conditioned effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 230000009931 harmful effect Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种垂直型沟道存储器件和控制器件的集成工艺。通过本发明提供的性能的技术方案，既能有效的完成垂直沟道集成，将需引出的电极引出，采用金属再布线工艺，利用第一金属结构、第二金属结构键合、相连，刻蚀形成硅通孔并填充金属将键合后芯片电极引出，在提高器件性能和技术方案的同时减少了面积；又能使垂直型存储器件芯片和控制器件芯片独立的设计和制作，避免了相互的影响，保证其性能和成本优势，提高了均一性和产品良率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种垂直型沟道存储器件和控制器件的集成工艺。
背景技术
随着存储器朝着小型化和大容量方向发展，存储器件与控制器件集成成为半导体领域存储器生产的一大趋势。目前是采用将存储器件与控制器件集成在同一芯片，首先采用现有平面工艺完成控制芯片的前道工艺的制作(即完成阱，栅氧化膜，栅，LDD(Lightly Doped Drain，轻掺杂楼区，简称LDD)，源漏区，金属硅化物，各种有源区电阻等的制作)，然后进行垂直沟道存储器件的工艺制作，而且这两者基本没有共用的工艺。
但是，这种工艺在进行垂直沟道存储器件工艺中，置于底层的控制芯片由于STI(Shallow Trench Isolation，浅沟道隔离，简称STI)图形、栅和隔离结构SPACER图形，SALICIDE(自对准多晶硅)图形和膜层结构使得置于底层的基片有一定的起伏，基片有一定的应力，对后续工艺有不良影响，而且在存储器件制造工艺中，有一些温度较高的工艺，对控制芯片使用的器件也可能会产生一定的影响，另外，在此过程中，控制芯片部分不需要形成图形，整个版图具有一定的不均一性，增加了存储器件制造工艺的难度，降低了产品良率。因此，如何既能使垂直沟道存储器件芯片和控制芯片相互独立的设计和制作，又能实现控制芯片和存储芯片互联是本领域技术人员面临的一大难题。
发明内容
针对上述问题，本发明披露了一种技术既能独立的设计和制造垂直沟道存储芯片和控制芯片，又能通过再布线工艺实现垂直沟道存储芯片与控制芯片相连。采用垂直沟道存储芯片与控制芯片垂直叠加，有效减少了接触面积；两个芯片独立设计和制造，可以使芯片的性能和器件一致性得到改进；通过再布线工艺，进一步增加功率器件的散热能力。
一种垂直型沟道存储器件和控制器件的集成工艺，其特征在于，所述方法包括：
提供制备有存储器件的存储芯片和制备有控制器件的控制芯片；
于所述存储芯片的正面上和所述控制芯片的正面上均制备介质膜，并在所述介质膜中制备金属结构；
采用正面键合工艺将所述存储芯片垂直键合至所述控制芯片上形成一键合芯片，所述键合芯片通过所述金属结构实现所述存储器件与所述控制器件的电连接；
继续于所述存储芯片暴露的背面上刻蚀所述键合芯片以形成若干硅通孔，并于所述若干硅通孔中填充金属，以形成将所述存储器件、所述控制器件分别与所述键合芯片外部结构电连接的金属引线。
上述集成工艺，其中，于所述存储芯片的正面上和所述控制芯片的正面上均制备介质膜，并在所述介质膜中制备金属结构的步骤包括：
于所述存储芯片的正面上形成第一介质膜后，对所述第一介质膜进行图形化工艺形成若干第一开口，并于所述若干第一开口中沉积金属材料形成第一金属结构；
于所述控制芯片的正面上形成第二介质膜后，对所述第二介质膜进行图形化工艺形成若干第二开口，并于所述若干第二开口中沉积金属材料形成第二金属结构。
优选的，所述金属材料为银、铜或铝。
优选的，所述第一介质膜的材质为氧化硅或氮化硅。
优选的，所述第二介质膜的材质为氧化硅或氮化硅。
优选的，所述采用正面键合工艺将所述存储芯片垂直键合至所述控制芯片上形成一键合芯片的具体步骤为：
翻转存储芯片，使第一介质膜置于底层；
采用混合粘合工艺将第一介质膜与第二介质膜粘合在一起，将第一金属结构与第二金属结构粘合在一起。
上述集成工艺，其中，所述存储芯片包括：
衬底层；
存储芯片介质膜，覆盖所述衬底层的上表面；
离子注入区，位于所述衬底层上方且与位于所述存储芯片介质膜中的部分接触孔金属形成接触；
若干垂直沟道存储单元串，所述若干垂直沟道存储单元串与部分离子注入区连接；
若干第一顶层金属，位于所述存储芯片介质膜中且所述第一顶层金属的上表面与所述存储芯片介质膜的上表面齐平；
若干字线连接金属，位于所述存储芯片介质膜中，且与所述第一顶层金属相连接。
上述集成工艺，其中，所述控制芯片包含：
硅衬底层；
控制芯片介质膜，覆盖所述硅衬底层的上表面；
有源和无源器件，位于所述控制芯片介质膜的下部区域；
若干第二顶层金属，位于所述控制芯片介质膜的上部区域；
若干内部金属，位于所述控制芯片介质膜中部区域。
上述集成工艺，其中，刻蚀形成所述若干硅通孔之前，还包括对所述键合芯片的背面进行减薄的工艺。
上述集成工艺，其中，刻蚀形成所述若干硅通孔的过程还包括：
于所述存储芯片的背面沉积一第三介质膜；
对所述第三介质膜进行图形化工艺，以将所述存储芯片背部的部分表面予以暴露；
以所述第三介质膜为掩膜刻蚀所述存储芯片，以形成所述若干硅通孔；
继续于所述若干硅通孔的侧壁分别形成第四介质膜。
上述集成工艺，其中，所述形成金属引线的步骤还包括：
于所述硅通孔填充一金属；
采用化学机械研磨工艺去除多余金属，形成所述金属引线。
上述集成工艺，其中，
若所述存储芯片的公共源区未通过所述第一顶层金属引出，则在形成所述第三介质膜后，在所述第三介质膜中形成第一沟槽以暴露所述公共源区的上表面，并于所述第一沟槽中填充金属以将所述公共源区引出。
上述集成工艺，其中，所述工艺还包括：
形成所述键合芯片后，于所述存储芯片背面旋涂一层光刻胶，并进行图案化工艺；
以图案化后的光刻胶为掩膜对所述存储芯片进行离子注入，以形成所述存储芯片的公共源区。
上述集成工艺，其中，所述工艺应用于将若干存储芯片和一个控制芯片实现互连或将一个存储芯片和若干控制芯片实现互连。
通过本发明提供的技术方案，既能有效的完成垂直沟道集成，将需引出的电极引出，同时通过采用金属再布线工艺，即在存储芯片介质膜表面沉积第一介质膜制备第一金属结构、于控制芯片介质膜表面沉积第二介质膜制备第二金属结构的过程改善了散热的问题，除此之外利用第一金属结构、第二金属结构键合、相连，在提高器件性能和技术方案的同时减少了面积；又能使垂直型存储器件芯片和控制器件芯片独立的设计和制作，避免了相互的影响，保证其性能和成本优势，提高了均一性和产品良率。
具体附图说明
图1a是本实施例中存储芯片的结构示意图；
图1b是本实施例中控制芯片的结构示意图；
图2a是本实施例中存储芯片实现再布线工艺后的结构示意图；
图2b本实施例中控制芯片实现再布线工艺后的结构示意图；
图3-7是本实施例中垂直型沟道存储器件和控制器件的集成工艺的流程结构示意图；
图8是本实施例中垂直型沟道存储器件和控制器件的集成工艺的流程示意图；
图9是本实施例中芯片集成后通过离子注入和金属沉积将公共源区电极引出的集成芯片结构示意图；
图10a-10b是本实施例中形成键合芯片后形成存储芯片离子注入区的结构示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
本发明提供一种垂直型沟道存储器件和控制器件的集成工艺，以解决现在集成技术中置于底层的基片应力对后续工艺的不良影响，以及较高温度的工艺对控制芯片使用的器件造成的影响，同时克服了现有技术中器件不均一性，降低了存储器件制造工艺的难度，提高了产品良率。
本发明的具体实施方式为：
提供一存储芯片与一控制芯片，通过采用再布线工艺将两芯片需要键合的顶层金属电极引出，引出后翻转存储芯片，使翻转后第一金属结构与第二金属结构一一对应；然后采用键合(bonding)技术将存储芯片与控制芯片键合；键合后减薄衬底层，并于衬底层沉积一第三介质膜，于第三介质膜刻蚀形成若干硅通孔；继续于硅通孔填充金属，化学机械研磨形成金属引线。本发明所述集成可以是一个控制芯片与多个存储芯片集成，也可以是一个存储芯片与多个控制芯片集成，集成过程参见图8所示，优选的，本实施例选用一个控制芯片与一个存储芯片集成来描述垂直沟道集成过程，该集成工艺的具体步骤如下：。
步骤S1：提供一存储芯片11、一控制芯片1，存储芯片11包含：衬底层12，垂直沟槽存储单元串14，若干离子注入区15，起隔离作用的存储芯片底层介质膜13，字线连接金属16，接触孔填充金属17，顶层介质膜18，第一顶层金属19；其中，衬底层12置于存储芯片11的底部；底层介质膜13覆盖于衬底层12上表面；离子注入区15置于底层介质膜13下表面并部分嵌入衬底层12，垂直沟槽存储单元串14连接于部分离子注入区并由顶层介质膜18中第一顶层金属19将其电极引出；两端范围较大离子注入区为引出公共源区电极的离子注入区，连接于接触孔填充金属17且由顶层介质膜18中第一顶层金属19将去电极引出；字线连接金属16连接于与其对应的接触孔填充金属，并同时由顶层介质膜18中第一顶层金属将其电极引出，参见如图1a所示的结构。
控制芯片1包含：置于底层的硅衬底2，覆盖硅衬底2上表面的控制芯片介质膜6；控制芯片介质膜6内制备有有源和无源器件3，内部金属4，以及置于控制芯片介质膜6顶层的第二顶层金属5。作为本发明优选的一种实施例，公共源区的离子注入区15已经注入好金属离子，字线金属连接与第一顶层金属均已做好，本领域的技术人员知悉字线金属连接与接触孔填充金属均为本领域常规技术，在此不予赘述，参见如图1b所示的结构。
步骤S2：于存储芯片11上表面沉积一第一介质膜7，利用常规刻蚀工艺于第一介质膜7刻蚀形成若干第一开口，并于第一开口中沉积一金属，形成若干第一金属结构8(即所谓存储芯片再布线工艺)。刻蚀形成第一开口需要满足一定的预设条件，比如第一开口的深度等于沉积的第一介质膜的厚度，再比如，设置于刻蚀形成的第一开口沉积金属后需将存储芯片需要引出的电极引出，参见如图2a所示的结构制备若干连接金属31连接于需引出但又未置于控制芯片介质膜表面的顶层金属，于控制芯片1的上表面沉积一第二介质膜10，利用常规刻蚀工艺于第二介质膜10刻蚀形成若干第二开口，并于第二开口沉积一金属，形成若干第二金属结构9(即控制芯片再布线工艺)，刻蚀形成第二开口需满足一定的预设条件，比如，部分第二开口下方控制芯片需包含需要将其电极引出的金属，另外，第二开口需与存储芯片翻转后第一金属连接孔位置一一对应，以能顺利完成后续键合过程，参见如图2b所示的结构。
第一金属结构、第二金属结构为银、铜、铝中的一种，二者材质可以相同，亦可以为不同材质。
步骤S3：翻转存储芯片11，使衬底层12置于顶层，第一介质膜7置于底层；使第一介质膜与第二介质膜紧密接触同时使存储芯片11第一金属结构8与控制芯片1第二金属结构9一一对应面对面接触然后利用bonding技术完成键合工艺，参见如图3所示的结构。
步骤S4：利用化学机械研磨工艺减薄衬底层12，减薄到预设厚度并且未破坏衬底层电路，参见如图4所示的结构。
作为对优选实施例的一种补充，优选实施例中可以在开始本发明所述工艺前先不做公共源区离子注入，在键合完成并且将衬底层12减薄后于衬底层12上方旋涂一层光刻胶22，参见如图10a所示的结构，将光刻胶图案化，于离子注入区上方形成若干开口，参见如图10b所示的结构，然后以图案化的光刻胶为掩膜，于需引出电极的离子注入区以及公共源区的离子注入区进行离子注入工艺，形成公共源区的金属电极，参见如图4所示的结构。
步骤S5：于存储芯片衬底层上生长一第三介质膜21，并于第三介质膜21上旋涂一光刻胶层，然后对光刻胶进行图案化，形成参见如图5所示的结构。
步骤S6：以图案化的光刻胶为掩膜，刻蚀形成若干硅通孔，于刻蚀形成的硅通孔沉积一第四介质膜，沉积第四介质膜需满足一定的预设条件，比如，硅通孔两侧的介质膜的总厚度需小于硅通孔的宽度，再比如，介质膜沉积完成后需保证硅通孔底部有金属表面露出，形成参见如图6所示的结构。
步骤S7：于硅通孔填充一金属，填充一金属需将硅通孔填充满，而且在硅通孔上方需有预设厚度的所述金属；
旋涂一层光刻胶于一金属的上表面及第三介质膜21上表面，以图案化的光刻胶为掩膜，利用化学机械研磨技术去除多余的金属，形成金属引线结构，形成参见如图7所示的结构。
作为另一种可选的实施例，存储芯片公共源区的电极不通过第一金属结构8引出，而是于第三介质膜沉积后于部分离子注入区上方刻蚀形成若干第一沟槽，然后金属沉积，使沉积金属与公共源区部分离子注入区金属相连接，参见如图9所示的结构。
综上所述，本发明提供了一种性能的技术方案，既能有效的完成垂直沟道集成，将需引出的电极引出，采用金属再布线工艺，利用金属接触孔键合、相连，在提高器件性能和技术方案的同时减少了面积；又能使垂直型存储器件芯片和控制器件芯片独立的设计和制作，避免了相互的影响，保证其性能和成本优势，提高了均一性和产品良率。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (14)
1.一种垂直型沟道存储器件和控制器件的集成工艺，其特征在于，所述集成工艺包括：提供制备有存储器件的存储芯片和制备有控制器件的控制芯片；
于所述存储芯片的正面上和所述控制芯片的正面上均制备介质膜，并在所述介质膜中制备金属结构；
采用正面键合工艺将所述存储芯片垂直键合至所述控制芯片上形成一键合芯片，所述键合芯片通过所述金属结构实现所述存储器件与所述控制器件的电连接；
继续于所述存储芯片暴露的背面上刻蚀所述键合芯片以形成若干硅通孔，并于所述若干硅通孔中填充金属，以形成将所述存储器件、所述控制器件分别与所述键合芯片外部结构电连接的金属引线。
2.如权利要求1所述集成工艺，其特征在于，于所述存储芯片的正面上和所述控制芯片的正面上均制备介质膜，并在所述介质膜中制备金属结构的步骤包括：
于所述存储芯片的正面上形成第一介质膜后，对所述第一介质膜进行图形化工艺形成若干第一开口，并于所述若干第一开口中沉积金属材料形成第一金属结构；
于所述控制芯片的正面上形成第二介质膜后，对所述第二介质膜进行图形化工艺形成若干第二开口，并于所述若干第二开口中沉积金属材料形成第二金属结构。
3.如权利要求2所述集成工艺，其特征在于，所述金属材料为银、铜或铝。
4.如权利要求2所述集成工艺，其特征在于，所述第一介质膜的材质为氧化硅或氮化硅。
5.如权利要求2所述集成工艺，其特征在于，所述第二介质膜的材质为氧化硅或氮化硅。
6.如权利要求2所述集成工艺，其特征在于，所述采用正面键合工艺将所述存储芯片垂直键合至所述控制芯片上形成一键合芯片的具体步骤为：
翻转存储芯片，使第一介质膜置于底层；
采用混合粘合工艺将第一介质膜与第二介质膜粘合在一起，将第一金属结构与第二金属结构粘合在一起。
7.如权利要求1所述集成工艺，其特征在于，所述存储芯片包括：
衬底层；
存储芯片介质膜，覆盖所述衬底层的上表面；
离子注入区，位于所述衬底层上方且与位于所述存储芯片介质膜中的部分接触孔金属形成接触；
若干垂直沟道存储单元串，所述若干垂直沟道存储单元串与部分离子注入区连接；
若干第一顶层金属，位于所述存储芯片介质膜中且所述第一顶层金属的上表面与所述存储芯片介质膜的上表面齐平；
若干字线连接金属，位于所述存储芯片介质膜中，且与所述第一顶层金属相连接。
8.如权利要求1所述集成工艺，其特征在于，所述控制芯片包含：
硅衬底层；
控制芯片介质膜，覆盖所述硅衬底层的上表面；
有源和无源器件，位于所述控制芯片介质膜的下部区域；
若干第二顶层金属，位于所述控制芯片介质膜的上部区域；
若干内部金属，位于所述控制芯片介质膜中部区域。
9.如权利要求1所述集成工艺，其特征在于，刻蚀形成所述若干硅通孔之前，还包括对所述键合芯片的背面进行减薄的工艺。
10.如权利要求1所述集成工艺，其特征在于，刻蚀形成所述若干硅通孔的过程还包括：
于所述存储芯片的背面沉积一第三介质膜；
对所述第三介质膜进行图形化工艺，以将所述存储芯片背部的部分表面予以暴露；
以所述第三介质膜为掩膜刻蚀所述存储芯片，以形成所述若干硅通孔；
继续于所述若干硅通孔的侧壁分别形成第四介质膜。
11.如权利要求10所述集成工艺，其特征在于，所述形成金属引线的步骤包括：
于所述硅通孔填充一金属；
采用化学机械研磨工艺去除多余金属，形成所述金属引线。
12.如权利要求10所述集成工艺，其特征在于，
若所述存储芯片的公共源区未通过所述第一顶层金属引出，则在形成所述第三介质膜后，在所述第三介质膜中形成第一沟槽以暴露所述公共源区的上表面，并于所述第一沟槽中填充金属以将所述公共源区引出。
13.如权利要求1所述集成工艺，其特征在于，所述工艺还包括：
形成所述键合芯片后，于所述存储芯片背面旋涂一层光刻胶，并进行图案化工艺；
以图案化后的光刻胶为掩膜对所述存储芯片进行离子注入，以形成所述存储芯片的公共源区。
14.如权利要求1-13任意一项所述集成工艺，其特征在于，所述工艺应用于将若干存储芯片和一个控制芯片实现互连或将一个存储芯片和若干控制芯片实现互连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410621054.XA CN104409421B (zh) | 2014-11-05 | 2014-11-05 | 一种垂直型沟道存储器件和控制器件的集成工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410621054.XA CN104409421B (zh) | 2014-11-05 | 2014-11-05 | 一种垂直型沟道存储器件和控制器件的集成工艺 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104409421A true CN104409421A (zh) | 2015-03-11 |
| CN104409421B CN104409421B (zh) | 2017-05-31 |
Family
ID=52647037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410621054.XA Active CN104409421B (zh) | 2014-11-05 | 2014-11-05 | 一种垂直型沟道存储器件和控制器件的集成工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104409421B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158853A (zh) * | 2015-04-24 | 2016-11-23 | 中国科学院微电子研究所 | 一种集成电路结构及其制造方法、半导体器件 |
| CN106783729A (zh) * | 2016-12-22 | 2017-05-31 | 上海新微科技服务有限公司 | 一种soi下衬底接触引出的方法 |
| CN110379811A (zh) * | 2019-07-29 | 2019-10-25 | 中国科学院微电子研究所 | 三维存储器及其制作方法 |
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2014
- 2014-11-05 CN CN201410621054.XA patent/CN104409421B/zh active Active
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| CN110379811A (zh) * | 2019-07-29 | 2019-10-25 | 中国科学院微电子研究所 | 三维存储器及其制作方法 |
| CN110379811B (zh) * | 2019-07-29 | 2022-02-22 | 中国科学院微电子研究所 | 三维存储器及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104409421B (zh) | 2017-05-31 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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