CN106158853B - 一种集成电路结构及其制造方法、半导体器件 - Google Patents

Abstract

本发明公开了一种集成电路结构的制造方法，包括步骤：提供第一晶片，第一晶片上形成有第一电路结构及其上的第一顶层钝化层；提供第二晶片，第二晶片的第一表面上形成有对准标记；在第二晶片上形成第二电路结构的第二掺杂区；将第二晶片的第一表面朝向第一顶层钝化层，进行第一晶片和第二晶片的键合；将第二晶片减薄至第二掺杂区；在第二晶片上形成第二电路结构的第二栅极及第二互联结构，并在第二互联结构的其中一层与第一电路结构的第一互联结构的其中一层之间形成晶片间互联线；覆盖第二顶层钝化层。晶片间的互联线与芯片内的引线间距相当，具有更小的芯片间导通距离，无需大尺寸的通孔即可实现晶片间的导通，工艺易于实现且集成度高。

Description

一种集成电路结构及其制造方法、半导体器件

技术领域

本发明属于半导体器件制造领域，尤其涉及一种集成电路结构及其制造方法、半导体器件。

背景技术

随着集成电路技术的不断发展，尺寸延续“摩尔定律”的规律不断缩小，以不断提高集成度，但传统器件尺寸缩小到一定程度会达到自身的物理极限，集成电路在平面内缩小已越来越困难。

目前，向Z轴拓展的集成电路三维堆叠技术是一个发展方向，由多个晶片结合形成，每个晶片内部含有多个平面器件层的叠层，并经由硅通孔(TSV，Through-Silicon-Via)在Z方向相互联接。

然而，随着对集成电路功能的要求越来越高，器件的结构越来越复杂，尺寸却越来越小，实现较深的硅通孔需要尺寸较大的开孔，硅通孔实现的难度越来越大。

发明内容

本发明的目的在于克服现有技术中的不足，提供一种集成电路结构及其制造方法，缩短芯片间的导通距离，易于晶片间的集成。

为实现上述目的，本发明的技术方案为：

一种集成电路结构的制造方法，包括步骤：

提供第一晶片，第一晶片上形成有第一电路结构及其上的第一顶层钝化层；

提供第二晶片，第二晶片的第一表面上形成有对准标记；

通过对准标记进行对位，在第二晶片上形成第二电路结构的第二掺杂区；

将第二晶片的第一表面朝向第一顶层钝化层，进行第一晶片和第二晶片的键合；

将第二晶片减薄至第二掺杂区；

在第二晶片上形成第二电路结构的其他结构，并在第二互联结构的其中一层与第一电路结构的第一互联结构的其中一层之间形成晶片间互联线；

覆盖第二顶层钝化层。

可选的，所述第二晶片为SOI晶片，第二晶片的第一表面为SOI晶片的顶层硅的表面，SOI晶片的顶层硅上形成有对准标记；第二掺杂区形成在SOI晶片的顶层硅中；在第二晶片减薄时，将SOI晶片减薄至顶层硅。

可选的，将SOI晶片减薄至顶层硅的步骤包括：

将SOI晶片的底层硅机械减薄至预定厚度；

采用等离子体刻蚀的方式去除剩余厚度的底层硅；

去除SOI晶片的埋氧层。

可选的，所述预定厚度为3-30um。

可选的，在进行第一晶片和第二晶片的键合的步骤中，将第二晶片的第一表面直接与第一晶片的第一顶层钝化层键合，以实现第一晶片和第二晶片的键合。

可选的，在进行第一晶片和第二晶片的键合的步骤时，先在第二晶片的第一表面上形成键合氧化物层，将键合氧化物层与第一顶层钝化层进行扩散键合，以实现第一晶片和第二晶片的键合。

此外，本发明还提供了一种集成电路结构，包括：

第一晶片，第一晶片上形成有第一电路结构及第一顶层钝化层；

与第一晶片键合的第二晶片，第二晶片上形成有第二电路结构；所述第二晶片为SOI晶片，第二晶片的第一表面为SOI晶片的顶层硅的表面，SOI晶片的顶层硅上形成有对准标记；第二掺杂区形成在SOI晶片的顶层硅中；在第二晶片减薄时，将SOI晶片减薄至顶层硅；

晶片间互联线，形成在第二电路结构的第二互联结构的其中一层与第一电路结构的第一互联结构的其中一层之间；

覆盖第二晶片及晶片间互联线的第二顶层钝化层。

可选的，第二晶片的表面直接与第一晶片的第一顶层钝化层键合。

可选的，第二晶片表面上形成有键合氧化物层，该键合氧化物层与第一顶层钝化层键合。

此外，本发明又提供了一种半导体器件，包括：

第一衬底，第一衬底上形成第一器件结构及第一顶层钝化层；

与第一衬底键合的第二衬底，第二衬底上形成有第二器件结构；所述第二衬底为SOI衬底，第二衬底的第一表面为SOI衬底的顶层硅的表面，SOI衬底的顶层硅上形成有对准标记；第二掺杂区形成在SOI衬底的顶层硅中；在第二衬底减薄时，将SOI衬底减薄至顶层硅；

器件间互联线，形成在第二器件结构的第二互联线的其中一层与第一器件结构的第一互联线的其中一层之间；

覆盖第二器件及器件间互联线第二顶层钝化层。

可选的，第二衬底的表面直接与第一衬底的第一顶层钝化层键合。

可选的，第二衬底表面上形成有键合氧化物层，该键合氧化物层与第一顶层钝化层键合。

本发明实施例提供的集成电路结构的制造方法，在第二晶片上形成掺杂区之后，将第二晶片与第一晶片键合，而后，在第二晶片上形成该晶片上的其他电路结构，并形成第一晶片和第二晶片之间的晶片间互联线，实现晶片间的互联，这样，保证第一晶片无需承受额外的高温工艺，保证第一晶片的器件性能，同时，晶片间的互联线与芯片内的引线间距相当，具有更小的芯片间导通距离，无需大尺寸的通孔即可实现晶片间的导通，工艺易于实现且集成度高。

附图说明

为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本发明实施例的集成电路结构的制造方法流程图；

图2-图9为根据本发明实施例制造集成电路结构的各个制造过程中的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本发明提出了一种集成电路结构的制造方法，参考图1所示，包括步骤：提供第一晶片，第一晶片上形成有第一电路结构及其上的第一顶层钝化层；提供第二晶片，第二晶片的第一表面上形成有对准标记；通过对准标记进行对准，在第二晶片上形成第二电路结构的第二掺杂区；将第二晶片的第一表面朝向第一顶层钝化层，进行第一晶片和第二晶片的键合；将第二晶片减薄至第二掺杂区；在第二晶片上形成第二电路结构的第二栅极及第二互联结构，并在第二互联结构的其中一层与第一电路结构的第一互联结构的其中一层之间形成晶片间互联线；覆盖第二顶层钝化层。

本发明中，在第二晶片上形成掺杂区之后，将第二晶片与第一晶片键合，而后，在第二晶片上形成该晶片上的其他电路结构，并形成第一晶片和第二晶片之间的晶片间互联线，实现晶片间的互联，这样，保证第一晶片无需承受额外的高温工艺，保证第一晶片的器件性能，同时，晶片间的互联线与芯片内的引线间距相当，具有更小的芯片间导通距离，无需大尺寸的通孔即可实现晶片间的导通，工艺易于实现且集成度高。

为了更好的理解本发明的技术方案和技术效果，以下将结合流程图图1对具体的实施例进行详细的说明。

首先，在步骤S01，提供第一晶片100，第一晶片100上形成有第一电路结构及其上个第一顶层钝化层120，参考图2所示。

在本发明中，该第一晶片100为已经形成有电路结构的晶片，即按照工艺流程基本完成了所需功能器件的加工，该第一晶片可以尚未与其他晶片键合，仅包括第一晶片和第一晶片上形成的该晶片所需的电路结构，如图2所示；该第一晶片也可以为与其他晶片键合后的复合结构，例如在第一晶片下已经键合有一个或多个具有电路结构的晶片。

在本发明中，电路结构至少包括半导体器件及互联结构，半导体器件可以包括晶体管、二极管、其他半导体组件和/或其他电学器件等，互联结构可以包括单层或多层金属连线层。

在本发明的实施例中，所述第一晶片100可以为半导体衬底，可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。

在本实施例中，如图2所示，第一晶片100可以为体硅衬底，在第一晶片上形成了包括NMOS和PMOS的第一半导体器件，以及第一半导体器件的第一互联结构110的第一电路结构。

可以通过传统的CMOS器件的加工工艺来形成所述的半导体器件及互联结构，在一个具体的实施例中，首先，在衬底中形成隔离结构(图未示出)，接着，在衬底100中形成第一阱区102，可以通过分别进行离子注入，在N型器件区域形成p阱，在P型器件区域形成n阱。而后，在衬底100上形成第一栅堆叠106，第一栅堆叠106中的栅介质层可以为氧化硅或高k介质材料，栅堆叠中的栅极可以为一层或多层结构，可以包括金属栅极或多晶硅或他们的组合。接着，在栅堆叠的侧壁形成侧墙(图未示出)，而后，分别进行离子注入，并进行退火，以激活注入的离子，在半导体衬底内分别形成n型器件和p型器件的第一掺杂区104，在该实施例中第一掺杂区104为器件的源漏区。接着，在第一掺杂区104及第一栅堆叠104上形成第一接触108。至此形成了该具体实施例的包括NMOS和PMOS的第一半导体器件。

而后，在第一半导体器件之上继续形成所需的第一互联结构110，根据具体电路设计确定该第一互联结构110的结构和层数，在该具体的实施例中，第一互联结构110为两层金属连线的结构，包括第一金属层1101、第一过孔1102和第二金属层1103，可以通过传统的互联工艺依次形成该第一互联结构。

在形成第一互联结构110之后，如图2所示，在其上覆盖第一顶层钝化层120，该顶层钝化层可以为氧化硅材料，并进行平坦化工艺，例如CMP(化学机械研磨)，获得平坦的第一顶层钝化层120，如图3所示，第一顶层钝化层120用于保护第一互联结构110不被氧化，在本实施例中，还用于与第二晶片的键合。此时，可以同时监控第一晶片整体的翘曲程度，如果第一晶片翘曲过大，可以进一步通过应力平衡技术将翘曲控制在合理的范围内。

这样，第一晶片即完成所需电路结构的加工，将用于与其他晶片键合。

接着，在步骤S02，提供第二晶片200，第二晶片的第一表面上形成有对准标记202，参考图4所示。

该第二晶片将与第一晶片进行键合，并在键合后进一步形成所需电路结构，同第一晶片，该第二晶片可以为半导体衬底，第二晶片的第一表面为该晶片用于形成器件的表面。

在本发明优选的实施例中，如图4所示，第二晶片200为SOI衬底，SOI衬底包括底层硅2001、埋氧层2002和顶层硅2003，对准标记202形成在顶层硅2003上。

对准标记202主要用于随后掺杂区形成工艺中的对位，也可以进一步用于后续键合时的对准。根据不同的工艺设计及设备的选择，该对准标记可以为第二晶片上的全局对准标记，也可以为每个单元内对准标记。

而后，在步骤S03，通过对准标记202进行对准，在第二晶片上形成第二电路结构的第二掺杂区204，参考图5所示。

在本发明中，在进行与第一晶片的键合之前，首先在第二晶片上形成掺杂区，掺杂区的形成工艺中，一般通过进行离子注入，并进行退火，激活注入的离子的方式形成，都需要进行高温工艺，本发明在进行键合前在第二晶片上完成掺杂区的形成，这样，在键合后，避免第一晶片承受额外的高温工艺，保证第一晶片的器件性能。

在一个具体的实施例中，第二电路结构包括NMOS和PMOS的第二半导体器件，以及第二半导体器件的第二互联结构，在该步骤中，根据全耗尽或部分耗尽SOI器件的需求，通过分别进行不同类型的离子注入，并进行退火，激活注入的离子，在顶层硅2003中分别形成n型器件和p型器件的第二掺杂区204，该第二掺杂区为器件的源漏区，如图5所示。

而后，在步骤S04，将第二晶片200的第一表面朝向第一顶层钝化层120，进行第一晶片100和第二晶片200的键合，参考图6所示。

在本实施例中，如图6所示，将顶层硅2003朝向第一顶层钝化层120，直接将顶层硅2003的表面直接与第一晶片的第一顶层钝化层120键合，从而，实现第一晶片和第二晶片的键合。

在另外的实施例中，也可以进一步在顶层硅2003的表面上先形成一层键合氧化物层(图未示出)，通过该键合氧化物层与第一晶片的第一顶层钝化层键合，从而，实现第一晶片和第二晶片的键合。当然，在其他的实施例中，还可以通过其他合适的方法实现两个晶片的键合。

接着，在步骤S05，将第二晶片减薄至第二掺杂区204，参考图8所示。

在该步骤中，将第二晶片减薄至第二掺杂区204，以便于进行后续的电路结构的加工工艺，对于体硅衬底的第二晶片，可以采用机械减薄的方式进行第二晶片的减薄。

在本实施例中，采用SOI衬底的第二晶片200，可以通过以下步骤进行减薄：首先，将SOI晶片的底层硅2003机械减薄至预定厚度，即机械减薄后剩余一定厚度的底层硅2003，例如厚度在3-30um，剩余的底层硅可以通过等离子体刻蚀的方式去除，刻蚀停止在埋氧层2002上，如图7所示，这样，保证较快的减薄速度，同时尽量减小机械减薄对下层已形成器件的影响。而后，可以采用干法或湿法刻蚀的方式去除埋氧层2002，暴露顶层硅2002，从而暴露出第二掺杂区204，如图8所示。

接着，在步骤S06，在第二晶片上形成第二电路结构的其他结构，并在第二互联结构210的其中一层与第一电路结构110的第一互联结构的其中一层之间形成晶片间互联线230，参考图9所示。

在该步骤中，以顶层硅2003为基底，在其上继续形成所需的第二电路结构的其他结构，该其他结构通常至少包括第二栅堆叠及第二互联结构。

在具体的实施例中，包括步骤：在第二掺杂区204之间的顶层硅2003上形成了第二栅堆叠206，在第二栅堆叠206的侧壁形成侧墙(图未示出)，以及在第二掺杂区204及第二栅堆叠206上形成接触208，并继续形成第二互联结构210，如图9所示。

在形成其他结构的过程中，通过刻蚀顶层硅2003至第一电路结构的第一互联结构的其中一层，并填充金属，形成晶片间互联线230，从而，实现第一晶片和第二晶片的电连接，该晶片间互联线可以形成在第一互联结构和第二互联结构相同的金属层之间，也可以形成在第一互联结构和第二互联结构的不同的金属层之间。

在一个具体的实施例中，如图9所示，在形成第二互联结构210的第一金属层2101时，一并向下刻蚀直至暴露第一互联结构110的第一金属层110，而后，与第二互联结构210的第一金属层2101一并进行填充，从而，形成一部分晶片间互联线2301；在形成第二互联结构210的第二金属层2103时，一并向下刻蚀直至暴露第一互联结构110的第一金属层110，而后，与第二互联结构210的第一金属层2101一并进行填充，从而，形成另一部分晶片间互联线2302。

这样，在形成第二互联结构的过程中，即可以实现晶片间的互联，使得晶片间的互联线与芯片内的引线间距相当，具有更小的芯片间导通距离，无需大尺寸的通孔即可实现晶片间的导通，工艺易于实现且集成度高。

最后，在步骤S07，覆盖第二顶层钝化层220，参考图9所示。

该顶层钝化层可以为氧化硅材料，并进行平坦化工艺，例如CMP(化学机械研磨)，获得平坦的第二顶层钝化层220。

至此，完成了本发明实施例的集成电路结构，可以对该集成电路结构进行进一步的加工，如在第二顶层钝化层220上进行衬垫开孔等工艺。也可以进一步将该集成电路结构作为3D层叠晶片中的一部分，继续与其他的晶片键合，与其他晶片键合的工艺可以采用上述步骤S02-S07。

以上对本发明实施例的集成电路结构的制造方法进行了详细的描述，此外，本发明还提供了上述方法形成的集成电路结构，参考图9所示，包括：

第一晶片100，第一晶片上形成有第一电路结构及第一顶层钝化层；

与第一晶片键合的第二晶片200，第二晶片上形成有第二电路结构；

晶片间互联线2301、2302，形成在第二电路结构的第二互联结构210的其中一层与第一电路结构的第一互联结构110的其中一层之间；

覆盖第二晶片及晶片间互联线的第二顶层钝化层220。

进一步的，第二晶片的表面直接与第一晶片的第一顶层钝化层键合。

进一步的，第二晶片表面上形成有键合氧化物层，该键合氧化物层与第一顶层钝化层键合。

此外，本发明还提供了由上述集成电路结构中半导体器件，该半导体器件为集成电路结构中的器件单元，参考图9所示，包括：

第一衬底100，第一衬底上形成第一器件结构及第一顶层钝化层220；

与第一衬底100键合的第二衬底202，第二衬底202上形成有第二器件结构；

器件间互联线2301、2302，形成在第二器件结构的第二互联线210的其中一层与第一器件结构的第一互联线110的其中一层之间；

覆盖第二器件及器件间互联线第二顶层钝化层220。

其中，第一器件结构和第二器件结构至少包括半导体器件和其上的互联线，半导体器件可以为晶体管、二极管、其他半导体组件或其他电学器件，互联线可以为单层或多层。

进一步的，第二晶片的表面直接与第一晶片的第一顶层钝化层键合。

进一步的，第二晶片表面上形成有键合氧化物层，该键合氧化物层与第一顶层钝化层键合。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种集成电路结构的制造方法，其特征在于，包括步骤：

提供第一晶片，第一晶片上形成有第一电路结构及其上的第一顶层钝化层；

提供第二晶片，第二晶片的第一表面上形成有对准标记；

通过对准标记进行对位，在第二晶片上形成第二电路结构的第二掺杂区；

将第二晶片的第一表面朝向第一顶层钝化层，进行第一晶片和第二晶片的键合；

将第二晶片减薄至第二掺杂区；其中，所述第二晶片为SOI晶片，第二晶片的第一表面为SOI晶片的顶层硅的表面，SOI晶片的顶层硅上形成有对准标记；第二掺杂区形成在SOI晶片的顶层硅中；在第二晶片减薄时，将SOI晶片减薄至顶层硅；

在第二晶片上形成第二电路结构的其他结构，并在第二互联结构的其中一层与第一电路结构的第一互联结构的其中一层之间形成晶片间互联线；

覆盖第二顶层钝化层。

2.根据权利要求1所述的制造方法，其特征在于，将SOI晶片减薄至顶层硅的步骤包括：

将SOI晶片的底层硅机械减薄至预定厚度；

采用等离子体刻蚀的方式去除剩余厚度的底层硅；

去除SOI晶片的埋氧层。

3.根据权利要求2所述的制造方法，其特征在于，所述预定厚度为3-30um。

4.根据权利要求1所述的制造方法，其特征在于，在进行第一晶片和第二晶片的键合的步骤中，将第二晶片的第一表面直接与第一晶片的第一顶层钝化层键合，以实现第一晶片和第二晶片的键合。

5.根据权利要求1所述的制造方法，其特征在于，在进行第一晶片和第二晶片的键合的步骤时，先在第二晶片的第一表面上形成键合氧化物层，将键合氧化物层与第一顶层钝化层进行扩散键合，以实现第一晶片和第二晶片的键合。

6.一种集成电路结构，其特征在于，包括：

第一晶片，第一晶片上形成有第一电路结构及第一顶层钝化层；

与第一晶片键合的第二晶片，第二晶片上形成有第二电路结构；所述第二晶片为SOI晶片，第二晶片的第一表面为SOI晶片的顶层硅的表面，SOI晶片的顶层硅上形成有对准标记；第二掺杂区形成在SOI晶片的顶层硅中；在第二晶片减薄时，将SOI晶片减薄至顶层硅；

晶片间互联线，形成在第二电路结构的第二互联结构的其中一层与第一电路结构的第一互联结构的其中一层之间；

覆盖第二晶片及晶片间互联线的第二顶层钝化层。

7.根据权利要求6所述的集成电路结构，其特征在于，第二晶片的表面直接与第一晶片的第一顶层钝化层键合。

8.根据权利要求6所述的集成电路结构，其特征在于，第二晶片表面上形成有键合氧化物层，该键合氧化物层与第一顶层钝化层键合。

9.一种半导体器件，其特征在于，包括：

第一衬底，第一衬底上形成第一器件结构及第一顶层钝化层；

与第一衬底键合的第二衬底，第二衬底上形成有第二器件结构；所述第二衬底为SOI衬底，第二衬底的第一表面为SOI衬底的顶层硅的表面，SOI衬底的顶层硅上形成有对准标记；第二掺杂区形成在SOI衬底的顶层硅中；在第二衬底减薄时，将SOI衬底减薄至顶层硅；

器件间互联线，形成在第二器件结构的第二互联线的其中一层与第一器件结构的第一互联线的其中一层之间；

覆盖第二器件及器件间互联线第二顶层钝化层。

10.根据权利要求9所述的半导体器件，其特征在于，第二衬底的表面直接与第一衬底的第一顶层钝化层键合。

11.根据权利要求9所述的半导体器件，其特征在于，第二衬底表面上形成有键合氧化物层，该键合氧化物层与第一顶层钝化层键合。