CN109256392A - 三维存储器及其形成方法 - Google Patents

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Abstract

一种三维存储器及其形成方法，其中，形成方法包括：形成存储晶圆，所述存储晶圆的形成方法包括：提供第一衬底；在所述第一衬底上形成若干个NAND串；形成外围电路晶圆，所述外围电路晶圆的形成方法包括：提供第二衬底；在所述第二衬底上形成若干个外围器件；在所述外围器件上形成若干位线，所述位线位于所述外围电路晶圆的表面，并与若干所述外围器件电连接；使所述存储晶圆与外围电路晶圆连接，且若干所述位线与若干所述NAND串一一对应连接。所述方法能够减小三维存储器的制造时间。

Description

三维存储器及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种三维存储器及其形成方法。
背景技术
快闪存储器(Flash Memory)又称闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比于非门闪存，与非门闪存能提供更高的单元密度，更高的存储密度，更快的写入和擦除速度。
随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是，目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，3D(三维)闪存应运而生，例如：半导体结构。
然而，现有三维存储器的制造时间较长。
发明内容
本发明解决的技术问题是提供一种三维存储器及其形成方法，以减小三维存储器的制造时间。
为解决上述技术问题，本发明提供一种三维存储器，包括：存储晶圆，所述存储晶圆包括：第一衬底；位于所述第一衬底上的若干NAND串；与所述存储晶圆连接的外围电路晶圆，所述外围电路晶圆包括：第二衬底；位于所述第二衬底上的若干外围器件；位于所述外围器件上的若干位线，所述位线位于所述外围电路晶圆的表面，位线与若干所述外围器件电连接，且若干所述位线与若干所述NAND串一一对应连接。
可选的，所述连接为键合连接。
可选的，所述键合连接为混合键合连接。
可选的，所述存储晶圆还包括：若干位于所述NAND串上的第一导电插塞，所述第一导电插塞位于所述存储晶圆的表面，若干所述位线通过所述第一导电插塞与若干所述NAND串一一对应连接。
可选的，所述外围电路晶圆还包括：若干金属互连结构，所述位线与外围器件通过所述金属互连结构电连接。
可选的，所述外围电路晶圆还包括金属互连线，所述金属互连线位于外围电路晶圆的表面；所述存储晶圆还包括第二导电插塞，所述第二导电插塞位于所述存储晶圆的表面，若干所述金属互连线与若干所述第二导电插塞一一对应连接。
可选的，所述存储晶圆还包括：若干沿所述NAND串的延伸方向间隔设置的栅极，所述NAND串穿若干所述栅极；若干第三导电插塞，与若干所述栅极的端部连接；若干所述第二导电插塞与若干所述第三导电插塞一一对应连接。
可选的，所述外围器件包括：电容、电感、双极结晶体管或者PN结构。
相应的，本发明还提供一种三维存储器的形成方法，包括：形成存储晶圆，所述存储晶圆的形成方法包括：提供第一衬底；在所述第一衬底上形成若干个NAND串；形成外围电路晶圆，所述外围电路晶圆的形成方法包括：提供第二衬底；在所述第二衬底上形成若干个外围器件；在所述外围器件上形成若干位线，所述位线位于所述外围电路晶圆的表面，并与若干所述外围器件电连接；使所述存储晶圆与外围电路晶圆连接，且所述位线与若干所述NAND串一一对应连接。
可选的，所述连接为键合连接。
可选的，所述键合连接为混合键合连接。
可选的，所述存储晶圆的形成方法还包括：在所述NAND串上形成第一导电插塞；若干所述位线通过所述第一导电插塞与若干所述NAND串一一对应连接。
可选的，形成外围器件之后，形成位线之前，所述外围电路晶圆的形成方法还包括：在外围器件上形成若干金属互连结构；所述位线与外围器件通过所述金属互连结构电连接。
可选的，形成外围器件之后，所述外围电路晶圆的形成方法还包括：形成金属互连线，所述金属互连线位于外围电路晶圆的表面；形成NAND串之后，所述存储晶圆的形成方法还包括：形成第二导电插塞，所述第二导电插塞位于所述存储晶圆的表面，若干所述金属互连线与若干所述第二导电插塞一一对应连接。
可选的，所述存储晶圆还包括：若干沿所述NAND串的延伸方向间隔设置的栅极，所述NAND串穿过若干所述栅极；形成第二导电插塞之前，还包括：形成若干个第三导电插塞，所述第三导电插塞与若干所述栅极的端部连接；若干所述第二导电插塞与若干所述第三导电插塞一一对应连接。
可选的，所述外围器件包括：电容、电感、双极结晶体管或者PN结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的三维存储器的形成方法中，形成所述外围电路晶圆时，不仅包括形成外围器件，还包括在外围器件上形成若干位线，使得形成外围电路晶圆的时间较长。而所述存储晶圆不包括形成位线，使得存储晶圆的制造时间相对较短，因此，有利于缩小存储晶圆和外围电路晶圆的制造时间的差异，即：所述方法能够缩小存储晶圆和外围电路晶圆的相互等待时间，有利于减小三维存储器的制程时间的差异。
附图说明
图1是一种三维存储器的结构示意图；
图2至图10是本发明一实施例的三维存储器的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，三维存储器的制造时间较长。
图1是一种三维存储器的结构示意图。
请参考图1，形成存储晶圆10，所述存储晶圆10的形成方法包括：提供第一衬底100；在所述第一衬底100上形成若干个NAND串101；在若干所述NAND串上形成位线102；形成外围器件20；使存储晶圆10与外围器件20连接，所述位线102与外围器件20电连接，所述连接面为A-A1。
上述方法中，形成所述存储晶圆10不仅包括形成NAND串101，还包括形成位线102，使得所述存储晶圆10的制造时间较长，而外围器件20的制程时间较短，即：所述存储晶圆10和外围器件20的制程时间差异较大，也即：外围器件20完成制造后，需等待较长的时间，所述存储晶圆10才能完成制造。
然而，只有当存储晶圆10与外围器件20分别制造完成后，才能使存储晶圆10与外围器件20连接形成三维存储器，使得三维存储器的制造时间较长。
为解决所述技术问题，本发明提供了一种三维存储器的形成方法，包括：形成存储晶圆，所述存储晶圆的形成方法包括：提供第一衬底；在所述第一衬底上形成若干个NAND串；形成外围电路晶圆，所述外围电路晶圆的形成方法包括：提供第二衬底，所述第二衬底上具有若干个外围器件；在所述外围器件上形成若干位线，所述位线位于外围电路晶圆的表面，并与若干所述外围器件电连接；使所述存储晶圆与外围电路晶圆连接，且所述位线与若干所述NAND串一一对应连接。所述方法有利于减小三维存储器的制造时间。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明一实施例的三维存储器的形成方法的各步骤的结构示意图。
形成存储晶圆，所述存储晶圆的形成方法包括：提供第一衬底；在所述第一衬底表面形成若干个NAND串。所述NAND串的形成方法包括：在所述第一衬底上形成等级层堆栈；形成贯穿等级层堆栈的若干个NAND串。所述存储晶圆的形成方法具体请参考图2至图4。
请参考图2，提供第一衬底300；在所述第一衬底300表面形成等级层堆栈301(图中未标出)。
在本实施例中，所述第一衬底300的材料为硅。在其他实施例中，所述第一衬底的材料包括：锗、锗化硅、砷化镓或者绝缘体上硅。
所述第一衬底300内还包括：隔离层302和掺杂区303。所述隔离层302的材料包括氧化硅。所述掺杂区303的形成工艺包括离子注入工艺或者扩散工艺。
所述等级层堆栈301包括多层交替堆叠的牺牲层301b和绝缘层301a。所述绝缘层301a的材料包括氧化硅。所述绝缘层301a的形成工艺包括：化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或者原子层沉积工艺(ALD)。所述绝缘层301a用于隔离相邻的牺牲层301b、以及底层牺牲层301b和第一衬底300。
所述牺牲层301b的材料包括氮化硅，所述牺牲层301b的形成工艺包括：化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或者原子层沉积工艺(ALD)。所述牺牲层301b的材料与绝缘层301a的材料不同，使得所述牺牲层301b和绝缘层301a具有不同的刻蚀选择比，使得后续去除牺牲层301b时，对绝缘层301a的损失较小，则后续形成的栅极的形状与牺牲层301b的一致性较高。所述绝缘层301a的层数大于1层；所述牺牲层301b的层数大于1层，使得存储晶圆的制程时间较长。
请参考图3，形成贯穿所述等级层堆栈301的若干个NAND串。
所述NAND串的形成方法包括：形成贯穿等级层堆栈301的半导体通道(图中未标出)；位于所述半导体通道内的存储结构304；利用栅极305置换牺牲层301b。
所述半导体通道的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述存储结构304为多层结构，所述存储结构304包括：位于半导体通道内的隧道层、位于所述隧道层上的存储单元层以及位于隧道层上的阻隔层。
所述隧道层的材料包括绝缘材料，例如：氧化硅、氮化硅和氮氧化硅中的一种或者多种组合。所述隧道层的形成工艺包括：化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或者原子层沉积工艺(ALD)。
所述存储单元层用于存储造作NAND的电荷。所述存储单元层的材料包括氮化硅、氮氧化硅、或者氧化硅和氮化硅的组合。所述存储单元层的形成工艺包括：化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或者原子层沉积工艺(ALD)。
所述阻隔层的材料包括绝缘材料，所述阻隔层为氧化硅层或者氧化硅/氮化硅/氧化硅(ONO)的复合层。所述阻隔层的形成工艺包括：化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或者原子层沉积工艺(ALD)。
在本实施例中，所述存储晶圆的形成方法还包括：在NAND串一端形成外延层306。所述外延层306的形成方法包括：在所述第一衬底300上外延生长形成。由于所述外延层306是通过在第一衬底300上外延生长形成的，因此，所述外延层306的材料与第一衬底300的材料相同。在本实施例中，所述外延层306的材料为硅。在其他实施例中，所述外延层的材料包括：锗、锗化硅、砷化镓或者绝缘体上硅。
所述存储晶圆的形成方法还包括：贯穿等级层堆栈301的源触点307。在本实施例中，所述源触点307通过第一衬底300的掺杂区303电连接多个NAND串。在其他实施例中，所述源触点位于第一衬底上。
所述源触点307的形成方法包括：形成贯穿等级层堆栈301的开口；在所述开口内和等级层堆栈301表面源触点材料，所述源触点材料充满开口；平坦化所述源触点材料，在所述开口内形成所述源触点307。
所述开口的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述源触点材料为金属，例如：钨、钴、铜、铝、掺杂硅和硅化物中的一种或者多种组合。
平坦化所述源触点材料的工艺包括化学机械研磨工艺。
所述存储晶圆的形成方法还包括：贯穿等级层堆栈301的阵列触点308。在本实施例中，所述阵列触点308的一端进入隔离层302内。在其他实施例中，所述阵列触点位于第一衬底上。所述阵列触点308的材料包括：钨、钴、铜、铝、掺杂硅和硅化物中一种或者多种组合。
利用栅极305置换牺牲层301b之前，还包括：对等级层堆栈301进行修剪，使沿垂直指向第一衬底300表面方向上，等级层堆栈301中牺牲层301b的尺寸依次增大。
所述存储晶圆的形成方法还包括：形成第三导电插塞309。所述第三导电插塞309的材料包括钨、钴、铜、铝、掺杂硅和硅化物中一种或者多种组合。
所述修剪工艺之后，沿垂直指向第一衬底300表面方向上，等级层堆栈301中牺牲层301b的尺寸依次增大，使得沿垂直指向第一衬底300表面方向上的尺寸依次增大，并且，一个第三导电插塞309与一个栅极305连接，由此，栅极305通过第三导电插塞309是可寻址的。
请参考图4，在所述存储晶圆上形成第一导电插塞310和第二导电插塞311，所述第一导电插塞310与NAND串连接，所述第二导电插塞311与第三导电插塞309连接。
形成第一导电插塞310和第二导电插塞311之前，还包括：在所述NAND串、第三导电插塞309和NAND串表面形成第一介质层312。
所述第一介质层312的材料为氧化硅、氮氧化硅或碳氧化硅。形成所述第一介质层312的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。
所述第一导电插塞310的形成方法包括：形成贯穿所述第第一介质层312和初始堆叠层的第一凹槽(图中未标出)；在所述第一凹槽内形成第一导电插塞310。
所述第一凹槽的形成工艺包括干法工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一导电插塞310的材料为金属，如：钨、钴、铜、铝、掺杂硅和硅化物中一种或者多种组合。
所述第二导电插塞311的形成方法包括：形成贯穿所述第第一介质层312和初始堆叠层的第二凹槽(图中未标出)；在所述第二凹槽内形成第二导电插塞311。
所述第二凹槽的形成工艺包括干法工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二导电插塞311的材料为金属，如：钨、钴、铜、铝、掺杂硅和硅化物中一种或者多种组合。
所述存储晶圆不包括形成位线，使得形成存储晶圆的时间不至于过长，所述位线在后续外围电路晶圆的制造过程形成，使得外围电路晶圆的制造时间相对较长，因此，有利于缩小存储晶圆与后续外围电路晶圆的制造时间差，有利于缩短存储晶圆与外围电路晶圆相互等待时间。而所述三维存储器包括存储晶圆和外围电路晶圆，因此，制造三维存储器的时间较短。
形成外围电路晶圆，所述外围电路晶圆的形成方法包括：提供第二衬底；在所述第二衬底上形成若干个外围器件；在所述外围器件上形成若干位线，所述位线位于所述外围电路晶圆的表面，并与若干所述外围器件电连接。具体请参考图5至图9。
请参考图5，提供第二衬底400；在所述第二衬底400上形成若干个外围器件(图中未标出)。
在本实施例中，所述外围器件包括：位于第二衬底400表面的栅极结构401；分别位于所述栅极结构401两侧基底400内的源漏掺杂区402。
在其他实施例中，所述外围器件包括：电容、电感或者PN结构。
所述栅极结构401包括：位于第二衬底400表面的栅介质层(图中未示出)和位于栅介质层表面的栅极层(图中未示出)。
所述栅介质层的材料包括：氧化硅，所述栅极层的材料包括硅。
所述源漏掺杂区402的形成方法包括：在所述栅极结构401两侧的基底400内形成源漏开口；在所述源漏开口内形成源漏外延层；在所述源漏外延层内掺入掺杂离子，形成源漏掺杂区402。
所述源漏外延层的材料与掺杂离子的导电类型与外围器件的类型相关，具体的，当外围器件为NMOS晶体管时，所述源漏外延层的材料包括碳化硅或者硅，所述掺杂离子为N型离子，如：磷离子或者砷离子；当外围器件为PMOS晶体管时，所述源漏外延层的材料包括硅锗或者硅，所述掺杂离子为P型离子，如：硼离子。
请参考图6，形成第一接触插塞403和第二接触插塞404，所述第一接触插塞403与栅极结构401接触，所述第二接触插塞404与源漏掺杂区402接触。
形成所述源漏掺杂区402之后，形成第一接触插塞403和第二接触插塞404之前，所述形成方法包括：在所述源漏掺杂区402和栅极结构401的表面形成第二介质层405。
所述第二介质层405的材料包括为氧化硅、氮氧化硅或碳氧化硅。形成所述第二介质层405的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。
所述第一接触插塞403的形成方法包括：形成贯穿所述第二介质层405的第一接触孔(图中未标出)；在所述第一接触孔内形成第一接触插塞403。
所述第一接触孔的形成工艺包括干法工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一接触插塞403的材料为金属，如：钨、钴、铜、铝、掺杂硅和硅化物中一种或者多种组合。
所述第二接触插塞404的形成方法包括：形成贯穿所述第二介质层405的第二接触孔；在所述第二接触孔内形成第二接触插塞404。
所述第二接触孔的形成工艺包括干法工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二接触插塞404的材料为金属，如：钨、钴、铜、铝、掺杂硅和硅化物中一种或者多种组合。
请参考图7，形成金属互连结构406，所述金属互连结构406与第一接触插塞403和第二接触插塞404连接。
形成所述第一接触插塞403和第二接触插塞404之后，形成金属互连结构406之前，还包括：形成第三介质层407。
所述第三介质层407的材料和形成工艺与第二介质层405的材料和形成工艺相同，在此不做赘述。
所述金属互连结构406的材料为金属，所述金属互连结构406与第一接触插塞403和第二接触插塞404接触，有利于将外围器件的电信号输出。
请参考图8，在所述金属互连结构406表面形成连接层408。
所述连接层408的材料为金属，例如：钨、钴、铜、铝、掺杂硅和硅化物中一种或者多种组合。
所述连接层408与金属互连结构406连接，用于将外围器件的电信号输出。
请参考图9，在所述连接层408表面形成位线409和金属互连线410。
所述位线409和金属互连线410的材料均为金属，如：钨、钴、铜、铝、掺杂硅和硅化物中一种或者多种组合。
当后续存储晶圆与外围电路晶圆连接后，所述位线409用于连接第一导电插塞310，所述金属互连线410用于连接第二导电插塞311。
由于所述外围电路晶圆不仅包括制造外围器件，还包括制造位线409，使得外围电路晶圆的制造时间相对较长，而所述存储晶圆不包括制造位线409，使得存储晶圆的制造时间相对较短，因此，有利于缩小外围电路晶圆和存储晶圆的制造时间差，使得外围电路晶圆与存储晶圆相互等待时间较长。三维存储器包括外围电路晶圆和存储晶圆，因此，所述三维存储器的制造时间较短。
请参考图10，使所述存储晶圆与外围电路晶圆连接，且所述位线409与若干所述NAND串一一对应连接。
所述连接包括：键合连接，所述键合连接包括混合键合连接。
由于所述存储晶圆的制造不包括形成位线409，使得存储晶圆的制造时间相对较短。所述位线409在外围器件表面形成，使得外围电路晶圆的制造时间相对较长，综上，所述方法有利于缩小存储晶圆与外围电路晶圆的制造时间的差。只有当存储晶圆与外围电路晶圆均完成制造后，才能将存储晶圆与外围电路晶圆连接形成三维存储器。由于存储晶圆的制造时间相对较短，所述外围电路晶圆的制造时间相对较长，使得存储晶圆与外围电路晶圆的制造时间差异较小，有利于减小存储晶圆与外围电路晶圆相互等待的时间，因此，有利于减少三维存储器的制造时间。
所述存储晶圆与外围电路晶圆具有连接面B-B1。
相应的，本发明还提供一种三维存储器，请参考图10，包括：
存储晶圆，所述存储晶圆包括：第一衬底300；位于所述第一衬底300上的若干NAND串；
与所述存储晶圆连接的外围电路晶圆，所述外围电路晶圆包括：第二衬底400；位于所述第二衬底400上的若干外围器件；位于所述外围器件上的若干位线409，所述位线409位于所述外围电路晶圆的表面，位线409与若干所述外围器件电连接，且若干所述位线409与若干所述NAND串一一对应连接。
所述连接为键合连接。
所述键合连接为混合键合连接。
所述存储晶圆还包括：若干位于所述NAND串上的第一导电插塞310，所述第一导电插塞310位于所述存储晶圆的表面，若干所述位线409通过所述第一导电插塞310与若干所述NAND串一一对应连接。
所述外围电路晶圆还包括：若干互连结构406，所述位线409与外围器件通过所述互连结构406电连接。
所述外围电路晶圆还包括金属互连线410，所述金属互连线410位于外围电路晶圆的表面；所述存储晶圆还包括第二导电插塞311，所述第二导电插塞311位于所述存储晶圆的表面，若干所述金属互连线410与若干所述第二导电插塞311一一对应连接。
所述存储晶圆还包括：若干沿所述NAND串的延伸方向间隔设置的栅极305，所述NAND串穿若干所述栅极305；若干第三导电插塞309，与若干所述栅极305的端部连接；若干所述第二导电插塞311与若干所述第三导电插塞309一一对应连接。
所述外围器件包括：电容、电感、双极结晶体管或者PN结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种三维存储器，其特征在于，包括：
存储晶圆，所述存储晶圆包括：第一衬底；位于所述第一衬底上的若干NAND串；
与所述存储晶圆连接的外围电路晶圆，所述外围电路晶圆包括：第二衬底；位于所述第二衬底上的若干外围器件；位于所述外围器件上的若干位线，所述位线位于所述外围电路晶圆的表面，位线与若干所述外围器件电连接，且若干所述位线与若干所述NAND串一一对应连接。
2.如权利要求1所述的三维存储器，其特征在于，所述连接为键合连接。
3.如权利要求2所述的三维存储器，其特征在于，所述键合连接为混合键合连接。
4.如权利要求1所述的三维存储器，其特征在于，所述存储晶圆还包括：若干位于所述NAND串上的第一导电插塞，所述第一导电插塞位于所述存储晶圆的表面，若干所述位线通过所述第一导电插塞与若干所述NAND串一一对应连接。
5.如权利要求4所述的三维存储器，其特征在于，所述外围电路晶圆还包括：若干金属互连结构，所述位线与外围器件通过所述金属互连结构电连接。
6.如权利要求5所述的三维存储器，其特征在于，所述外围电路晶圆还包括金属互连线，所述金属互连线位于外围电路晶圆的表面；所述存储晶圆还包括第二导电插塞，所述第二导电插塞位于所述存储晶圆的表面，若干所述金属互连线与若干所述第二导电插塞一一对应连接。
7.如权利要求6所述的三维存储器，其特征在于，所述存储晶圆还包括：若干沿所述NAND串的延伸方向间隔设置的栅极，所述NAND串穿若干所述栅极；若干第三导电插塞，与若干所述栅极的端部连接；若干所述第二导电插塞与若干所述第三导电插塞一一对应连接。
8.如权利要求1所述的三维存储器，其特征在于，所述外围器件包括：电容、电感、双极结晶体管或者PN结构。
9.一种三维存储器的形成方法，其特征在于，包括：
形成存储晶圆，所述存储晶圆的形成方法包括：提供第一衬底；在所述第一衬底上形成若干个NAND串；
形成外围电路晶圆，所述外围电路晶圆的形成方法包括：提供第二衬底；在所述第二衬底上形成若干个外围器件；在所述外围器件上形成若干位线，所述位线位于所述外围电路晶圆的表面，并与若干所述外围器件电连接；
使所述存储晶圆与外围电路晶圆连接，且所述位线与若干所述NAND串一一对应连接。
10.如权利要求9所述的三维存储器的形成方法，其特征在于，所述连接为键合连接。
11.如权利要求10所述的三维存储器的形成方法，其特征在于，所述键合连接为混合键合连接。
12.如权利要求9所述的三维存储器的形成方法，其特征在于，所述存储晶圆的形成方法还包括：在所述NAND串上形成第一导电插塞；若干所述位线通过所述第一导电插塞与若干所述NAND串一一对应连接。
13.如权利要求12所述的三维存储器的形成方法，其特征在于，形成外围器件之后，形成位线之前，所述外围电路晶圆的形成方法还包括：在外围器件上形成若干金属互连结构；所述位线与外围器件通过所述金属互连结构电连接。
14.如权利要求13所述的三维存储器的形成方法，其特征在于，形成外围器件之后，所述外围电路晶圆的形成方法还包括：形成金属互连线，所述金属互连线位于外围电路晶圆的表面；形成NAND串之后，所述存储晶圆的形成方法还包括：形成第二导电插塞，所述第二导电插塞位于所述存储晶圆的表面，若干所述金属互连线与若干所述第二导电插塞一一对应连接。
15.如权利要求14所述的三维存储器的形成方法，其特征在于，所述存储晶圆还包括：若干沿所述NAND串的延伸方向间隔设置的栅极，所述NAND串穿过若干所述栅极；形成第二导电插塞之前，还包括：形成若干个第三导电插塞，所述第三导电插塞与若干所述栅极的端部连接；若干所述第二导电插塞与若干所述第三导电插塞一一对应连接。
16.如权利要求9所述的三维存储器的形成方法，其特征在于，所述外围器件包括：电容、电感、双极结晶体管或者PN结构。
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