TWI688046B - 具有屏蔽層的三維記憶體裝置及其形成方法 - Google Patents

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Abstract

公開了具有屏蔽層的三維(3D)記憶體裝置以及用於形成所述3D記憶體裝置的方法的實施例。在示例中，一種3D記憶體裝置包括：基底、設置在所述基底上的周邊元件、設置在所述周邊元件上方的半導體層、均在所述半導體層上豎直延伸的複數個記憶體串、以及設置在所述周邊元件和所述半導體層之間的屏蔽層。所述屏蔽層包括被配置為在所述3D記憶體裝置的操作期間接收接地電壓的導電區。

Description

具有屏蔽層的三維記憶體裝置及其形成方法
本發明涉及三維(3D)記憶體裝置及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造程序使平面儲存單元縮小到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得有挑戰性，而且成本高。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構能夠解決平面儲存單元的密度限制。3D記憶體架構包括記憶體陣列以及用於控制來往記憶體陣列的訊號的周邊元件。
文中公開了具有屏蔽層的3D記憶體裝置及其製造方法的實施例。
在一個示例中，3D記憶體裝置包括：基底、設置在所述基底上的周邊元件、設置在所述周邊元件上方的半導體層、均在所述半導體層上豎直延伸的複數個記憶體串、以及設置在所述周邊元件和所述半導體層之間的屏蔽層。 所述屏蔽層包括被配置為在所述3D記憶體裝置的操作期間接收接地電壓的導電區。
在另一個示例中，3D記憶體裝置包括：基底、均在所述基底上豎直延伸的複數個記憶體串、設置在所述複數個記憶體串上方的半導體層、設置在所述半導體層上的周邊元件、以及設置在所述複數個記憶體串和所述半導體層之間的屏蔽層。所述屏蔽層包括被配置為在所述3D記憶體裝置的操作期間接收接地電壓的導電區。
在不同的示例中，公開了用於形成3D記憶體裝置的方法。在基底上形成周邊元件。在周邊元件上方形成包括第一複數個互連的第一互連層。在所述第一互連層上方形成包括導電區的屏蔽層。在所述屏蔽層上方形成包括第二複數個互連的第二互連層。所述屏蔽層的導電區覆蓋所述第一互連層中的第一複數個互連以及所述第二互連層中的第二複數個互連的區域。形成複數個記憶體串，每個記憶體串在所述第二互連層上方豎直延伸。
在另一示例中，公開了用於形成3D記憶體裝置的方法。形成複數個記憶體串，每個記憶體串在基底上豎直延伸。在所述複數個記憶體串上方形成包括第一複數個互連的第一互連層。在所述第一互連層上方形成包括導電區的屏蔽層。在所述屏蔽層上方形成包括第二複數個互連的第二互連層。所述屏蔽層的導電區覆蓋所述第一互連層中的第一複數個互連以及所述第二互連層中的第二複數個互連的區域。在所述第二互連層上方形成周邊元件。
100、101:三維記憶體裝置、
102、103、202、302、310、418、633:屏蔽層
104、200、300:基底
106、131、404、651:電晶體
107、116:反及記憶體串
108、133、150、206、406、422、637、649:隔離區
109、124、613:交替導體/介電質堆疊層
110、123、135:互連層
111、120、442、611:導體層
112、125、138、139、142、143、410、428、458、625、643、655:互連線
113、117、122、128、448、617:介電質層
114、127、140、141、144、145、151、152、208、412、424、430、460、627、639、645、657:通孔接觸件
115、126、446、615:半導體通道
118、129:半導體層
119、130、450、619:閘極縫隙
121、454、621:字元線通孔接觸件
132:字元線通孔接觸件
134、426:下陣列互連層
136、456:上陣列互連層
137、653:上周邊互連層
146、452:貫穿陣列接觸件
148、204、304、312、420、635:導電區
153、154:電壓源
306、308:互連
402、601:矽基底
408:周邊互連層
414、629:導電膜
416、631:介電質膜
432、647:矽層
434、603:第一介電質層
436、605:第二介電質層
438、607:交替介電質堆疊層
440、609:反及記憶體串
500、700:方法
502、504、506、508、510、702、704、706、708、710:步驟
623:陣列互連層
641:下周邊互連層
X、Y:方向
被併入本文並形成說明書的一部分的附圖例示了本發明的實施例並與說明書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。
第1A圖示出了根據一些實施例具有屏蔽層的示例性3D記憶體裝置的截面 圖。
第1B圖示出了根據一些實施例具有屏蔽層的另一示例性3D記憶體裝置的截面圖。
第2圖示出了根據一些實施例的示例性屏蔽層的平面圖。
第3A圖示出了根據一些實施例的屏蔽層的示例性佈局。
第3B圖示出了根據一些實施例的屏蔽層的另一示例性佈局。
第4A圖至第4H圖示出了根據一些實施例用於形成具有屏蔽層的示例性3D記憶體裝置的製造過程。
第5圖是根據一些實施例用於形成具有屏蔽層的示例性3D記憶體裝置的方法的流程圖。
第6A圖至第6G圖示出了根據一些實施例用於形成具有屏蔽層的另一示例性3D記憶體裝置的製造過程。
第7圖是根據一些實施例用於形成具有屏蔽層的另一示例性3D記憶體裝置的方法的流程圖。
將參考附圖描述本發明的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示範性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種用語未必是指 同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或複數個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語「基於」理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文上下文。
應當容易理解，本發明中的「在...上」、「在...上方」及「在...之上」的含義應當以最寬的方式被解讀，以使得「在...上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在...上方」或「在...之上」不僅表示「在」某物「上方」或「之上」的含義，而且還可以包括其「在」某物「上方」或「之上」且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如「在...之下」、「在...下方」、「下部」、「在…上方」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的方向之外的在設備使用或步驟中的不同方向。設備可以以另外的方式被定向(旋轉90度或在其它方向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料層的材料。 基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不 被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。 層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成互連線和/或通孔接觸件)和一個或複數個介電質層。
如本文使用的，術語「名義上(地)/大體上(地)」是指在產品或過程的設計階段期間設置的用於組件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「大約」可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文使用的，術語「3D記憶體裝置」是指一種半導體元件，其在橫向方向的基底上具有豎直方向的儲存單元電晶體串(在本文中被稱為「記憶體串」，例如反及記憶體串)，以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語「豎直/豎直地」是指名義上地垂直於基底的橫向表面。
在一些3D記憶體裝置中，周邊電路和記憶體陣列是堆疊的，以節省 晶圓面積並提高儲存單元密度。堆疊記憶體裝置架構往往需要額外的金屬佈線，其可能帶來額外的電容和電阻。隨後，在雜訊係數增大時，訊號在傳輸期間可能發生畸變，並因此不能保持訊號完整性。此外，周邊電路和記憶體陣列之間的耦合效應變為嚴重問題，因為與在非堆疊架構中相比，在堆疊記憶體裝置架構中，它們的金屬互連要接近得多，由此在記憶體操作期間使訊號失真惡化。
根據本發明的各種實施例提供了在堆疊周邊電路和記憶體陣列之間具有屏蔽層的3D記憶體裝置，並且在記憶體操作期間，接地電壓被施加到所述屏蔽層上。施加至屏蔽層中的導電材料(例如，金屬、金屬合金、金屬矽化物和/或摻雜半導體)的接地電壓可以屏蔽金屬互連或者任何其它電路段之間的電能轉移，並且因而在3D記憶體裝置的操作期間減少乃至避免在3D記憶體裝置中的堆疊周邊電路和記憶體陣列之間的耦合效應。
第1A圖示出了根據本發明的一些實施例的具有屏蔽層102的示例性3D記憶體裝置100的截面圖。3D記憶體裝置100代表單片3D記憶體裝置的示例。 術語「單片」是指3D記憶體裝置100的部件形成在單個基底上。3D記憶體裝置100可以包括基底104，基底104可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣層(SOI)或者任何其它適當材料。
3D記憶體裝置100可以包括基底104上的周邊元件。周邊元件可以形成在基底104「上」，其中，周邊元件的全部或部分形成在基底104中(例如，低於基底104的頂表面)和/或直接形成在基底104上。周邊元件可以包括形成於基底104上的複數個電晶體106。隔離區108和摻雜區(例如，電晶體106的源極區和汲極區)也可以形成在基底104中。
在一些實施例中，周邊元件可以包括用於促進3D記憶體裝置100的操作的任何適當數位、類比和/或混合訊號周邊電路。例如，周邊元件可以包括頁 緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器、電荷泵、電流或電壓參考、或者電路中的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)中的一者或多者。在一些實施例中，使用互補金屬氧化物半導體(CMOS)技術(又稱為「CMOS晶片」)將周邊元件形成在基底104上。
3D記憶體裝置100可以包括位於電晶體106上方的互連層110(文中稱為「周邊互連層」)，以傳遞到和來自電晶體106的電訊號。周邊互連層110可以包括複數個互連(文中又稱為「接觸件」)，複數個互連包括橫向互連線112和豎直互連接入(通孔)接觸件114。如文中使用的，術語「互連」可以廣泛地包括任何適當類型的互連，例如中間工序(MEOL)互連和後段工序(BEOL)互連。 周邊互連層110可以進一步包括一個或複數個層間介電質(ILD)層(又稱為「金屬間介電質(IMD)層」)，可以在所述ILD層中形成互連線112和通孔接觸件114。 也就是說，周邊互連層110可以包括位於複數個ILD層中的互連線112和通孔接觸件114。周邊互連層110中的互連線112和通孔接觸件114可以包括導體材料，所述導體材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。周邊互連層110中的ILD層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電質或其任何組合。
3D記憶體裝置100可以包括位於周邊元件上方的記憶體陣列元件。應當指出，X和Y軸被添加至第1A圖，以進一步示出3D記憶體裝置100中的部件的空間關係。基底104包括沿X方向(橫向或者寬度方向)橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如文中所使用，半導體元件(例如，3D記憶體裝置100)的一個部件(例如，層或元件)是位於另一部件(例如，層或元件)「上」、「上方」還是「下方」是當基底在Y方向(豎直方向或厚度方向)上被定位在半導體元件的最低平面中時，沿Y方向相對於半導體元件的基底(例如，基底104)確定的。在本發明中將通篇採用相同的概念來描述空間關係。
在一些實施例中，3D記憶體裝置100是反及快閃記憶體裝置，其中儲存單元被提供為反及記憶體串116的陣列的形式，每個反及記憶體串116在設置於周邊元件(例如，電晶體106)上方的半導體層118上豎直延伸。半導體層118可以包括透過例如物理氣相沉積(PVD)、化學氣相沉積(CVD)或者原子層沉積(ALD)沉積的多晶矽或非晶矽。可以對半導體層118進行摻雜以形成摻雜區，在摻雜區中可以形成反及記憶體串116的源極區。應當理解，在第1A圖中，由於3D記憶體裝置100是記憶體陣列元件設置於周邊元件上方的單片式3D記憶體裝置，因此反及記憶體串116直接形成在沉積的半導體層118上，而不是在基底104(例如，單晶矽)上。
記憶體陣列元件可以包括反及記憶體串116，其豎直延伸通過複數個對，每一對包括導體層120和介電質層122(本文中被稱為「導體/介電質層對」)。 堆疊的導體/介電質層對在本文中又稱為「交替導體/介電質堆疊層」124。交替導體/介電質堆疊層124可以形成在半導體層118上。交替導體/介電質堆疊層124中的導體層120和介電質層122沿豎直方向交替。換言之，除了在交替導體/介電質堆疊層頂部和底部的層之外，每個導體層120可以在兩側上鄰接兩個介電質層122，並且每個介電質層122可以在兩側上鄰接兩個導體層120。導體層120可以均具有相同厚度或不同厚度。類似地，介電質層122可以均具有相同厚度或者不同厚度。導體層120可以包括導體材料，所述導體材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。介電質層122可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。
如第1A圖所示，每個反及記憶體串116可以包括半導體通道126和介電質層128(又稱為「記憶體膜」)。在一些實施例中，半導體通道126包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，介電質層128是包括穿隧層、儲存層(又稱為「電荷捕獲/儲存層」)和阻障層的複合層。每個反及記憶體串116 可以具有圓柱形形狀(例如，柱形形狀)。根據一些實施例，半導體通道126、穿隧層、儲存層和阻障層按此順序沿從柱的中間向柱的外表面的方向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。在一個示例中，阻障層可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。在另一個示例中，阻障層可以包括高k介電質層，例如氧化鋁(Al2O3)或者二氧化鉿(HfO2)或者氧化鉭(Ta2O5)層等。
在一些實施例中，記憶體陣列元件進一步包括豎直延伸通過交替導體/介電質堆疊層124的閘極縫隙(GLS)130。閘極縫隙130可以用於透過閘極替換製程形成交替導體/介電質堆疊層124中的導體/介電質層對。在一些實施例中，首先利用諸如氧化矽、氮化矽或其任何組合的介電質材料填充閘極縫隙130以用於將反及記憶體串陣列分成不同的區(例如，記憶體指和/或記憶體塊)。之後，利用諸如W、Co、多晶矽或其任何組合的導電和/或半導體材料填充閘極縫隙130以用於對陣列公用源極(ACS)進行電控制。
在一些實施例中，記憶體陣列元件還包括位於交替導體/介電質堆疊層124的階梯結構區中的字元線通孔接觸件132。字元線通孔接觸件132可以在介電質層內豎直延伸。每個字元線通孔接觸件132可以使其下端與交替導體/介電質堆疊層124中的對應導體層120接觸，進而對記憶體陣列元件的對應字元線進行單獨定址。如文中所使用的，部件(例如，字元線通孔接觸件132)的「上端」是在Y方向上離基底104較遠的端部，並且部件的「下端」是在Y方向上離基底104較近的端部。字元線通孔接觸件132可以是利用導體(例如，W)填充的接觸孔和/或接觸溝槽。在一些實施例中，除了導體之外，還利用阻障層、黏合膠層和/或晶種層填充接觸孔和/或接觸溝槽。
與周邊元件類似，3D記憶體裝置100的記憶體陣列元件還可以包括用 於向和從反及記憶體串116傳遞電訊號的互連層。如第1A圖所示，3D記憶體裝置100可以包括位於反及記憶體串116和半導體層118下方的互連層134(文中稱為「下陣列互連層」)以及位於反及記憶體串116和半導體層118上方的互連層136(文中稱為「上陣列互連層」)。
上陣列互連層136可以形成在交替導體/介電質堆疊層124上方，並且包括複數個互連，所述複數個互連包括位於一個或複數個ILD層中的互連線138和通孔接觸件140。在一些實施例中，上陣列互連層136中的互連包括位元線和位元線接觸件，它們每一者與對應反及記憶體串116的上端接觸，從而對對應反及記憶體串116進行單獨定址。在一些實施例中，上陣列互連層136中的互連還包括與反及記憶體串116的陣列公用源極接觸的源極線。在一些實施例中，上陣列互連層136進一步包括能夠在3D記憶體裝置100和周邊電路之間傳遞電訊號的任何其它適當BEOL互連。上陣列互連層136中的互連線138和通孔接觸件140可以包括導體材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。上陣列互連層136中的ILD層可以包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
下陣列互連層134可以包括複數個互連，所述複數個互連包括位於一個或複數個ILD層中的互連線142和通孔接觸件144。在一些實施例中，下陣列互連層134中的互連包括通孔接觸件144，通孔接觸件144均與對應反及記憶體串116的下端接觸並且豎直延伸通過半導體層118。在一些實施例中，下陣列互連層134中的互連用於記憶體陣列元件的背面金屬佈線。
在一些實施例中，記憶體陣列元件進一步包括豎直延伸通過交替導體/介電質堆疊層124和半導體層118的一個或複數個貫穿陣列接觸件(TAC)146。 TAC 146的上端可以接觸上陣列互連層136中的互連，並且TAC 146的下端可以接觸下陣列互連層134中的另一互連。因此，TAC 146能夠在周邊互連層110和上陣 列互連層136之間進行電連接，並將電訊號從周邊元件傳送至記憶體陣列元件的BEOL互連。
在3D記憶體裝置100的操作期間(在3D記憶體裝置100在使用中時，例如，執行單元讀、寫/程式化、抹除、設置、升壓等)時，周邊互連層110和下陣列互連層134中的互連之間的耦合效應能夠引起訊號失真。為了解決該問題，如第1A圖所示，3D記憶體裝置100包括位於電晶體106和半導體層118之間的屏蔽層102。在一些實施例中，屏蔽層102形成在周邊互連層110和下陣列互連層134之間，以在3D記憶體裝置100的操作期間降低相鄰互連層中的互連之間的耦合效應。如第1A圖所示，周邊互連層110設置在電晶體106和屏蔽層102之間，並且下陣列互連層134設置在反及記憶體串116和屏蔽層102之間。
屏蔽層102可以包括一個或複數個導電區148以及一個或複數個隔離區150。導電區148可以包括導電材料，該導電材料的導電率高於諸如非摻雜矽(例如，非晶矽、單晶矽或多晶矽)的非摻雜半導體材料的導電率。在一些實施例中，導電區148在大約20℃下具有至少大約1×104S/m的導電率，例如，在20℃下至少1×104S/m。在一些實施例中，導電區148在大約20℃下具有介於大約1×104S/m到大約1×108S/m之間的導電率，例如，在20℃下為1×104S/m到1×108S/m之間(例如，在20℃下，1×104S/m、1×105S/m、5×105S/m、1×106S/m、2×106S/m、3×106S/m、4×106S/m、5×106S/m、6×106S/m、7×106S/m、8×106S/m、9×106S/m、1×107S/m、2×107S/m、3×107S/m、4×107S/m、5×107S/m、6×107S/m、7×107S/m、8×107S/m、9×107S/m、1×108S/m、所述下端與這些值中的任何值所界定的任何範圍、或者由這些值中的任何兩個值所定義的任何範圍)。導電區148中的導電材料可以包括但不限於金屬、金屬合金、金屬矽化物和摻雜半導體。在一些實施例中，導電區148包括一種或多種金屬，例如W、Cu、Co、Al、鎳(Ni)和鈦(Ti)。導電區148還可以包括任何其它適當金屬，例如銀(Ag)、金(Au)、鉑(Pt)、釕(Ru)等。 在一些實施例中，導電區148包括一種或多種金屬合金，這些金屬合金中的每一者是Cu、Co、Ni、Ti和W中的至少兩種的合金(例如，TiNi合金或者TiNi合金與TiW合金的組合)，或者是例如Ag、Al、Au、Pt、鐵(Fe)、鉻(Cr)等構成的任何其它適當金屬合金。在一些實施例中，導電區148包括一種或多種金屬矽化物，例如矽化銅、矽化鈷、矽化鎳、矽化鈦和矽化鎢。導電區148還可以包括任何其它適當金屬矽化物，例如矽化銀、矽化鋁、矽化金、矽化鉑等。在一些實施例中，導電區148包括利用某一濃度的摻雜劑摻雜的半導體材料，以使得導電區148的導電率提高到上文描述的範圍內。
在一些實施例中，屏蔽層102具有介於大約1nm和大約1μm之間的厚度，例如，所述厚度介於1nm和1μm之間(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、所述下端與這些值中的任何值所界定的任何範圍、或者這些值中的任何兩個值所定義的任何範圍)。在一些實施例中，屏蔽層102具有介於大約1μm和大約20μm之間的厚度，例如，所述厚度介於1μm和20μm之間(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、所述下端與這些值中的任何值所界定的任何範圍、或者這些值中的任何兩個值所定義的任何範圍)。在一些實施例中，屏蔽層102是具有複數個膜(例如，一個或複數個導電膜和介電質膜)的複合層。上文描述的厚度範圍可以指複合屏蔽層的總厚度或者複合屏蔽層中的(複數個)導電膜的厚度。
屏蔽層102可以被圖案化，以形成具有採用不同佈置的不同數量的導電區148和隔離區150的任何適當佈局。如第1A圖所示，為了將位於3D記憶體裝 置100的不同平面上的堆疊記憶體陣列元件(例如，反及記憶體串116)和周邊元件(例如，電晶體106)電連接，在周邊互連層110與陣列互連層134、136之間形成互連。結果，3D記憶體裝置100可以包括豎直延伸通過屏蔽層102的通孔接觸件152。通孔接觸件152可以與周邊互連層110中的互連和下陣列互連層134中的互連接觸。通孔接觸件152還可以與周邊互連層110中的互連以及TAC 146接觸，以與上陣列互連層136中的互連進行電連接。
在一些實施例中，隔離區150延伸跨過屏蔽層102的整個厚度，以使導電區148與通孔接觸件152電隔離。隔離區150可以包括介電質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽、任何其它適當介電材料或其任何組合。可以使用圖案化製程(例如，微影和乾式/濕式蝕刻)對屏蔽層102中的隔離區150進行圖案化。之後，可以在經圖案化的區中透過對介電質材料的熱成長和/或薄膜沉積而形成隔離區150。
例如，第2圖示出了根據一些實施例的示例性屏蔽層202的平面圖。 如第2圖中所示，屏蔽層202包括導電區204和隔離區206，所述隔離區用於使導電區204與延伸通過屏蔽層202的通孔接觸件208電隔離。除了被隔離區206和通孔接觸件208佔據的區域以外，導電區204可以覆蓋基底200的基本上全部區域。
除了容納穿過屏蔽層102的通孔接觸件152之外，屏蔽層102的佈局可以相對於其覆蓋的區域而發生變化。例如，第3A圖至第3B圖示出了根據各種實施例的屏蔽層302和310的示例性佈局。如第3A圖所示，相鄰互連層中的互連306和互連308在豎直方向上被屏蔽層302分隔開。不管互連306和互連308的佈局如何，屏蔽層302的導電區304覆蓋基底300的基本上全部區域(除了被隔離區和通孔接觸件佔據的區域之外，未示出)。如第3B圖中所示，屏蔽層310的導電區312不再覆蓋基底300的基本上全部區域，而是覆蓋相鄰互連層(例如，第1A圖中的周邊互連層110和下陣列互連層134)中的互連306和互連308的被屏蔽層310分隔 開的區域。應當理解，屏蔽層的佈局不限於上文示出的示例，並且在不同的實施例中可以發生變化，只要屏蔽層的導電區至少覆蓋相鄰互連層中的互連的由屏蔽層隔開的區域即可。
返回參考第1A圖，屏蔽層102的導電區148被配置為在3D記憶體裝置100的操作期間接收接地電壓。導電區148可以在3D記憶體裝置100的操作期間電連接至電壓源154(或接地)。在一些實施例中，接地電壓介於大約0.1V到大約50V之間，例如介於0.1V到50V之間(例如，0.1V、0.2V、0.3V、0.4V、0.5V、0.6V、0.7V、0.8V、0.9V、1V、2V、3V、4V、5V、6V、7V、8V、9V、10V、15V、20V、25V、30V、35V、40V、45V、50V、所述下端與這些值中的任何值所界定的任何範圍、或者這些值中的任何兩個值所定義的任何範圍)。 應當理解，可以基於屏蔽層102的各種特性(例如厚度和導電率)來調整接地電壓。在3D記憶體裝置100的操作期間，施加至屏蔽層102的導電區148的接地電壓能夠降低(或者避免)在周邊互連層110和下陣列互連層134中的互連之間的耦合效應。
第1B圖示出了根據本發明的一些實施例的具有屏蔽層103的另一示例性3D記憶體裝置101的截面圖。與上文在第1A圖中所述的3D記憶體裝置100類似，3D記憶體裝置101代表其中周邊元件和記憶體陣列元件被堆疊並且由屏蔽層103分隔開的單片式3D記憶體裝置的示例。不同於上文在第1A圖中所述的其中周邊元件位於記憶體陣列元件下方的3D記憶體裝置100，第1B圖中的3D記憶體裝置101包括設置在記憶體陣列元件上方的周邊元件。應當理解，下文可能不再重複3D記憶體裝置100和3D記憶體裝置101這兩者中的類似結構的細節(例如，材料、製造過程、功能等)。
3D記憶體裝置101可以包括介於基底105上的記憶體陣列元件。在一些實施例中，反及記憶體串107的陣列均豎直延伸通過基底105上的交替導體/介 電質堆疊層109。交替導體/介電質堆疊層109可以包括複數個對，每一對包括導體層111和介電質層113。如第1B圖所示，每個反及記憶體串107可以包括半導體通道115和介電質層117(又稱為「記憶體膜」)。
在一些實施例中，記憶體陣列元件進一步包括豎直延伸通過交替導體/介電質堆疊層109的GLS 119。GLS 119可以用於透過閘極替換製程形成交替導體/介電質堆疊層109中的導體/介電質層對。在一些實施例中，首先利用諸如氧化矽、氮化矽或其任何組合的介電材料填充GLS 119，以用於將反及記憶體串陣列分成不同的區(例如，記憶體指和/或記憶體塊)。在一些實施例中，記憶體陣列元件進一步包括位於交替導體/介電質堆疊層109的階梯結構區中的字元線通孔接觸件121。字元線通孔接觸件121可以在介電質層內豎直延伸。每個字元線通孔接觸件121可以使其下端與交替導體/介電質堆疊層109中的對應導體層111接觸，以對記憶體陣列元件的對應字元線進行單獨定址。
3D記憶體裝置101可以包括介於反及記憶體串107上方的互連層123(文中稱為「陣列互連層」)，以向和從反及記憶體串107傳遞電訊號。陣列互連層123可以包括複數個互連，所述複數個互連包括互連線125和通孔接觸件127。 在一些實施例中，陣列互連層123中的互連包括位元線和位元線接觸件，每個位元線接觸件與對應反及記憶體串107的上端接觸，以對對應的反及記憶體串107進行單獨定址。在一些實施例中，陣列互連層123中的互連還包括與反及記憶體串107的陣列公用源極接觸的源極線。在一些實施例中，陣列互連層123進一步包括能夠在堆疊記憶體陣列元件和周邊元件之間傳遞電訊號的任何其它適當BEOL互連。
3D記憶體裝置101可以包括形成於設置在記憶體陣列元件(例如，反及記憶體串107)上方的半導體層129上的周邊元件。半導體層129可以包括多晶矽或非晶矽。應當理解，在第1B圖中，由於3D記憶體裝置101是其中周邊元件設 置在記憶體陣列元件上方的單片式3D記憶體裝置，因而周邊元件(例如，電晶體131)直接形成在沉積的半導體層129上，而不是在基底105(例如，單晶矽)上。隔離區133和摻雜區(例如，電晶體131的源極區和汲極區)也可以形成在半導體層129中。在一些實施例中，周邊元件可以包括用於促進3D記憶體裝置101的操作的任何適當數位、類比和/或混合訊號周邊電路。
與記憶體陣列元件類似，3D記憶體裝置101的周邊元件還可以包括用於向和從電晶體131傳遞電訊號的互連層。如第1B圖所示，3D記憶體裝置101可以包括位於電晶體131和半導體層129下方的互連層135(文中稱為「下周邊互連層」)以及位於電晶體131和半導體層129上方的互連層137(文中稱為「上周邊互連層」)。
上周邊互連層137可以形成在電晶體131上方，並且包括複數個互連，所述複數個互連包括位於一個或複數個ILD層中的互連線139和通孔接觸件141。在一些實施例中，上周邊互連層137包括能夠在3D記憶體裝置101和周邊電路之間傳遞電訊號的任何適當BEOL互連。下周邊互連層135可以包括複數個互連，所述複數個互連包括位於一個或複數個ILD層中的互連線143和通孔接觸件145。在一些實施例中，下周邊互連層135中的互連包括豎直延伸通過半導體層129的通孔接觸件145。在一些實施例中，下周邊互連層135中的互連用於周邊元件(例如，電晶體131)的背面金屬佈線。
在3D記憶體裝置101的操作期間(在3D記憶體裝置101在使用中時，例如，在執行單元讀、寫/程式化、抹除、設置、升壓等時)，在陣列互連層123和下周邊互連層135中的互連之間的耦合效應能夠引起訊號失真。為了解決該問題，如第1B圖所示，3D記憶體裝置101包括位於反及記憶體串107和半導體層129之間的屏蔽層103。在一些實施例中，屏蔽層103形成在陣列互連層123與下周邊互連層135之間，以減小在3D記憶體裝置101的操作期間在相鄰互連層中的互連 之間的耦合效應。如第1B圖所示，陣列互連層123設置在反及記憶體串107和屏蔽層103之間，並且下周邊互連層135設置在電晶體131和屏蔽層103之間。
屏蔽層103可以包括一個或複數個導電區147以及一個或複數個隔離區149。屏蔽層103可以被圖案化，以形成具有採用不同佈置的不同數量的導電區147和隔離區149的任何適當佈局。如第1B圖所示，為了將位於3D記憶體裝置101的不同平面上的堆疊記憶體陣列元件(例如，反及記憶體串107)和周邊元件(例如，電晶體131)電連接，在陣列互連層123與周邊互連層135和137之間形成互連。 結果，3D記憶體裝置101可以包括豎直延伸通過屏蔽層103的通孔接觸件151。通孔接觸件151可以與陣列互連層123中的互連以及下周邊互連層135中的互連接觸。在一些實施例中，隔離區149延伸跨過屏蔽層103的整個厚度，以使導電區147和通孔接觸件151電隔離。
在一些實施例中，屏蔽層103的導電區147被配置為在3D記憶體裝置101的操作期間接收接地電壓。導電區147可以在3D記憶體裝置101的操作期間電連接至電壓源153(或接地)。應當理解，可以基於屏蔽層103的各種特性(例如，厚度和導電率)來調整接地電壓。在3D記憶體裝置101的操作期間，施加至屏蔽層103的導電區147的接地電壓能夠減小(或者避免)在陣列互連層123和下周邊互連層135中的互連之間的耦合效應。應當理解，屏蔽層103(及其導電區147和隔離區149)的其它特性可以與上文聯繫第1A圖、第2圖以及第3A圖至第3B圖中的屏蔽層102所述的那些特性類似。
第4A圖至第4H圖示出了根據本發明的一些實施例的用於形成具有屏蔽層的示例性3D記憶體裝置的製造過程。第5圖是根據一些實施例的用於形成具有屏蔽層的示例性3D記憶體裝置的方法500的流程圖。第4A圖至第4H圖以及第5圖中所示的3D記憶體裝置的示例包括第1A圖中所示的3D記憶體裝置100。將一起描述第4A圖至第4H圖以及第5圖。應當理解，方法500中所示的步驟不是窮舉 的，並且也可以在所示步驟中的任何步驟之前、之後或者之間執行其它步驟。 此外，所述步驟中的一些可以是同時執行的，或者可以是按照與第5圖所示的順序不同的順序執行的。
參考第5圖，方法500開始於步驟502，其中，在基底上形成周邊元件。 基底可以是矽基底。如第4A圖所示，在矽基底402上形成周邊元件。周邊元件可以包括形成於矽基底402上的複數個電晶體404。電晶體404可以是透過多種製程形成的，所述製程包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱成長、佈植、化學機械研磨(CMP)以及任何其它適當製程。在一些實施例中，摻雜區形成在矽基底402中，其起著例如電晶體404的源極區和/或汲極區的作用。在一些實施例中，還透過濕式/乾式蝕刻以及薄膜沉積在矽基底402中形成隔離區406(例如，淺溝槽隔離(STI))。
方法500進行至步驟504，如第5圖所示，其中，在周邊元件上方形成第一互連層(例如，周邊互連層)。第一互連層可以包括位於一個或複數個ILD層中的第一複數個互連。如第4B圖所示，周邊互連層408可以形成在矽基底402上以及電晶體404上方。周邊互連層408可以包括互連，所述互連包括位於複數個ILD層中的MEOL和/或BEOL的互連線410和通孔接觸件412，以與周邊元件(例如，電晶體404)進行電連接。
在一些實施例中，周邊互連層408包括透過多種製程形成的複數個ILD層以及位於其中的互連。例如，互連線410和通孔接觸件412可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或其任何組合。用於形成互連線410和通孔接觸件412的製程還可以包括微影、CMP、濕式/乾式蝕刻或者任何其它適當製程。ILD層可以包括透過一種或多種薄膜沉積製程沉積的介電材料，所述製程包括但不限於CVD、PVD、ALD或其任何組合。第4B圖中所示的ILD層和互連可以被統稱為「互 連層」(例如，周邊互連層408)。
方法500進行至步驟506，如第5圖所示，其中，在第一互連層(例如，周邊互連層)上方形成屏蔽層。步驟506可以包括在第一互連層上方形成導電區和隔離區。導電區可以覆蓋第一互連層中的互連的區域。在一些實施例中，屏蔽層的導電區基本上覆蓋基底的區域。方法500可以進一步包括用於形成豎直延伸通過屏蔽層並與第一互連層中的互連接觸的接觸件(例如，通孔接觸件)的額外步驟。可以透過隔離區使所述接觸件與屏蔽層中的導電區電隔離。
如第4C圖所示，導電膜414可以形成在周邊互連層408的頂表面上。 導電膜414中的導電材料可以包括但不限於金屬、金屬合金、金屬矽化物和摻雜半導體。在一些實施例中，導電膜414包括一種或多種金屬，例如Cu、Co、Ni、Ti、W或者任何其它適當金屬。在一些實施例中，導電膜414包括一種或多種金屬合金，它們中的每一者是Cu、Co、Ni、Ti、W中的至少兩種的合金(例如，TiNi合金或者TiNi合金與TiW合金的組合)、或者任何其它適當金屬合金。在一些實施例中，導電膜414包括一種或多種金屬矽化物，例如矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢或者任何其它適當金屬矽化物。在一些實施例中，導電膜414包括一種或多種摻雜半導體，例如，摻雜多晶矽、摻雜非晶矽或者任何其它適當摻雜半導體。
導電膜414可以是透過一種或多種薄膜沉積製程形成的，所述製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或其任何組合。取決於導電膜414中的導電材料，導電膜414的沉積可以包含多種製程。在一些實施例中，金屬矽化物導電膜的沉積包含矽膜的沉積、金屬膜的沉積以及透過熱處理(例如，退火、燒結或任何其它適當製程)對矽膜和金屬膜的矽化。在一些實施例中，摻雜半導體導電膜的沉積包含半導體膜的沉積以及透過離子佈植和/或熱擴散利用摻雜劑對半導體膜進行摻雜。
在一些實施例中，沉積的導電膜414具有介於大約1nm到大約1μm之間的厚度，例如，所述厚度介於1nm到1μm之間(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、所述下端與這些值中的任何值所界定的任何範圍、或者這些值中的任何兩個值所定義的任何範圍)。在一些實施例中，沉積的導電膜414具有介於大約1μm到大約20μm之間的厚度，例如，所述厚度介於1μm到大約20μm之間(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、所述下端與這些值中的任何值所界定的任何範圍、或者這些值中的任何兩個值所定義的任何範圍)。
如第4C圖所示，介電質膜416可以形成在導電膜414上。介電質膜416可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。介電膜416可以是透過熱成長和/或一種或多種薄膜沉積製程形成的，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
如第4D圖所示，導電膜414可以被圖案化，以形成具有導電區420以及一個或複數個隔離區422的屏蔽層418。在一些實施例中，導電膜414被圖案化以形成隔離區422，並且導電膜414中的剩餘導電材料變為導電區420。導電區420和隔離區422在本文中可以被統稱為屏蔽層418。隔離區422可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽、任何其它適當介電材料或其任何組合。可以使用圖案化製程(例如，微影以及乾式/濕式蝕刻)在屏蔽層418中對隔離區422進行圖案化。之後，在圖案化區中透過對介電材料的熱成長和/或薄膜沉積而形成隔離區422。屏蔽層418可以被圖案化以形 成採用不同佈置的任何適當佈局，如上文聯繫第2圖以及第3A圖至第3B圖所述。
如第4D圖所示，可以形成穿過介電質膜416和屏蔽層418並且與周邊互連層408中的互連410和412接觸的一個或複數個通孔接觸件424。通孔接觸件424可以透過隔離區422與屏蔽層418的導電區420電隔離。在一些實施例中，透過首先使用圖案化製程(例如，對介電質膜416中的介電材料和屏蔽層418中的導電材料的微影以及乾式/濕式蝕刻)穿過介電質膜416和屏蔽層418圖案化出通孔孔洞而形成通孔接觸件424。之後，利用導體(例如，W)填充通孔孔洞。在一些實施例中，填充通孔孔洞包括在沉積導體之前沉積阻障層、黏附層和/或晶種層。
方法500進行至步驟508，如第5圖所示，其中，在屏蔽層上方形成第二互連層(例如，下陣列互連層)。第二互連層可以包括位於一個或複數個ILD層中的第二複數個互連。在步驟506處形成的屏蔽層的導電區也可以覆蓋第二互連層中的互連的區域。也就是說，屏蔽層中的導電區可以覆蓋第一互連層和第二互連層中的第一互連和第二互連兩者的區域。可以在第二互連層上方形成半導體層(例如，矽層)。
如第4E圖所示，可以在屏蔽層418上方形成下陣列互連層426。下陣列互連層426可以包括互連，所述互連包括位於一個或複數個ILD層中的互連線428和通孔接觸件430，以用於背面金屬佈線。
在一些實施例中，下陣列互連層426包括透過多種製程形成的複數個ILD層(例如，包括第4D圖中的介電質膜416)以及其中的互連。例如，互連線428和通孔接觸件430可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或其任何組合。用於形成互連線428和通孔接觸件430的製程還可以包括微影、CMP、濕式/乾式蝕刻或者任何其它適當製程。ILD層可以包括透過一種或多種薄膜沉積製程沉積的介電材料，所述製程包括但不限於CVD、PVD、ALD或其任何組合。第4E圖所示的ILD 層和互連以及第4D圖所示的介電質膜416可以被統稱為「互連層」(例如，下陣列互連層426)。
如第4E圖所示，矽層432可以形成在下陣列互連層426上方。矽層432可以包括透過一種或多種薄膜沉積製程沉積的多晶矽或非晶矽，所述製程包括但不限於CVD、PVD、ALD或其任何組合。可以透過以期望摻雜濃度對摻雜劑進行離子佈植和/或熱擴散而形成矽層432中的摻雜區(例如，阱)。還可以透過濕式/乾式蝕刻和薄膜沉積在矽層432中形成隔離區(例如，STI)。
方法500進行至步驟510，如第5圖所示，其中，形成複數個記憶體串，每個記憶體串在第二互連層(和半導體層)上方豎直延伸。為了形成記憶體串，可以在半導體層上形成交替導體/介電質堆疊層，並且可以將每個記憶體串形成為豎直延伸通過交替導體/介電質堆疊層。可以在交替導體/介電質堆疊層上方形成第三互連層(例如，上陣列互連層)。在一些實施例中，形成豎直延伸通過交替導體/介電質堆疊層和半導體層並且與第二互連層(例如，下陣列互連層)接觸的接觸件(例如，TAC)，以使得第一互連層(例如，周邊互連層)電連接至第三互連層(例如，上陣列互連層)。
如第4F圖所示，在矽層432上形成第一介電質層434和第二介電質層436的對(文中稱為「介電質層對」)。堆疊介電質層對可以形成交替介電質堆疊層438。交替介電質堆疊層438可以包括第一介電質層434和不同於第一介電質層434的第二介電質層436的交替堆疊層。在一些實施例中，每個介電質層對包括氮化矽構成的層和氧化矽構成的層。在一些實施例中，第一介電質層434可以均具有相同厚度或者可以具有不同厚度。類似地，介電質層436可以均具有相同厚度或者可以具有不同厚度。交替介電質堆疊層438可以是透過一種或多種薄膜沉積製程形成的，所述製程包括但不限於CVD、PVD、ALD或其任何組合。在一些實施例中，交替介電質堆疊層438可以被替換為複數個導體/介電質層對，即，導體 層(例如，多晶矽)和介電質層(例如，氧化矽)的交替堆疊層。
如第4G圖所示，反及記憶體串440形成在矽層432上方。可以用導體層442替換交替介電質堆疊層438的每個第一介電質層434，由此形成交替導體/介電質堆疊層444中的複數個導體/介電質層對。用導體層442替換第一介電質層434可以是透過相對於第二介電質層436有選擇地對第一介電質層434進行濕式/乾式蝕刻並利用導體層442填充所述結構而執行的。導體層442可以包括導體材料，所述導體材料包括但不限於W、Co、Cu、Al、摻雜矽、多晶矽、矽化物或其任何組合。可以透過諸如CVD、ALD、任何其它適當製程或其任何組合的薄膜沉積製程來填充導體層442。反及記憶體串440可以均延伸通過交替導體/介電質堆疊層444。在一些實施例中，交替導體/介電質堆疊層444中的導體層442用於形成反及記憶體串440的選擇閘極和字元線。交替導體/介電質堆疊層444中的導體層442中的至少一些(例如，除了頂部和底部導體層442)可以均用作反及記憶體串440的字元線。
在一些實施例中，用於形成反及記憶體串440的製造過程進一步包括形成豎直延伸通過交替導體/介電質堆疊層444的半導體通道446。在一些實施例中，用於形成反及記憶體串440的製造過程進一步包括在半導體通道446與交替導體/介電質堆疊層444中的複數個導體/介電質層對之間形成介電質層448(記憶體膜)。介電質層448可以是複合介電質層，例如包括但不限於穿隧層、儲存層和阻障層的複數個介電質層的組合。
穿隧層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。儲存層可以包括用於儲存電荷以進行記憶體操作的材料。儲存層材料可以包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任何組合。阻障層可以包括介電材料，所述介電材料包括但不限於氧化矽或者氧化矽/氮氧化矽/氧化矽(ONO)的組合。阻障層可以進一步包括 高k介電質層，例如Al2O3層。半導體通道446和介電質層448可以是透過諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的製程形成的。
如第4G圖所示，可以在矽層432上方形成豎直延伸通過交替導體/介電質堆疊層444的GLS 450。GLS 450可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。可以透過乾式/濕式蝕刻製程以形成穿過交替導體/介電堆疊層444的豎直開口，並且隨後透過填充製程以利用介電材料填充所述開口，來形成GLS 450。可以透過CVD、PVD、ALD、任何其它適當製程或其任何組合來填充開口。
如第4G圖所示，在矽層432上形成TAC 452。TAC 452可以豎直延伸通過交替導體/介電質堆疊層444。在一些實施例中，TAC 452的下端被形成為與下陣列互連層426接觸。在一些實施例中，用於形成TAC 452的製造過程包括透過幹法/濕法蝕刻製程形成穿過交替導體/電質介堆疊層444的豎直開口，隨後利用導體材料和用於隔離目的的其它材料(例如，介電材料)填充所述開口。TAC 452可以包括導體材料，所述導體材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以透過ALD、CVD、PVD、電鍍、任何其它適當製程或其任何組合來利用導體材料和其它材料填充TAC 452的開口。
如第4G圖所示，在矽層432上方形成字元線通孔接觸件454。每個字元線通孔接觸件454可以豎直延伸通過介電質層。在一些實施例中，字元線通孔接觸件454的下端著陸在反及記憶體串440的字元線(例如，導體層442)上，以使得每個字元線通孔接觸件454電連接至對應導體層442。在一些實施例中，用於形成字元線通孔接觸件454的製造過程包括使用幹法/濕法蝕刻製程形成豎直開口，隨後利用導體材料以及用於導體填充、黏附和/或其它目的的其它材料(例如，阻障層、黏附層和/或晶種層)來填充所述開口。字元線通孔接觸件454可以包括導體材料，所述導體材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物 或其任何組合。可以透過ALD、CVD、PVD、電鍍、任何其它適當製程或其任何組合利用導體材料和其它材料來填充字元線通孔接觸件454的開口。
如第4H圖所示，上陣列互連層456可以形成在交替導體/介電質堆疊層444和反及記憶體串440上方。上陣列互連層456可以包括互連，所述互連包括作為所述3D記憶體裝置的BEOL互連的位於一個或複數個ILD層中的互連線458和通孔接觸件460，以用於在3D記憶體裝置和周邊電路之間傳遞電訊號。
在一些實施例中，上陣列互連層456包括透過多種製程形成的複數個ILD層和其中的互連。例如，互連線458和通孔接觸件460可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或其任何組合。用於形成互連線458和通孔接觸件460的製程還可以包括微影、CMP、濕式/乾式蝕刻或者任何其它適當製程。ILD層可以包括透過一種或多種薄膜沉積製程沉積的介電材料，所述製程包括但不限於CVD、PVD、ALD或其任何組合。第4H圖所示的ILD層和互連可以被統稱為「互連層」(例如，上陣列互連層456)。
第6A圖至第6G圖示出了根據本發明的一些實施例的用於形成具有屏蔽層的另一示例性3D記憶體裝置的製造過程。第7圖是根據一些實施例的用於形成具有屏蔽層的另一示例性3D記憶體裝置的方法700的流程圖。第6A圖至第6G圖以及第7圖所示的3D記憶體裝置的示例包括第1B圖所示的3D記憶體裝置101。 將一起描述第6A圖至第6G圖以及第7圖。應當理解，方法700中所示的步驟不是窮舉的，並且也可以在所示步驟中的任何步驟之前、之後或者之間執行其它步驟。此外，所述步驟中的一些可以同時執行，或者可以按照與第7圖所示的不同的順序執行。還應當理解，下文可能不再重複由方法500和700形成的這兩種3D記憶體裝置中的類似結構的細節(例如，材料、製造過程等)。
參考第7圖，方法700開始於步驟702，其中，形成複數個記憶體串， 每個記憶體串在基底上豎直延伸。為了形成記憶體串，可以在基底上形成交替導體/介電質堆疊層，並且可以將每個記憶體串形成為豎直延伸通過交替導體/介電質堆疊層。
如第6A圖所示，在矽基底601上形成第一介電質層603和第二介電質層605的對(文中稱為「介電質層對」)。複數個介電質層對可以形成交替介電質堆疊層607。在一些實施例中，每個介電質層對包括透過一種或多種薄膜沉積製程形成的氮化矽層和氧化矽層。
如第6B圖所示，反及記憶體串609形成在矽基底601上並且豎直延伸通過交替導體/介電質堆疊層613。可以用導體層611替換交替介電質堆疊層607的每個第一介電質層603，由此形成交替導體/介電質堆疊層613中的複數個導體/介電質層對。用導體層611替換第一介電質層603可以是透過相對於第二介電質層605有選擇地對第一介電質層603進行濕式/乾式蝕刻並利用導體層611填充所述結構而執行的。導體層611可以包括透過薄膜沉積製程填充的導體材料。在一些實施例中，用於形成反及記憶體串609的製程進一步包括形成豎直延伸通過交替導體/介電質堆疊層613的半導體通道615以及在半導體通道615與交替導體/介電質堆疊層613中的複數個導體/介電質層對之間形成介電質層617(記憶體膜)。介電質層617可以是複合介電質層，例如，包括但不限於穿隧層、儲存層和阻障層的複數個介電質層的組合。
如第6B圖所示，可以在矽基底601上形成豎直延伸通過交替導體/介電質堆疊層613的GLS 619。GLS 619可以包括介電材料，並且可以是透過乾式/濕式蝕刻製程以形成穿過交替導體/介電質堆疊層613的豎直開口，隨後透過填充製程以利用介電材料填充所述開口，來形成GLS 619。還可以在矽基底601上形成字元線通孔接觸件621。在一些實施例中，用於形成字元線通孔接觸件621的製程包括使用乾式/濕式蝕刻製程形成豎直開口，隨後利用導體材料以及用於導體填充、 黏附和/或其它目的的其它材料(例如，阻障層、黏附層和/或晶種層)填充所述開口。
方法700進行至步驟704，如第7圖所示，其中，在記憶體串上方形成第一互連層(例如，陣列互連層)。第一互連層可以包括位於一個或複數個ILD層中的第一複數個互連。如第6C圖所示，可以在反及記憶體串609上方形成陣列互連層623。陣列互連層623可以包括互連，所述互連包括位於複數個ILD層中的MEOL和/或BEOL的互連線625和通孔接觸件627，以與反及記憶體串609進行電連接。互連線625和通孔接觸件627可以包括透過一種或多種薄膜沉積製程沉積的導體材料。
方法700進行至步驟706，如第7圖所示，其中，在第一互連層(例如，陣列互連層)上方形成屏蔽層。步驟706可以包括在第一互連層上方形成導電區和隔離區。導電區可以覆蓋第一互連層中的互連的區域。在一些實施例中，屏蔽層的導電區基本上覆蓋基底的區域。方法700可以進一步包括用於形成豎直延伸通過屏蔽層並且與第一互連層的互連接觸的接觸件(例如，通孔接觸件)的額外步驟。可以透過隔離區使接觸件與屏蔽層中的導電區電隔離。
如第6D圖所示，可以在陣列互連層623的頂表面上形成導電膜629。 導電膜629中的導電材料可以包括但不限於透過一種或多種薄膜沉積製程形成的金屬、金屬合金、金屬矽化物和摻雜半導體。在一些實施例中，沉積的導電膜629具有介於大約1nm到大約1μm之間(例如，1nm到1μm之間)的厚度。在一些實施例中，沉積的導電膜629具有介於大約1μm到大約20μm之間(例如，1μm到20μm之間)的厚度。可以在導電膜629上形成介電質膜631。介電質膜631可以包括透過熱成長和/或一種或多種薄膜沉積製程形成的介電材料。
如第6E圖所示，導電膜629可以被圖案化，以形成具有導電區635以及一個或複數個隔離區637的屏蔽層633。在一些實施例中，導電膜629被圖案化 以形成隔離區637，並且導電膜629中的剩餘導電材料變為導電區635。可以使用圖案化製程(例如，微影以及乾式/濕式蝕刻)在屏蔽層633中圖案化出隔離區637。之後，可以透過在圖案化區中對介電材料進行熱成長和/或薄膜沉積而形成隔離區637。屏蔽層633可以被圖案化以形成採用不同佈置的任何適當佈局，如上文聯繫第2圖以及第3A圖至第3B圖所述。
如第6E圖所示，可以形成穿過介電質膜631和屏蔽層633並且與陣列互連層623中的互連625和627接觸的一個或複數個通孔接觸件639。可以透過隔離區637使通孔接觸件639與屏蔽層633的導電區635電隔離。在一些實施例中，透過首先使用圖案化製程圖案化出穿過介電質膜631和屏蔽層633的通孔孔洞，來形成通孔接觸件639。可以利用導體、阻障層、黏附層和/或晶種層來填充所述通孔孔洞。
方法700進行至步驟708，如第7圖所示，其中，在屏蔽層上方形成第二互連層(例如，下周邊互連層)。第二互連層可以包括介於一個或複數個ILD層中的第二複數個互連。在步驟706處形成的屏蔽層的導電區也可以覆蓋第二互連層中的互連的區域。也就是說，屏蔽層的導電區可以覆蓋第一和第二互連層中的第一和第二互連兩者的區域。可以在第二互連層上方形成半導體層(例如，矽層)。
如第6F圖所示，可以在屏蔽層633上方形成下周邊互連層641。下周邊互連層641可以包括互連，所述互連包括位於一個或複數個ILD層中的互連線643和通孔接觸件645，以用於背面金屬佈線。在一些實施例中，下周邊互連層641包括透過多種製程形成的複數個ILD層(例如，包括第6E圖中的介電質膜631)以及其中的互連。互連線643和通孔接觸件645可以包括透過一種或多種薄膜沉積製程沉積的導體材料。
如第6F圖所示，可以在下周邊互連層641上方形成矽層647。矽層647 可以包括透過一種或多種薄膜沉積製程沉積的多晶矽或非晶矽。可以透過以期望摻雜濃度對摻雜劑進行離子佈植和/或熱擴散來形成矽層647中的摻雜區(例如，井)。還可以透過濕式/乾式蝕刻和薄膜沉積在矽層647中形成隔離區649(例如，STI)。
方法700進行至步驟710，如第7圖所示，其中，在第二互連層(和半導體層)上方形成周邊元件。可以在周邊元件上方形成第三互連層(例如，上周邊互連層)。在一些實施例中，形成豎直延伸通過半導體層的接觸件(例如，通孔接觸件)並且所述接觸件與第二互連層(例如，下周邊互連層)接觸，以使得第一互連層(例如，陣列互連層)電連接至第三互連層(例如，上周邊互連層)。
如第6G圖所示，在矽層647上形成周邊元件。周邊元件可以包括形成在矽層647上的複數個電晶體651。可以在電晶體651上方形成上周邊互連層653。 上周邊互連層653可以包括互連，所述互連包括作為3D記憶體裝置的BEOL互連的位於一個或複數個ILD層中的互連線655和通孔接觸件657，以用於在3D記憶體裝置和周邊電路之間傳遞電訊號。在一些實施例中，上周邊互連層653包括透過多種製程形成的複數個ILD層以及其中的互連。例如，互連線655和通孔接觸件657可以包括透過一種或多種薄膜沉積製程沉積的導體材料。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。 因此，基於本文呈現的教導和指導，這種調整和修改旨在位於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能方塊描述了本發明的實施例，功能方例示了指 定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能方的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本發明和所附發明申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。
100:三維記憶體裝置
102:屏蔽層
104:基底
106:電晶體
108:隔離區
110:互連層
112、138、142:互連線
114、140、144、152:通孔接觸件
116:反及記憶體串
118:半導體層
120:導體層
122、128:介電質層
124:交替導體/介電質堆疊層
126:半導體通道
130:閘極縫隙
132:字元線通孔接觸件
134:下陣列互連層
136:上陣列互連層
146:貫穿陣列接觸件
148:導電區
150:隔離區
152:通孔接觸件
154:電壓源
X、Y:方向

Claims (29)

  1. 一種三維(3D)記憶體裝置，包括：基底；設置在所述基底上的周邊元件；設置在所述周邊元件上方的半導體層；複數個記憶體串，每個所述記憶體串在所述半導體層上豎直延伸；設置在所述周邊元件和所述半導體層之間的屏蔽層，其中，所述屏蔽層包括被配置為在所述三維記憶體裝置的操作期間接收接地電壓的導電區；設置在所述周邊元件和所述屏蔽層之間的第一互連層；以及設置在所述複數個記憶體串和所述屏蔽層之間的第二互連層。
  2. 如請求項1所述的三維記憶體裝置，其中，所述導電區在大約20℃下具有至少大約1.0×104S/m的導電率。
  3. 如請求項1所述的三維記憶體裝置，其中，所述導電區包括金屬、金屬合金、金屬矽化物和摻雜半導體。
  4. 如請求項1所述的三維記憶體裝置，其中，所述屏蔽層的厚度介於大約1nm和大約1μm之間。
  5. 如請求項1所述的三維記憶體裝置，其中，所述接地電壓介於大約0.1V和大約50V之間。
  6. 如請求項1所述的三維記憶體裝置，其中，所述屏蔽層設置在所述第 一互連層和所述第二互連層之間，並且被配置為在所述三維記憶體裝置的操作期間減小在所述第一互連層和所述第二互連層之間的耦合效應。
  7. 如請求項1所述的三維記憶體裝置，還包括第一接觸件，所述第一接觸件豎直延伸通過所述屏蔽層並且與所述第一互連層和所述第二互連層接觸。
  8. 如請求項7所述的三維記憶體裝置，其中，所述屏蔽層包括將所述導電區與所述第一接觸件電隔離的隔離區。
  9. 如請求項7所述的三維記憶體裝置，還包括：設置在所述半導體層上的交替導體/介電質堆疊層，其中，所述複數個記憶體串中的每一者豎直延伸通過所述交替導體/介電質堆疊層；以及設置在所述交替導體/介電質堆疊層上方的第三互連層。
  10. 如請求項9所述的三維記憶體裝置，還包括：第二接觸件，所述第二接觸件豎直延伸通過所述交替導體/介電質堆疊層和所述半導體層並且與所述第二互連層接觸，以使得所述第一互連層電連接至所述第三互連層。
  11. 如請求項1所述的三維記憶體裝置，其中：所述第一互連層和所述第二互連層中的每一者包括複數個互連；並且所述屏蔽層的所述導電區覆蓋所述第一互連層和所述第二互連層中的複數個互連的區域。
  12. 如請求項1所述的三維記憶體裝置，其中，所述屏蔽層的所述導電區 大體上覆蓋所述基底的區域。
  13. 如請求項1所述的三維記憶體裝置，其中，所述半導體層包括多晶矽和非晶矽。
  14. 一種三維(3D)記憶體裝置，包括：基底；複數個記憶體串，每個所述記憶體串在所述基底上豎直延伸；設置在所述複數個記憶體串上方的半導體層；設置在所述半導體層上的周邊元件；以及設置在所述複數個記憶體串和所述半導體層之間的屏蔽層，其中，所述屏蔽層包括被配置為在所述三維記憶體裝置的操作期間接收接地電壓的導電區。
  15. 如請求項14所述的三維記憶體裝置，其中，所述導電區在大約20℃下具有至少大約1.0×104S/m的導電率。
  16. 如請求項14所述的三維記憶體裝置，其中，所述導電區包括金屬、金屬合金、金屬矽化物和摻雜半導體。
  17. 如請求項14所述的三維記憶體裝置，其中，所述屏蔽層的厚度介於大約1nm和大約1μm之間。
  18. 如請求項14所述的三維記憶體裝置，其中，所述接地電壓介於大約0.1V和大約50V之間。
  19. 如請求項14所述的三維記憶體裝置，還包括：設置在所述複數個記憶體串和所述屏蔽層之間的第一互連層；以及設置在所述周邊元件和所述屏蔽層之間的第二互連層。
  20. 如請求項19所述的三維記憶體裝置，其中，所述屏蔽層設置在所述第一互連層和所述第二互連層之間，並且被配置為在所述三維記憶體裝置的操作期間減小在所述第一互連層和所述第二互連層之間的耦合效應。
  21. 如請求項19所述的三維記憶體裝置，還包括第一接觸件，所述第一接觸件豎直延伸通過所述屏蔽層並且與所述第一互連層和所述第二互連層接觸。
  22. 如請求項21所述的三維記憶體裝置，其中，所述屏蔽層包括將所述導電區與所述第一接觸件電隔離的隔離區。
  23. 如請求項21所述的三維記憶體裝置，還包括：設置在所述基底上的交替導體/介電質堆疊層，其中，所述複數個記憶體串中的每一者豎直延伸通過所述交替導體/介電質堆疊層；以及設置在所述周邊元件上方的第三互連層。
  24. 如請求項23所述的三維記憶體裝置，還包括：第二接觸件，所述第二接觸件豎直延伸通過所述半導體層並且與所述第二互連層接觸，以使得所述第一互連層電連接至所述第三互連層。
  25. 如請求項19所述的三維記憶體裝置，其中：所述第一互連層和所述第二互連層中的每一者包括複數個互連；並且所述屏蔽層的所述導電區覆蓋所述第一互連層和所述第二互連層中的複數個互連的區域。
  26. 如請求項14所述的三維記憶體裝置，其中，所述屏蔽層的所述導電區大體上覆蓋所述的基底的區域。
  27. 如請求項14所述的三維記憶體裝置，其中，所述半導體層包括多晶矽和非晶矽。
  28. 一種用於形成三維(3D)記憶體裝置的方法，包括：在基底上形成周邊元件；在所述周邊元件上方形成包括第一複數個互連的第一互連層；在所述第一互連層上方形成包括導電區的屏蔽層；在所述屏蔽層上方形成包括第二複數個互連的第二互連層，其中，所述屏蔽層的所述導電區覆蓋所述第一互連層中的所述第一複數個互連和所述第二互連層中的所述第二複數個互連的區域；以及形成複數個記憶體串，每個記憶體串在所述第二互連層上方豎直延伸。
  29. 一種用於形成三維(3D)記憶體裝置的方法，包括：形成複數個記憶體串，每個記憶體串在基底上豎直延伸；在所述複數個記憶體串上方形成包括第一複數個互連的第一互連層； 在所述第一互連層上方形成包括導電區的屏蔽層；在所述屏蔽層上方形成包括第二複數個互連的第二互連層，其中，所述屏蔽層的所述導電區覆蓋所述第一互連層中的所述第一複數個互連和所述第二互連層中的所述第二複數個互連的區域；以及在所述第二互連層上方形成周邊元件。
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