CN101711413B - 具有位于存储元件之间的可单独控制的屏蔽板的非易失性存储装置 - Google Patents

具有位于存储元件之间的可单独控制的屏蔽板的非易失性存储装置 Download PDF

Info

Publication number
CN101711413B
CN101711413B CN200880021966.6A CN200880021966A CN101711413B CN 101711413 B CN101711413 B CN 101711413B CN 200880021966 A CN200880021966 A CN 200880021966A CN 101711413 B CN101711413 B CN 101711413B
Authority
CN
China
Prior art keywords
barricade
voltage
word line
couple
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200880021966.6A
Other languages
English (en)
Other versions
CN101711413A (zh
Inventor
东谷政昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/767,652 external-priority patent/US7808826B2/en
Priority claimed from US11/767,661 external-priority patent/US7781286B2/en
Priority claimed from US11/767,647 external-priority patent/US7636260B2/en
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of CN101711413A publication Critical patent/CN101711413A/zh
Application granted granted Critical
Publication of CN101711413B publication Critical patent/CN101711413B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种具有存储元件之间的可单独控制的屏蔽板的非易失性存储装置。屏蔽板通过在存储元件和它们的相关字线之间沉积诸如掺杂的多晶硅的导电材料以及提供用于屏蔽板的触点而形成。屏蔽板降低了存储元件的浮置栅极之间的电磁耦合，并可用于优化编程、读取和擦除操作。在一种方式中，屏蔽板在感测操作期间提供NAND串中的存储元件之间的场感应导电性，使得衬底中无需源极/漏极植入。在一些控制方案中，交替的高电压和低电压被施加到屏蔽板。在其他控制方案中，共同的电压被施加到屏蔽板。

Description

具有位于存储元件之间的可单独控制的屏蔽板的非易失性存储装置
技术领域
本发明涉及非易失性存储器。
背景技术
半导体存储器已日益普遍地用在各种电子装置中。例如，非易失性半导体存储器被用在蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其他装置中。电可擦除可编程只读存储器(EEPROM)和闪存是位于最受欢迎的非易失性半导体存储器之列。对于闪存——其也是一种EEPROM——与传统的全特征的(full-featured)EEPROM相比，可以在一步中擦除整个存储器阵列或一部分存储器的内容。
传统EEPROM和闪存都使用位于半导体衬底中的沟道区之上并与之绝缘的浮置栅极(floating gate)。浮置栅极位于源极和漏极区之间。控制栅极在浮置栅极上提供并与之绝缘。由此形成的晶体管的阈值电压(VTH)通过被保留在浮置栅极中的电荷量来控制。即，由浮置栅极上电荷的水平控制在导通晶体管以允许在其源极和漏极之间导电之前必须施加到控制栅极的最小电压量。
一些EEPROM和闪存器件具有用于存储两个范围的电荷的浮置栅极，因而，存储元件可以在两个状态，例如擦除状态和编程状态之间编程/擦除。这样的闪存器件有时被称为二进制闪存器件，因为每个存储元件可存储一个比特的数据。
通过识别多个不同的允许/有效编程阈值电压范围，实现多状态(也称为多级)闪存器件。每个不同的阈值电压范围对应于被编码到存储器装置中的数据比特组的预定值。例如，当每个存储器元件可被置于与四个不同阈值电压范围对应的四个离散电荷带之一中时，每个存储器元件可存储两比特数据。
典型地，在编程操作期间施加到控制栅极的编程电压VPGM被施加为幅度随时间增加的一系列脉冲。在一个可能的方式中，脉冲的幅度随着每个后续脉冲增加预定步长，例如0.2-0.4V。VPGM可被施加到闪存元件的控制栅极。在编程脉冲之间的时段中，执行校验操作。即，在连续编程脉冲之间读取被并行编程的一组元件中每个元件的编程电平，以确定它是否等于或大于元件正被编程到其的校验电平。对于多状态闪存元件的阵列，可对于元件的每个状态执行校验步骤，以确定元件是否已达到其数据关联的校验电平。例如，能够以四个状态存储数据的多状态存储器元件可能需要执行三个比较点的校验操作。
此外，当对EEPROM或闪存器件诸如NAND串(string)中的NAND闪存器件编程时，典型地，VPGM被施加到控制栅极，并且位线接地，使得电子从单元或存储器(memory)元件例如，存储(storage)元件的沟道注入浮置栅极中。当电子在浮置栅极中积累时，浮置栅极充负电，并且存储器元件的阈值电压升高，从而存储器元件被认为是在编程状态中。关于这样的编程的更多信息可在题为“Source Side Self Boosting Technique For Non-Volatile Memory”的美国专利6,859,397以及2005年2月3日公开的题为“Detecting OverProgrammed Memory”的美国专利申请公开2005/0024939中找到，两者都通过引用全文合并于此。
然而，随着器件尺寸缩小，带来各种挑战。例如，浮置栅极到浮置栅极耦合变得更成为问题，导致阈值电压分布扩大以及从控制栅极到浮置栅极的耦合率降低。
发明内容
本发明通过提供具有位于存储元件之间的可单独控制的屏蔽板的非易失性存储装置(storage)，解决以上和其他问题。
在一个实施例中，一种非易失性存储设备包括：衬底，其上形成非易失性存储元件；字线，与非易失性存储元件通信；以及屏蔽板，其中每个屏蔽板在与相邻字线相关联的不同的相邻非易失性存储元件之间延伸，每个屏蔽板是导电的并可独立控制。
在另一实施例中，一种非易失性存储设备包括：衬底，其上形成非易失性存储元件，其中非易失性存储元件被布置在第一组和第二组中；字线，与第一组和第二组的非易失性存储元件通信；以及第一组屏蔽板，其中第一组屏蔽板中每个屏蔽板在与第一组非易失性存储元件的相邻字线相关联的不同的相邻非易失性存储元件之间延伸，是导电的并可独立控制。该设备还包括第二组屏蔽板，其中第二组屏蔽板中每个屏蔽板在与第二组非易失性存储元件的相邻字线相关联的不同的相邻非易失性存储元件之间延伸，是导电的并可独立控制。
在另一实施例中，非易失性存储设备包括：衬底，其上形成非易失性存储元件，其中非易失性存储元件被布置在第一组和第二组中；字线，与第一组和第二组的非易失性存储元件通信；以及第一组屏蔽板，其中第一组屏蔽板中的每个屏蔽板在与第一组非易失性存储元件的相邻字线相关联的不同的相邻非易失性存储元件之间延伸。该设备还包括第二组屏蔽板，其中第二组屏蔽板中每个屏蔽板在与第二组非易失性存储元件的相邻字线相关联的不同的相邻非易失性存储元件之间延伸。另外，屏蔽板是导电的并是可独立于各组屏蔽板中的其他屏蔽板控制的。
在另一实施例中，非易失性存储设备包括：衬底，其上形成非易失性存储元件，其中非易失性存储元件被布置为组；以及屏蔽物(shield)，其中每个屏蔽物在不同的相邻组的非易失性存储元件之间延伸，并且每个屏蔽物可独立控制以减少该屏蔽物在期间延伸的相邻组的非易失性存储元件之间的电磁耦合。
在一个实施例中，用于操作非易失性存储装置的方法包括：将编程电压施加到一组字线中的所选字线，其中字线与相关联的多个非易失性存储元件通信；以及在施加编程电压期间，将电压耦接到一组屏蔽板中的每个屏蔽板，其中每个屏蔽板是导电的并在与相邻字线相关联的不同的相邻非易失性存储元件之间延伸。
在另一实施例中，用于操作非易失性存储装置的方法包括：将电压施加到一组字线中的所选字线，以用在感测一组非易失性存储元件中的至少一个非易失性存储元件的状况的感测操作中，其中字线与非易失性存储元件通信，并且所选字线与该至少一个非易失性存储元件通信。该方法还包括在施加电压期间，将电压耦接到一组屏蔽板，其中每个屏蔽板在与相邻字线相关联的不同的相邻非易失性存储元件之间延伸，以及该方法包括感测该至少一个非易失性存储元件的状况。
在另一实施例中，用于操作非易失性存储装置的方法包括：通过将电压施加到与第一组非易失性存储元件通信的第一组字线并将电压施加到在与第一组字线中的相邻字线相关联的不同的相邻非易失性存储元件之间延伸的第一组屏蔽板，而执行关于第一组非易失性存储元件的操作。第一组非易失性存储元件与第二组非易失性存储元件形成在同一p阱上。该方法还包括，在执行该操作时，允许电压在与第二组非易失性存储元件通信的第二组字线上以及在与第二组字线中的相邻字线相关联的不同的相邻非易失性存储元件之间延伸的第二组屏蔽板上浮置。
在一个实施例中，用于制造非易失性存储设备的方法包括：在衬底上形成非易失性存储元件，其中非易失性存储元件被布置在第一组和第二组中；以及形成与第一组和第二组的非易失性存储元件通信的字线。该方法还包括形成第一组屏蔽板，其中第一组屏蔽板中的每个屏蔽板在与第一组的相邻字线相关联的不同的相邻非易失性存储元件之间延伸，形成第二组屏蔽板，其中第二组屏蔽板中每个屏蔽板在与第二组非易失性存储元件的相邻字线相关联的不同的相邻非易失性存储元件之间延伸。此外，多对屏蔽板由相关联的导电路径耦合，并且每对屏蔽板包括在第一组非易失性存储元件中的屏蔽板和在第二组非易失性存储元件中的相关联的屏蔽板。
在另一实施例中，用于制造非易失性存储设备的方法包括：在衬底上形成非易失性存储元件；形成与非易失性存储元件通信的字线；以及形成屏蔽板，其中每个屏蔽板在与相邻字线相关联的不同的相邻非易失性存储元件之间延伸，并且每个屏蔽板是导电的并可独立控制。
在另一实施例中，用于制造非易失性存储设备的方法包括：在衬底上形成非易失性存储元件，其中非易失性存储元件被布置在第一组和第二组中；形成与第一组和第二组的非易失性存储元件通信的多个字线；以及形成第一组屏蔽板，其中第一组屏蔽板中每个屏蔽板在与第一组非易失性存储元件的相邻字线相关联的不同的相邻非易失性存储元件之间延伸，是导电的并且能独立控制。该方法还包括形成第二组屏蔽板，其中第二组屏蔽板中每个屏蔽板在与第二组非易失性存储元件的相邻字线相关联的不同的相邻非易失性存储元件之间延伸，是导电的并且能独立控制。
在另一实施例中，用于制造非易失性存储设备的方法包括：在衬底上形成非易失性存储元件，其中非易失性存储元件被布置为组；形成控制线，其中每个控制线与相关联组的非易失性存储元件通信；以及形成屏蔽物，其中每个屏蔽物在不同的相邻组的非易失性存储元件之间延伸。此外，每个屏蔽物可独立控制以减少该屏蔽物所延伸的相邻组的非易失性存储元件之间的电磁耦合。
附图说明
图1是NAND串的俯视图。
图2是图1的NAND串的等效电路图。
图3是NAND闪存存储元件的阵列的框图。
图4描绘了NAND串的横截面视图。
图5描绘了具有屏蔽板的NAND串的横截面视图，其中在存储元件之间的衬底中提供源极/漏极区。
图6描绘了具有屏蔽板的NAND串的横截面视图，其中在存储元件之间的衬底中不提供源极/漏极区。
图7a描绘了分层半导体器件，示出了横跨NAND串的横截面视图。
图7b描绘了沿着图7a的分层半导体器件的NAND串的视图，其中施加和构图了(pattern)光刻胶(photoresist)层。
图7c描绘了光刻胶瘦化(slimming)后的图7b的分层半导体器件。
图7d描绘了SiN蚀刻和光刻胶剥除后的图7c的分层半导体器件。
图7e描绘了SiO2沉积后的图7d的分层半导体器件。
图7f描绘了在提供了用于选择栅极的光刻胶掩模后的图7e的分层半导体器件。
图7g描绘了SiO2蚀刻和光刻胶剥除后的图7f的分层半导体器件。
图7h描绘了SiN湿蚀刻后的图7g的分层半导体器件。
图7i描绘了多晶硅(poly)蚀刻后的图7h的分层半导体器件。
图7j描绘了O-N-O和多晶硅蚀刻后的图7i的分层半导体器件。
图7k描绘了在通过多晶硅沉积和CMP形成屏蔽板后的图7j的分层半导体器件。
图8a描绘了图7b的分层半导体器件的俯视图。
图8b描绘了图7c的分层半导体器件的俯视图。
图8c描绘了图7d的分层半导体器件的俯视图。
图8d描绘了图7f的分层半导体器件的俯视图。
图8e描绘了图7g的分层半导体器件的俯视图。
图8f描绘了图7h的分层半导体器件的俯视图。
图8g描绘了从图8f的装置形成的分层半导体器件的俯视图，示出了由两组存储元件共享的字线触点和屏蔽板触点。
图8h描绘了替代分层半导体器件的俯视图，示出了用于每组存储元件的共享的字线触点和分离的屏蔽板触点。
图8i描绘了替代分层半导体器件的俯视图，示出了用于每组存储元件的分离的字线触点和屏蔽板触点。
图9描绘了存储元件的四个块，其中由一对块共享字线和屏蔽板。
图10描绘了用于制造具有屏蔽板的非易失性存储装置的工艺(process)。
图11是描述用于编程非易失性存储器的方法的一个实施例的流程图。
图12描绘了在编程期间施加到非易失性存储元件的控制栅极的示例脉冲串。
图13是描述用于读取非易失性存储器的处理的一个实施例的流程图。
具体实施方式
本发明提供了具有位于存储元件之间的可单独控制的屏蔽板的非易失性存储装置。
适合于实现本发明的存储器系统的一个例子使用NAND闪存结构，其包括在两个选择栅极之间串联布置多个晶体管。串联的晶体管和选择栅极被称为NAND串(string)。图1是示出一个NAND串的俯视图。图2是其等效电路。图1和图2描绘的NAND串包括四个晶体管100、102、104和106，串联并夹在第一选择栅极120和第二选择栅极122之间。选择栅极120选通(gate)到位线126的NAND串连接。选择栅极122选通到源极线128的NAND串连接。通过将合适的电压施加到控制栅极120CG来控制选择栅极120。通过将合适的电压施加到控制栅极122CG来控制选择栅极122。晶体管100、102、104和106的每个具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到字线WL3(或由字线WL3的一部分提供)，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，而控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106每个都是存储元件，也被称为存储器单元。在其他实施例中，存储元件可包括多个晶体管，并且可以不同于图1和图2所描绘的。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。
图3是描绘三个NAND串的电路图。使用NAND结构的闪存系统的典型结构体系将包括数个NAND串。例如，示出了具有多得多的NAND串的存储器阵列中的三个NAND串320、340和360。每个NAND串包括两个选择栅极和四个存储元件。尽管为了简单例示了四个存储元件，但现代的NAND串可具有多达例如32或64个存储元件。
例如，NAND串320包括选择栅极322和327以及存储元件323-326，NAND串340包括选择栅极342和347以及存储元件343-346，NAND串360包括选择栅极362和367以及存储元件363-366。每个NAND串通过其选择栅极(例如，选择栅极327、347或367)连接到源极线。选择线SGS用来控制源极侧选择栅极。各个NAND串320、340和360通过选择栅极322、342、362等中的选择晶体管，连接到各自位线321、341和361。这些选择晶体管由漏极选择线SGD控制。在其他实施例中，选择线在NAND串之间不必是共同的；即，可以为不同的NAND串提供不同的选择线。字线WL3连接到存储元件323、343和363的控制栅极。字线WL2连接到存储元件324、344和364的控制栅极。字线WL1连接到存储元件325、345和365的控制栅极。字线WL0连接到存储元件326、346和366的控制栅极。每个位线和各自的NAND串构成存储元件的阵列或组的列。字线(WL3、WL2、WL1、WL0)构成阵列或组的行。每个字线连接行中每个存储元件的控制栅极。或者，可由字线本身提供控制栅极。例如，字线WL2提供存储元件324、344和364的控制栅极。实践中，一条字线上可存在数千个存储元件。
每个存储元件可存储数据。例如，当存储一比特的数字数据时，存储元件的可能的阈值电压(VTH)的范围被分为两个范围，它们被分配了逻辑数据“1”和“0”。在NAND型闪存的一个例子中，VTH在存储元件被擦除后为负，并且被定义为逻辑“1”。编程操作后的VTH为正，并且被定义为逻辑“0”。当VTH为负并尝试读取时，存储元件将导通以表示正存储逻辑“1”。当VTH为正并尝试读取操作时，存储元件不导通，这表示存储了逻辑“0”。存储元件还可存储多级(level)信息，例如，多个比特的数字数据。在此情况下，VTH值的范围被分为数据级的数目。例如，如果存储四级信息，则将存在被分配给数据值“11”、“10”、“01”和“00”的四个VTH范围。在NAND型存储器的一个例子中，擦除操作后的VTH为负并被定义为“11”。正的VTH值用于“10”、“01”和“00”的状态。被编程到存储元件中的数据和元件的阈值电压范围之间的具体关系依赖于存储元件所采用的数据编码方案。例如，美观专利号6,222,762和美国专利申请公开2004/0255090描述了用于多状态闪存存储元件的各种数据编码方案，两者通过引用全文合并于此。
NAND型闪存及其操作的相关例子在美国专利号5,386,422、5,522,580、5,570,315、5,774,397、6,046,935、6,456,528和6,522,580中提供，它们每个通过引用合并于此。
当对闪存存储元件编程时，编程电压被施加到存储元件的控制栅极，并且与存储元件相关联的位线被接地。来自沟道的电子被注入到浮置栅极中。当电子在浮置栅极中积累时，浮置栅极充负电，并且存储器元件的阈值电压升高。为将编程电压施加到正被编程的存储元件的控制栅极，该编程电压被施加到合适的字线上。如上所述，每个NAND串中的一个存储元件共享相同的字线。例如，当对图3的存储元件324编程时，编程电压也被施加到存储元件344和364的控制栅极。
然而，在其他NAND串的编程期间，可能在禁用的(inhibited)NAND串处发生编程干扰，有时在被编程的NAND串自身处发生编程干扰。当未选的非易失性存储元件的阈值电压由于其他非易失性存储元件的编程而偏移(shift)时，发生编程干扰。编程干扰可能在前面编程的存储元件或还未被编程的擦除存储元件上发生。各种编程干扰机制可能限制诸如NAND闪存的非易失性存储器件的可用操作窗口。
例如，如果禁用NAND串320(例如，其是不包含当前正编程的存储元件的未选择的NAND串)并且NAND串340正被编程(例如，其是包含当前正编程的存储元件的选择的NAND串)时，可能在NAND串320处发生编程干扰。例如，如果流通电压(pass voltage)VPASS为低，则不会很好地对禁用的NAND串的沟道升压(boost)，并且未选择的NAND串的所选字线可能被意外地编程。在另一可能的场景中，可通过栅极感应漏极漏电(GateInduced Drain Leakage，GIDL)或其他漏电机制降低升压的电压，导致同样的问题。其他效应，诸如由于与后面被编程的其他相邻存储元件的电容耦合而导致的在电荷存储元件的VTH中的偏移，也可能引起编程干扰。可通过这里描述的屏蔽板配置和控制技术降低编程干扰。
图4描绘了NAND串的横截面视图。该视图被简化且未按比例。NAND串400包括在衬底490上形成的源极侧选择栅极406、漏极侧选择栅极424和八个存储元件408、410、412、414、416、418、420和422。这些组件可在p阱区492上形成，p阱区492本身在p型衬底区496的n阱区494中形成。这些区一起成为衬底490的一部分。n阱也可在p衬底上形成。除了具有电势VBL的位线426之外，还提供具有电视VSOURCE的源极供电线404。根据正被执行的操作，例如，编程、感测(读取或校验)或擦除，字线接收相应电压。另外，回想起存储元件的控制栅极可作为字线的一部分来提供。例如，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7可分别由(via)存储元件408、410、412、414、416、418、420和422的控制栅极而延伸。在一个方法中，通过在形成存储元件之后掺杂(dope)p阱区492，而在存储元件之间提供源极/漏极区，其例子在430处示出。字线或非易失性存储元件的源极侧是指面对NAND串的源极端例如在源极供电线404处的侧，而字线或非易失性存储元件的漏极侧是指面对NAND串的漏极端例如在位线426处的侧。
图5描绘了具有屏蔽板的NAND串的横截面视图，其中在存储元件之间的衬底中提供源极/漏极区。这里，由导电材料提供多个屏蔽板，以提供相邻非易失性存储元件的浮置栅极之间的电磁辐射的屏蔽。导电材料可包括金属，如W或Ta，其可与势垒(barrier)金属使用，诸如WN、TaN或TiN。导电材料可包括掺杂多晶硅或硅化物，如WSi、TiSi、CoSi或NiSi。例如，在SGS 406和存储元件408之间提供屏蔽板SP0500，在存储元件408和410之间提供屏蔽板SP1502，在存储元件410和412之间提供屏蔽板SP2504，在存储元件412和414之间提供屏蔽板SP3506，在存储元件414和416之间提供屏蔽板SP4508，在存储元件416和418之间提供屏蔽板SP5510，在存储元件418和420之间提供屏蔽板SP6512，在存储元件420和422之间提供屏蔽板SP7514，并且在存储元件422和SGD 424之间提供屏蔽板SP8516。每个屏蔽板或部件可位于与相邻字线相关联的相邻存储元件的浮置栅极之间。该配置例如降低了在读取或编程操作期间浮置栅极到浮置栅极的耦合。注意，屏蔽板不必如图所描绘地延伸到所述存储元件/字线的顶部。然而，每个屏蔽板可延伸到或超出存储元件/字线的顶部，以便还降低控制栅极/字线到浮置栅极的耦合。在一种方式中，屏蔽板可具有大体上矩形的横截面。
屏蔽板可以是可独立控制的，以通过将期望的电压耦接到每个屏蔽板，来优化它们在编程、感测(读取/校验)和擦除操作期间的效果。这是超越使用可共同控制的屏蔽板的方式的优势。另外，屏蔽板可允许使用降低的编程电压，因为它们能提供到正编程的存储元件的浮置栅极的某种电压耦合。结果，减少了编程干扰。
图6描绘了具有屏蔽板的NAND串的横截面视图，其中在存储元件之间的衬底中不提供源极/漏极区。在一个实施例中，不必在衬底的p阱区492中提供源极/漏极区，因为由于屏蔽板可提供存储元件之间的场感应导电性(field induced conductivity)。例如，在诸如读取或校验的感测操作期间，当所选存储元件处于导通/导电状态时，在NAND串中建立导电路径。可以在位线触点(contact)和单元源极触点之间经由漏极选择栅极、屏蔽板、字线/控制栅极和源极选择栅极形成的沟道(channel)建立这样的导电路径，例如，从选择栅极SGD 424到SP8516、到WL7、到SP7514、到WL6、到SP6512等，直到到达选择栅极SGS406和源极。基本上，当诸如大约4-5V的合适的电压施加到屏蔽板并且例如VSS＝0V施加到字线时，在存储元件之间形成虚拟接合(virtual junction)。由此，感测操作不依赖于衬底中的导电路径。另外，因为屏蔽板是独立可控制的，所以可根据控制方案最优地调整它们的电压。使用这样的虚拟接合也有助于防止在不提供源极/漏极区的情况下的短沟道效应(short channel effect)。此外，消除对源极/漏极区的需要避免了制造工艺中的相应步骤。
为了通过存储元件和屏蔽板之间的场感应导电性建立虚拟接合，正电压被施加到屏蔽板和存储元件。然而，由于屏蔽板电压到浮置栅极的耦合，屏蔽板电压将影响所选字线读取电压。该耦合将与屏蔽板电压×可能为大约5至15％的耦合率(coupling ratio)C(SP-FG/总FG)成比例。如果屏蔽板电压为高，则所选字线读取电压将增高。为降低虚源极-漏极接合(junction)，应使用较高的屏蔽板电压，而为了降低所选字线读取电压，应使用较低的屏蔽板电压。为解决此冲突，在一种可能的方式中，可在交替的屏蔽板上交替的较高和较低屏蔽板电压(分别为VRSPH和VRSPL)。然而，还可以在所有屏蔽板上使用共同的屏蔽板电压(VRSP)。
现在讨论用于制造具有屏蔽板的非易失性存储装置的工艺。
图7a描绘了分层(layer)半导体器件，示出了横跨(across)NAND串的横截面视图。描绘了制造的中间阶段。至此点的装置的形成可遵循传统的技术，其中在衬底712上形成第一介电层710(例如，栅极氧化物层)，接着在第一介电层710上形成第一多晶硅(poly)层708。被掺杂从而导电的第一多晶硅层708用来形成存储元件的浮置栅极。通过构图(pattern)衬底712和蚀刻通过第一多晶硅层708和第一介电层710的沟槽，形成浅沟槽隔离(Shallowtrench isolation，STI)结构714。沟槽还延伸到衬底712中。用STI材料(诸如SiO2的合适的介电材料)填充沟槽，以提供NAND串之间的电绝缘。由此，STI材料的条带形成了横跨被第一多晶硅层708的条带分离的衬底712(在垂直于图的横截面的方向上)延伸的STI结构714。
接着，在多晶硅层708上提供诸如O-N-O层的第二介电层706。O-N-O层是由硅氧化物、硅氮化物和硅氧化物形成的三层电介质。沉积第二多晶硅层704，其覆盖(overlie)STI结构714和第一多晶硅层708的条带。也被掺杂和导电的第二多晶硅层704通过第二介电层706与第一多晶硅层708的条带分离开。第二多晶硅层704用于形成字线和存储元件的控制栅极。在第二多晶硅层704上形成掩模层702。在此情况下，掩模层702由诸如硅氮化物(SiN)的电介质形成，但也可使用其他合适的掩模材料。
图7b描绘了沿着图7a的分层半导体器件的NAND串的视图，其中施加和构图了光刻胶层。图7b示出了沿着与图7a的横截面成直角的方向上的图7a的NAND阵列的横截面。由此，图7b示出了横截面形式的第一多晶硅层708的单个条带，其中第二多晶硅层704覆盖该条带。图7b还示出了覆盖掩模层702的部分光刻胶(PR)。通过施加光刻胶的毯状层(blanket layer)然后使用平版印刷工艺构图光刻胶，而形成构图后的光刻胶层716。在一种方式中，通过曝光于UV(紫外)光来构图光刻胶，但是也可使用其他构图工艺，如电子束(e-beam)平版印刷术。
图7c描绘了光刻胶瘦化(slimming)后的图7b的分层半导体器件。光刻胶瘦化包括对光刻胶的一部分进行蚀刻，以移除至少一些光刻胶并且使得部分光刻胶更窄(narrow)。对于此步骤，可使用传统的蚀刻法，如干蚀刻。
图7d描绘了SiN蚀刻和光刻胶剥除后的图7c的分层半导体器件。在光刻胶瘦化后，使用光刻胶的瘦化部分来构图下面的SiN掩模层702。进行蚀刻使得移除掩模层702的未曝光部分。然后移除光刻胶716的剩余部分。图7d示出了沿着与图7c相同的横截面的所得的结构。当到达第二多晶硅层704时停止蚀刻。
图7e描绘了二氧化硅(SiO2)沉积后的图7d的分层半导体器件。SiO2层718被形成为覆盖SiN层702的掩模部分和第二多晶硅层704的曝光区域的第三介电层。在一种方式中，可通过诸如化学汽相沉积(Chemical VaporDeposition，CVD)的传统工艺形成为毯状层的SiO2层718可以比介电层706和710更厚。SiO2层718沿着第二多晶硅的曝光部分并沿着掩模层702的顶面和侧壁延伸。
图7f描绘了提供用于选择栅极的光刻胶掩模后的图7e的分层半导体器件。可通过用光刻胶遮盖(cover)结构然后使用平版印刷工艺构图光刻胶以移除不需要的部分光刻胶，来形成掩模的光刻胶部分719和720。光刻胶部分719和720在直接覆盖第二多晶硅层704的SiO2层718的部分上方延伸。然后进行蚀刻以移除SiO2层718的某些曝光部分。该光刻胶掩模还可用于后面形成字线和屏蔽板触点的区域。
图7g描绘了SiO2蚀刻和光刻胶剥除后的图7f的分层半导体器件。在一种方式中，使用诸如反应离子蚀刻(Reactive Ion Etching，RIE)的各向异性蚀刻，使得SiO2层718在某些地方被蚀刻穿，而部分SiO2层718沿着SiN掩模部分702的侧壁保留，作为侧壁隔板(spacer)。侧壁隔板的尺寸由SiO2层718的厚度和所使用的各向异性蚀刻的性质确定。在完成蚀刻后，还执行光刻胶剥除，以移除光刻胶部分719和720。以后建立选择栅极线和字线的位置的侧壁隔板不需要分离的对齐(separate alignment)。
图7h描绘了在湿蚀刻以移除SiN层702的部分由此留下SiO2层718的部分处于覆盖第二多晶硅层704的位置之后的图7g的分层半导体器件。接着，使用SiO2层718的保留部分作为蚀刻掩模以构图下面的层以形成存储器阵列。
具体地，图7i描绘了在执行蚀刻步骤以蚀刻穿过多晶硅层704并在O-N-O层706停止后的图7h的分层半导体器件。
图7j描绘了O-N-O和多晶硅蚀刻后的图7i的分层半导体器件。这里，蚀刻O-N-O层706、多晶硅层708和介电层710，在衬底712停止。该蚀刻步骤将多晶硅层704分离为分离的字线，并将多晶硅层708分离为分离的浮置栅极。字线形成控制栅极，其中它们覆盖各自存储元件721中的浮置栅极。类似地形成选择栅极723和724。因为通过相同的蚀刻步骤形成字线和浮置栅极，所以它们是自对齐的(self aligned)。还可通过将掺杂剂植入衬底712的曝光区域中，来提供存储元件721之间的源极/漏极区722。在一种方式中，这些曝光区域位于浮置栅极之间，从而它们连接NAND串的存储元件。
图7k描绘了通过多晶硅沉积和化学机械研磨(chemical mechanicalpolishing，CMP)形成屏蔽板后的图7j的分层半导体器件。介电层721被沉积在分层结构上，并且多晶硅沉积在该介电层上。在示例实现方式中，介电层包括SiO2、SiO2-SiN-SiO2、SiO2-AlO-SiO2或SiO2-HfO-SiO2，具有大约9-12nm的物理厚度以及大约7-11nm的有效厚度。进行CMP以平滑(planarize)表面。可掺杂多晶硅以提供期望的导电性。接着，可用诸如厚介电层的保护层或其他保护材料遮盖存储器阵列。所得的结构包括在相邻存储元件之间以及在选择栅极和与选择栅极相邻的存储元件之间形成的屏蔽板725。屏蔽板725彼此绝缘，并与存储元件绝缘，使得它们可独立控制。每个屏蔽板在与相邻字线相关联的不同的相邻存储元件之间延伸。屏蔽板还向着NAND串横向延伸。结果，如下进一步描述的，能在编程、读取和擦除操作期间提供各种优化的控制模式。
在以上附图中，已经提供了在NAND串中仅仅具有四个存储元件的简化例子。实践中，可在NAND串中提供多得多的存储元件。此外，制造工艺覆盖更广范围的衬底，使得在同一衬底上形成许多组NAND串。另外，未描绘所有的细节，并且附图不必按比例。下面的附图类似地不一定描绘所有细节。另外，注意所使用的阴影和图案不必对应于前面的图。
图8a描绘了图7b的分层半导体器件的俯视图和平面图。在此图和下面的图中，描绘致使形成两组存储元件和相关联的字线、屏蔽板和触点的衬底的区域。每组存储元件包括八条字线和九个屏蔽板。另外，在区域802和804中提供源极选择栅极，而在区域800和806中提供漏极选择栅极。具体地，构图后的光刻胶部分801被示出为横跨存储器阵列延伸以形成闭环。在一些存储器阵列中，可使用若干类似的同心环。除了后面用于提供字线和屏蔽板触点的各种开口之外，还类似地在光刻胶部分801之间形成同心开口。
图8b描绘了在进行光刻胶瘦化后的图7c的分层半导体器件的俯视图。如所述，这带来了变窄的(narrowed)光刻胶部分810。
图8c描绘了SiN蚀刻和光刻胶剥除后的图7d的分层半导体器件的俯视图。在此步骤中，基于光刻胶层来构图SiN层，并移除光刻胶层。
图8d描绘了图7f的分层半导体器件的俯视图。在分层结构上进行SiO2沉积，并且在用于形成字线和屏蔽板触点的区域中提供光刻胶掩模，如示例掩模810。
图8e描绘了图7g的分层半导体器件的俯视图。进行SiO2蚀刻和光刻胶剥除，留下SiN部分和SiO2侧壁隔板。
图8f描绘了图7h的分层半导体器件的俯视图。湿蚀刻移除SiN层的部分，由此留下SiO2侧壁隔板的部分。
图8g描绘了从图8f的器件形成的分层半导体器件的俯视图，示出了由两组存储元件共享的字线触点和屏蔽板触点。在图7i-k所示的处理之后，字线和屏蔽板与它们的触点一起形成。在图中，“W”表示字线触点，而“S”表示屏蔽板触点。存在可根据期望的控制方案将不同电压分别耦接到字线或屏蔽板的触点。例如，第一组存储元件820包括在源极选择栅极824和漏极选择栅极822之间交替延伸的多个屏蔽板和字线。类似地，第二组存储元件822包括在源极选择栅极828和漏极选择栅极830之间交替延伸的多个屏蔽板和字线。字线由两组存储元件共享。例如，字线触点832耦接到WL0，其在穿过两组存储元件的电路中延伸。同样，字线触点834耦接到WL1，字线触点836耦接到WL2，字线触点838耦接到WL3，字线触点840耦接到WL4，字线触点842耦接到WL5，字线触点844耦接到WL6，并且字线触点846耦接到最后一条字线WL7。同样，提供八条字线仅仅作为例子。
类似地，屏蔽板由两组存储元件共享。例如，屏蔽板触点850耦接到在穿过两组存储元件的电路中延伸的第一屏蔽板SP0。具体地，SP0在第一组存储元件820中的SGS 824和WL0之间，以及在第二组存储元件826中的SGS 828和WL0之间延伸。屏蔽板触点852耦接到在WL0和WL1之间延伸的SP1。屏蔽板触点854耦接到在WL1和WL2之间延伸的SP2。屏蔽板触点856耦接到在WL2和WL3之间延伸的SP3。屏蔽板触点858耦接到在WL3和WL4之间延伸的SP4。屏蔽板触点860耦接到在WL4和WL5之间延伸的SP5。屏蔽板触点862耦接到在WL5和WL6之间延伸的SP6。屏蔽板触点864耦接到在WL6和WL7之间延伸的SP7。屏蔽板触点866耦接到在第一组存储元件820中的WL7和SGD 822以及在第二组存储元件826的WL7和SGD 830之间延伸的SP8。
在该配置中，可将电压独立耦接到在两组存储元件820和826之间共享的给定字线或屏蔽板。可使用合适的控制电路来将期望的电压耦接到触点。
注意，所示的布置仅仅是示例，其他布置也是可能的。例如，可在存储元件组820和826的左侧或右侧布置一个或更多附加的存储元件组。在此情况下，在图中水平延伸的字线可进一步水平延伸跨越附加的存储元件组。另外，例如，可在图中字线垂直延伸的区域中提供一个或更多组存储元件。
图8h描绘了替代分层半导体器件的俯视图，示出了用于每组存储元件的共享的字线触点和分离的屏蔽板触点。与图8g的配置相比，在存储元件组820和826与结合图8g讨论的触点所在的一侧相对的一侧上，添加附加的屏蔽板触点872-886。可使用类似于前面所述的光平版印刷技术来建立这些附加的屏蔽板触点。具体地，这些附加的屏蔽板触点耦接到延伸穿过第二组存储元件826但由于隔离结构887和888而不穿过第一组存储元件的屏蔽板。可使用本领域技术人员应清楚的技术由介电材料形成这些隔离结构，以使得屏蔽板短路，从而在第一组存储元件820中延伸并且耦接到图的右手边上的触点的屏蔽板不与第二组存储元件826通信，并且在第二组存储元件826中延伸并且耦接到图的左手边上的触点的屏蔽板不与第一组存储元件820通信。
具体地，在图的左手边，屏蔽板触点872耦接到SP1，屏蔽板触点874耦接到SP2，屏蔽板触点876耦接到SP3，屏蔽板触点878耦接到SP4，屏蔽板触点880耦接到SP5，屏蔽板触点882耦接到SP6，屏蔽板触点884耦接到SP7，并且屏蔽板触点886耦接到SP8。注意，在一种方式中，屏蔽板触点850(见图8g)可用于两组存储元件。还可以提供分离的屏蔽板触点，它们耦接到在第一组存储元件820中的SGS 824和WL0之间的以及在第二组存储元件826的SGS 828和WL0之间的分离的屏蔽板。在此情况下，使用合适的绝缘结构将屏蔽板彼此绝缘。
在该配置中，能将电压独立地耦接到两组存储元件之间共享的给定字线以及与给定存储元件组相关联的给定屏蔽板。如前，可使用合适的控制电路将期望的电压耦接到触点。
图8i描绘了替代分层半导体器件的俯视图，示出了用于每组存储元件的分离的字线触点和屏蔽板触点。与图8h的配置相比，在存储元件组820和826的左侧添加附加的字线触点890-897。可使用类似于前面所述的光平版印刷技术建立这些附加的字线触点。具体地，这些附加的字线触点耦接到延伸穿过第二组存储元件826但由于隔离结构898和899而不穿过第一组存储元件的字线。可使用本领域技术人员应清楚的技术由介电材料形成这些隔离结构，以使得字线短路，从而在第一组存储元件820中延伸并且耦接到图的右手边上的触点的字线不与第二组存储元件826通信，并且在第二组存储元件826中延伸并且耦接到图的左手边上的触点的字线不与第一组存储元件820通信。
具体地，在图的左手边，字线触点890耦接到WL0，字线触点891耦接到WL1，字线触点892耦接到WL2，字线触点893耦接到WL3，字线触点894耦接到WL4，字线触点895耦接到WL5，字线触点896耦接到WL6，并且字线触点897耦接到WL7。
在该配置中，能将电压独立地耦接到与给定存储元件组相关联的给定字线以及与给定存储元件组相关联的给定屏蔽板。如前，可使用合适的控制电路将期望的电压耦接到触点。
图9描绘了阵列中的存储元件的四个块或其他组，其中由一对块共享字线和屏蔽板。这里，描绘了四个块900、910、920和930作为例子，但可使用附加的块的对。另外，可在共同的p阱上提供块。在一个可能的配置中，块n和n+1共享字线和屏蔽板，块n+2和n+3共享字线和屏蔽板。作为例示，提供八条字线WL0至WL7和九个屏蔽板SP0至SP8。用块的右手边上的实线描绘字线，而用虚线描绘屏蔽板。还对每个块描绘了漏极选择栅极(SGD)和源极选择栅极(SGS)。在一种方式中，每对块共享行/字线解码和屏蔽板解码，因为字线和屏蔽板是共享的，而每个块具有其自己的选择栅极源极和漏极解码。
图10描绘了用于制造具有屏蔽板的非易失性存储装置的工艺。步骤1000包括形成例如图7a所示的分层结构。步骤1005包括施加(apply)光刻胶和构图(pattern)光刻胶(见图7b)。步骤1010包括光刻胶瘦化(见图7c)。步骤1015包括SiN蚀刻和光刻胶剥除(见图7d)。步骤1020包括SiO2沉积(见图7e)。步骤1025包括施加用于选择栅极的光刻胶掩模(见图7f)。步骤1030包括进行SiO2蚀刻和光刻胶剥除(见图7g)。步骤1035包括SiN湿蚀刻(见图7h)。步骤1040包括执行用于字线的上面的多晶硅层的多晶硅蚀刻(见图7i)。步骤1045包括蚀刻用于浮置栅极的O-N-O层和下面的多晶硅层(见图7j)。步骤1050包括沉积和研磨(polish)多晶硅层以提供屏蔽板(见图7k)。
图11是描述用于对非易失性存储器编程的方法的一个实施例的流程图。在一个实现方式中，在编程之前(以块或其他单位)擦除存储元件。在步骤1100中，由控制电路(circuitry)发出“数据加载”命令。在步骤1105中，指定页地址的地址数据被从控制器或主机输入到解码器。在步骤1110中，用于所寻址的页的编程数据的页被输入到数据缓冲器以用于编程。该数据被锁存在合适的锁存器组中。在步骤1115中，发出“编程”命令。
由“编程”命令触发，将使用被施加到合适的所选字线的图12的脉冲串1200的步进的(stepped)编程脉冲1205、1210、1215、1220、1225、1230、1235、1240、1245、1250...，而把在步骤1110中锁存的数据编程到所选存储元件中。在步骤1120中，编程电压VPGM被初始化为起始脉冲(例如，13V或其他值)，并且编程计数器(PC)被初始化为零。在步骤1125中，根据期望的编程控制方案(见再下面的例子)施加用于编程的屏蔽板电压。在步骤1130中，第一VPGM脉冲被施加到所选字线以开始编程与所选字线相关联的存储元件。如果逻辑“0”被存储在特定数据锁存器中，表示相应的存储元件应该被编程，则相应的位线被接地。另一方面，如果逻辑“1”被存储在特定锁存器中，表示相应的存储元件应该保留其当前状态，则相应的位线连接到Vdd，大约2V的内部调节电压，以禁止编程。
在步骤1135中，根据期望的感测控制方案(见再下面的例子)施加屏蔽板电压。在步骤1140中，校验所选存储元件的状态。如果检测到所选存储元件的目标阈值电压已经达到合适的电平，则把所存储在相应数据锁存器中的数据变为逻辑“1”。如果检测到阈值电压还未达到合适的电平，则存储在相应数据锁存器中的数据不改变。以此方式，在其相应数据锁存器中存储了逻辑“1”的位线不需要被编程。当所有的数据锁存器存储逻辑“1”时，所有的所选存储元件已经被编程。在步骤1145中(校验状态)，检查是否所有的数据锁存器都存储逻辑“1”。如果所有的数据锁存器都存储逻辑“1”，则编程处理完成并成功，因为所有的所选存储元件都被编程和校验。在步骤1150中报告状态“通过”。
如果在步骤1145中确定不是所有的数据存储器都存储逻辑“1”，则编程处理继续。在步骤1155中，针对编程限制值PCmax检查编程计数器PC。编程限制值的一个例子是二十；然而，也可使用其他数字。如果编程计数器PC不比PCmax小，则编程过程已经失败，并且在步骤1160中报告状态“失败”。如果编程计数器比PCmax小，则在步骤1165中按步长增加VPGM并且编程计数器PC递增，并且处理循环回到步骤1125。
图12描绘了在编程期间施加到非易失性存储元件的控制栅极的示例脉冲串1200。脉冲串1200包括一系列编程脉冲1205、1210、1215、1220、1225、1230、1235、1240、1245、1250...，其被施加到所选择进行编程的字线。在一个实施例中，编程脉冲具有电压VPGM，其从13V开始并对于每个连续编程脉冲按例如0.5V的增量增加，直到达到最大21V。在编程脉冲之间的是校验脉冲。例如，校验脉冲组1206包括三个校验脉冲。在一些实施例中，对于正将数据编程到其的每个状态，例如状态A、B和C，可存在校验脉冲。在其他实施例中，可以有更多或更少的校验脉冲。
图13是描述用于读取非易失性存储器的处理的一个实施例的流程图。读取处理从步骤1300开始。在步骤1310中，根据期望的控制方案施加用于感测的屏蔽板电压。在步骤1320，例如，基于最高读取电平设置VCGR。步骤1330包括根据控制方案将VCGR施加到所选字线并将电压施加到未选字线。在步骤1340，确定所选存储元件何时从截止转变为导通。如果在判定步骤1350存在下一读取电平，则过程以不同的VCGR从步骤1320继续。如果没有下一读取电平，则在步骤1360，读取处理结束。
下面提供示例控制方案作为例示。控制方案应用于由两个块的存储元件共享字线和屏蔽板的情况。然而，控制方案也可用于单个块或其他组的存储元件。其他控制方案也是可能的。
表1描绘了对于不使用源极/漏极植入(implant)的实施例，在例如读取或校验操作的感测操作期间可以使用的电压。还参图见6。在该表格和其他表格中，对块n+1进行操作，其中块n和n+1共享字线和屏蔽板。然而，用于对块n进行操作的电压是类似的。具体地，所示施加到块n+1的SGD和SGS的电压将被施加到块n，并且所示施加到块n的SGD和SGS的电压将被施加到块n+1。类似地，用于对块n+2或n+3进行操作的电压是类似的。此外，通过使用所提供的电压控制非共享的字线组和/或屏蔽板组，控制方案可适用于与不在存储元件组之间共享的字线和/或屏蔽板一起使用。
描绘了施加到漏极选择栅极(SGD)、字线、源极选择栅极(SGS)、阵列源极和p阱的电压。在示例实现方式中，VREAD(施加到未选字线的读取流通电压)是大约4.5V，VRSPH(读取、屏蔽板、高电压)是大约4V，VRSPL(读取、屏蔽板、低电压)是大约2V，并且VSS(稳定状态电压)是大约0V。注意，在一种可能的方式中，VRSPL可以是VRSPH的大约30至90％。另外，VRSPH可以是VREAD的大约50至150％。VCGR(控制栅极读取电压)被施加到所选字线，并且对于与不同编程状态或状况相关联的不同比较电平而改变。VCGR在不同时间被设置于不同电平，以确定何时所选存储元件在导通/截止状态之间转变。值“i”表示字线的数目，并且从NAND串的源极侧处的WL0到NAND串的漏极侧处的WLi-1对字线进行编号。从WL0的源极侧处的SP0到WLi-1的漏极侧处的SPi对屏蔽板进行编号。
VREAD被施加到未选字线，而VCGR被施加到所选字线。另外，VRSPL被施加到与所选字线相邻的屏蔽板。具体地，VRSPL被施加到位于WLn的源极侧上的SPn，并施加到位于WLn的漏极侧上的SPn+1。其余屏蔽板交替接收VRSPH和VRSPL，例如，SPn+2上的VRSPH、SPn+3上的VRSPL、SPn+4上的VRSPH等，以及SPn-1上的VRSPH、SPn-2上的VRSPL、SPn-3上的VRSPH等。此外，对于其他块的对，在与块n和n+1的相同p阱上形成的块n+2和n+3，在字线和屏蔽板上浮置电压。
Figure G2008800219666D00191
Figure G2008800219666D00201
表2描绘了表1的控制方案的替代例，并且可用于针对具有或不具有源极-漏极植入的情况进行感测。这里，使用单个屏蔽板电压VRSP而不是分别地高和低屏蔽板电压VRSPH和VRSPL。在示例实现方式中，VRSP是大约4-5V。例如，VRSP可以是VREAD的大约50至150％。VSS(0V)被施加到与所选字线相邻的屏蔽板。具体地，VSS被施加到位于WLn的源极侧上的SPn，并施加到位于WLn的漏极侧上的SPn+1。其余屏蔽板交替接收VSS和VRSP，例如，SPn+2上的VRSP、SPn+3上的VSS、SPn+4上的VRSP等，以及SPn-1上的VRSP、SPn-2上的VSS、SPn-3上的VRSP等。
Figure G2008800219666D00202
表3描绘了可在自升压(self-boosting)模式下具有或不具有源极-漏极植入的实施例的编程操作期间使用的电压。在示例实现方式中，VPASS(施加到未选字线的流通电压)是大约9V，VPSPH(编程、屏蔽板、高电压)是大约9V，VPSPL(编程、屏蔽板、低电压)是大约6V，并且VDD(内部稳定(regulated)电压)是大约2V。VTH是漏极选择栅极的阈值电压并且可以是大约0.7-1.2V。注意，在一种可能的方式中，VPSPL可以是VPSPH的大约50至90％。另外，VPSPH可以是VPGM的大约50至100％。VPGM(编程电压)被施加到所选字线，并且一般按逐步(step wise)方式从大约13V增加到21V。见图12。
VPASS被施加到未选字线，而VPGM被施加到所选字线。另外，VPSPH被施加到与所选字线相邻的屏蔽板。具体地，VRSPH被施加到位于WLn的源极侧上的SPn，并施加到位于WLn的漏极侧上的SPn+1。其余未选的屏蔽板交替接收VPSPH和VPSPL，例如，SPn+2上的VPSPL、SPn+3上的VPSPH、SPn+4上的VPSPL等，以及SPn-1上的VPSPL、SPn-2上的VPSPH、SPn-3上的VPSPL等。此外，对于块n+2和n+3，在字线和屏蔽板上浮置电压。
Figure G2008800219666D00211
表格4描绘了可能在擦除区域自升压模式(EASB)下不具有源极-漏极植入的实施例的编程操作期间使用的电压。在示例实现方式中，VPASS是大约9V，VPSPH是大约10V，VPSPL是大约6V，并且VDD是大约2V。VPASS被施加到除了接收VDD的WLn-1和接收0V的WLn-2之外的未选字线。VPGM被施加到所选字线。另外，VPSPH被施加到与所选字线相邻的屏蔽板。具体地，VRSPH被施加到位于WLn的源极侧上的SPn，并施加到位于WLn的漏极侧上的SPn+1。除了接收VDD的SPn-1和SPn-2之外，其余屏蔽板交替接收VPSPH和VPSPL。例如，控制提供SPn+2上的VPSPL、SPn+3上的VPSPH、SPn+4上的VPSPL等，以及SPn-3上的VPSPH、SPn-4上的VPSPL、SPn-5上的VPSPH等。此外，对于块n+2和n+3，在字线和屏蔽板上浮置电压。
为对包括源极-漏极植入的存储器器件编程，在EASB模式下，可使用表4的控制方案，除了在指定屏蔽板和字线上VSS替代VDD。
Figure G2008800219666D00221
表格5描绘了可能在局部自升压模式(LSB)下不具有源极-漏极植入的实施例的编程操作期间使用的电压。在示例实现方式中，VPASS是大约9V，VPSPH是大约10V，VPSPL是大约6V，并且VDD是大约2V。VPASS被施加到除了接收VDD的WLn-1和WLn+1以及接收0V的WLn-2和WLn+2之外的未选字线。VPGM被施加到所选字线。另外，VPSPH被施加到与所选字线相邻的屏蔽板。具体地，VRSPH被施加到位于WLn的源极侧上的SPn，并施加到位于WLn的漏极侧上的SPn+1。除了接收VDD的SPn-1、SPn-2、SPn+1和SPn+2之外，其余未选屏蔽板交替接收VPSPH和VPSPL。例如，控制提供SPn+4上的VPSPH、SPn+5上的VPSPL、SPn+6上的VPSPH等，以及SPn-3上的VPSPH、SPn-4上的VPSPL、SPn-5上的VPSPH等。此外，对于块n+2和n+3，在字线和屏蔽板上浮置电压。
为编程包括源极-漏极植入的存储器器件，在LSB模式下，可使用表5的控制方案，除了在指定屏蔽板和字线上VSS替代VDD。
Figure G2008800219666D00231
Figure G2008800219666D00241
表格6描绘了具有或不具有源极-漏极植入的实施例的擦除操作期间使用的电压。在示例实现方式中，VERASE(擦除电压)是大约20V。该相对高的电压被施加到p阱，而VSS被施加到正被擦除的块例如块n和n+1的字线和屏蔽板，以移除在存储元件的浮置栅极中存储的电荷。对于块n+2和n+3，在字线和屏蔽板上浮置电压。
已经为了例示和描述的目的给出了本发明的前述详细说明。不意图它是穷尽的或将本发明限于所公开的精确形式。根据以上教导，许多修改和变化是可能的。选择了所描述的实施例以便最好地解释本发明的原理及其实践应用，从而使得本领域技术人员在各种实施例中并使用适合于预期特定用途的各种修改来最好地利用本发明。希望由所附权利要求限定本发明的范围。

Claims (20)

1.一种操作非易失性存储装置的方法，包括：
将编程电压施加到多个字线中的所选字线，所述多个字线与相关联的多个非易失性存储元件通信；以及
在施加所述编程电压期间，将电压耦接到多个屏蔽板中的每个屏蔽板，每个屏蔽板是导电的并可独立控制，并在与相邻字线相关联的不同的相邻非易失性存储元件之间延伸，其中所述电压被独立地耦接到每个屏蔽板。
2.如权利要求1所述的方法，其中：
将电压耦接到多个屏蔽板中的每个屏蔽板包括：将交替的较高电压和较低电压施加到所述所选字线的源极侧上的屏蔽板中交替的屏蔽板上，以及将交替的较高电压和较低电压施加到所述所选字线的漏极侧上的屏蔽板中交替的屏蔽板上。
3.如权利要求2所述的方法，其中：
在源极和漏极侧上与所述所选字线相邻的屏蔽板接收所述较高电压。
4.如权利要求1所述的方法，其中：
将电压耦接到多个屏蔽板中的每个屏蔽板包括：将交替的第一电压和第二电压施加到所述所选字线的漏极侧上的屏蔽板中交替的屏蔽板上，以及将交替的第一电压和第二电压施加到所述所选字线的源极侧上的屏蔽板中交替的屏蔽板上，所述第一电压高于第二电压。
5.如权利要求4所述的方法，其中：
将电压耦接到多个屏蔽板中的每个屏蔽板包括：将第一电压施加到在所述所选字线的漏极侧上与所述所选字线相邻的第一屏蔽板，以及施加到在所述所选字线的源极侧上与所述所选字线相邻的第二屏蔽板。
6.如权利要求5所述的方法，其中：
将电压耦接到多个屏蔽板中的每个屏蔽板包括：将第三电压施加到位于所述第二屏蔽板的源极侧上的第三屏蔽板，所述第三电压低于所述第二电压。
7.如权利要求6所述的方法，其中：
将电压耦接到多个屏蔽板中的每个屏蔽板包括：将第四电压施加到位于所述第一屏蔽板的漏极侧上的第四屏蔽板，所述第四电压低于所述第二电压。
8.如权利要求6所述的方法，其中：
将电压耦接到多个屏蔽板中的每个屏蔽板包括：将第四电压施加到位于所述第一屏蔽板的漏极侧上的第四屏蔽板，所述第四电压与所述第三电压相同。
9.如权利要求1所述的方法，其中：
所述多个非易失性存储元件被布置在NAND串中，所述多个屏蔽板向着所述NAND串横向延伸。
10.如权利要求1所述的方法，其中：
所述多个非易失性存储元件在一个块中，以及所述多个屏蔽板与该块相关联。
11.一种非易失性存储设备，包括：
衬底，其上形成多个非易失性存储元件；
多个字线，与所述多个非易失性存储元件通信；以及
多个屏蔽板，每个屏蔽板在与相邻字线相关联的不同的相邻非易失性存储元件之间延伸，每个屏蔽板是导电的并可独立控制，其中在对多个字线中的所选字线施加编程电压期间，将电压独立地耦接到每个屏蔽板。
12.如权利要求11所述的非易失性存储设备，还包括：
至少一个控制电路，用于将电压独立地耦接到每个屏蔽板。
13.如权利要求11所述的非易失性存储设备，其中：
所述不同的相邻非易失性存储元件的每个包括浮置栅极；
每个屏蔽板包括导电材料；以及
对于每个屏蔽板，导电材料至少部分地在所述不同的相邻非易失性存储元件的浮置栅极之间延伸。
14.如权利要求11所述的非易失性存储设备，其中：
所述多个非易失性存储元件被布置在NAND串中，所述多个屏蔽板向着所述NAND串横向延伸。
15.如权利要求11所述的非易失性存储设备，还包括：
第一多个电触点，由衬底承载，所述第一多个电触点中的每个电触点与相应屏蔽板相关联，用于将电压耦接到其上；以及
第二多个电触点，由所述衬底承载，所述第二多个电触点中的每个电触点与相应字线相关联，用于将电压耦接到其上。
16.如权利要求15所述的非易失性存储设备，其中：
所述多个非易失性存储元件形成在衬底的一个区域上；以及
所述第一多个电触点和第二多个电触点由所述区域的同一侧上的衬底承载。
17.一种制造非易失性存储装置的方法，包括：
在衬底上形成多个非易失性存储元件；
形成与所述多个非易失性存储元件通信的多个字线；
形成多个屏蔽板，每个屏蔽板在与相邻字线相关联的不同的相邻非易失性存储元件之间延伸，每个屏蔽板是导电的并可独立控制；以及
提供至少一个控制电路，用于将电压独立地耦接到每个屏蔽板。
18.如权利要求17所述的方法，其中：
所述不同的相邻非易失性存储元件的每个包括浮置栅极；
每个屏蔽板包括导电材料；以及
对于每个屏蔽板，导电材料至少部分地在所述不同的相邻非易失性存储元件的浮置栅极之间延伸。
19.如权利要求17所述的方法，其中：
所述多个非易失性存储元件被布置在NAND串中，所述多个屏蔽板向着所述NAND串横向延伸。
20.如权利要求17所述的方法，还包括：
形成第一多个电触点，由衬底承载，所述第一多个电触点中的每个电触点与相应屏蔽板相关联，用于将电压耦接到其上；以及
形成第二多个电触点，由所述衬底承载，所述第二多个电触点中的每个电触点与相应字线相关联，用于将电压耦接到其上，其中所述多个非易失性存储元件形成在衬底的一个区域上；以及所述第一多个电触点和第二多个电触点由所述区域的同一侧上的衬底承载。
CN200880021966.6A 2007-06-25 2008-06-24 具有位于存储元件之间的可单独控制的屏蔽板的非易失性存储装置 Active CN101711413B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US11/767,652 US7808826B2 (en) 2007-06-25 2007-06-25 Non-volatile storage with individually controllable shield plates between storage elements
US11/767,647 2007-06-25
US11/767,661 2007-06-25
US11/767,661 US7781286B2 (en) 2007-06-25 2007-06-25 Method for fabricating non-volatile storage with individually controllable shield plates between storage elements
US11/767,647 US7636260B2 (en) 2007-06-25 2007-06-25 Method for operating non-volatile storage with individually controllable shield plates between storage elements
US11/767,652 2007-06-25
PCT/US2008/068048 WO2009002983A1 (en) 2007-06-25 2008-06-24 Non-volatile storage with individually controllable shield plates between storage elements

Publications (2)

Publication Number Publication Date
CN101711413A CN101711413A (zh) 2010-05-19
CN101711413B true CN101711413B (zh) 2013-09-04

Family

ID=40186016

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880021966.6A Active CN101711413B (zh) 2007-06-25 2008-06-24 具有位于存储元件之间的可单独控制的屏蔽板的非易失性存储装置

Country Status (4)

Country Link
KR (1) KR101373794B1 (zh)
CN (1) CN101711413B (zh)
TW (1) TWI387976B (zh)
WO (1) WO2009002983A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PT2411395E (pt) * 2009-03-23 2013-06-06 Glenmark Pharmaceuticals Sa Derivados de furopirimidinadiona como moduladores de trpa1
US8432740B2 (en) * 2011-07-21 2013-04-30 Sandisk Technologies Inc. Program algorithm with staircase waveform decomposed into multiple passes
WO2020000365A1 (en) * 2018-06-29 2020-01-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having a shielding layer and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1427468A (zh) * 2001-12-18 2003-07-02 旺宏电子股份有限公司 制作非挥发性存储元件的方法
TW200616236A (en) * 2004-03-12 2006-05-16 Sandisk Corp Self aligned non-volatile memory cells and processes for fabrication
TWI273685B (en) * 2005-12-13 2007-02-11 Macronix Int Co Ltd Non-volatile memory package and method of reading stored data from a non-volatile memory array

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355237B2 (en) 2004-02-13 2008-04-08 Sandisk Corporation Shield plate for limiting cross coupling between floating gates
US7655536B2 (en) 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines
US7495294B2 (en) 2005-12-21 2009-02-24 Sandisk Corporation Flash devices with shared word lines

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1427468A (zh) * 2001-12-18 2003-07-02 旺宏电子股份有限公司 制作非挥发性存储元件的方法
TW200616236A (en) * 2004-03-12 2006-05-16 Sandisk Corp Self aligned non-volatile memory cells and processes for fabrication
TWI273685B (en) * 2005-12-13 2007-02-11 Macronix Int Co Ltd Non-volatile memory package and method of reading stored data from a non-volatile memory array

Also Published As

Publication number Publication date
KR101373794B1 (ko) 2014-03-13
WO2009002983A1 (en) 2008-12-31
TWI387976B (zh) 2013-03-01
TW200912955A (en) 2009-03-16
CN101711413A (zh) 2010-05-19
KR20100050483A (ko) 2010-05-13

Similar Documents

Publication Publication Date Title
Aritome NAND flash memory technologies
US9672916B2 (en) Operation modes for an inverted NAND architecture
CN102576567B (zh) 用于非易失性存储器中的增强沟道升压的减小的编程脉宽
CN101356587B (zh) 用于对具有减少的编程干扰的nand类型的非易失性存储器进行编程的以末为先模式
JP3540640B2 (ja) 不揮発性半導体記憶装置
US7790562B2 (en) Method for angular doping of source and drain regions for odd and even NAND blocks
US8837216B2 (en) Non-volatile storage system with shared bit lines connected to a single selection device
US9076544B2 (en) Operation for non-volatile storage system with shared bit lines
TW201103027A (en) Forecasting program disturb in memory by detecting natural threshold voltage distribution
CN101606241A (zh) 制造在非易失性存储器中用于减少场耦合的屏障板的方法
US8189378B2 (en) Reducing program disturb in non-volatile storage
US20140226415A1 (en) Non-Volatile Memory Including Bit Line Switch Transistors Formed In A Triple-Well
TW201230040A (en) Alternate bit line bias during programming to reduce channel-to-floating gate coupling in memory
US8062944B2 (en) Method for fabricating non-volatile storage with individually controllable shield plates between storage elements
US20080316827A1 (en) Non-volatile storage with individually controllable shield plates between storage elements
CN101711413B (zh) 具有位于存储元件之间的可单独控制的屏蔽板的非易失性存储装置
WO2014189808A2 (en) Inverted-t word line and formation for non-volatile storage
CN105825887B (zh) 存储器阵列及其操作方法
JP2011076678A (ja) 不揮発性半導体記憶装置
US7636260B2 (en) Method for operating non-volatile storage with individually controllable shield plates between storage elements
WO2014163995A1 (en) Non-volatile storage with shared bit lines and programmable select transistors
US20130080718A1 (en) Semiconductor memory device and method of operating the same
US20080084748A1 (en) Apparatus with reduced program disturb in non-volatile storage
US9349452B2 (en) Hybrid non-volatile memory cells for shared bit line
TWI352404B (en) Providing local boosting control implant for non-v

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SANDISK CORPORATION

Free format text: FORMER OWNER: SANDISK CORP.

Effective date: 20120625

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20120625

Address after: texas

Applicant after: Sandisk Corp.

Address before: American California

Applicant before: Sandisk Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: texas

Patentee before: Sandisk Corp.