TWI705531B - 具有遮罩層的三維記憶體元件以及其製造方法 - Google Patents

具有遮罩層的三維記憶體元件以及其製造方法 Download PDF

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TWI705531B
TWI705531B TW107129670A TW107129670A TWI705531B TW I705531 B TWI705531 B TW I705531B TW 107129670 A TW107129670 A TW 107129670A TW 107129670 A TW107129670 A TW 107129670A TW I705531 B TWI705531 B TW I705531B
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霍宗亮
夏志良
肖莉紅
陳俊
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大陸商長江存儲科技有限責任公司
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Abstract

本公開提供了具有遮罩層的三維記憶體元件的實施例和用於形成三維記憶體元件的方法。在示例中，三維記憶體元件包括襯底、設置在襯底上的周邊元件、均在周邊元件上豎直地延伸的複數個記憶體串、設置在複數個記憶體串上方並與複數個記憶體串接觸的半導體層、以及設置在周邊元件和複數個記憶體串之間的遮罩層。遮罩層包括被配置為在三維記憶體元件的操作期間接收接地電壓的傳導區。

Description

具有遮罩層的三維記憶體元件以及其製造方法
本公開的實施例涉及三維(3D)記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶體單元縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得有挑戰性和高成本。結果，用於平面儲存單元的記憶體密度接近上限。
3D記憶體結構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和周邊元件，以用於控制往返於記憶體陣列的訊號。
本文公開了具有遮罩層的3D記憶體元件及其製造方法的實施例。
在一個示例中，3D記憶體元件包括襯底、設置在襯底上的周邊元件、均在周邊元件上方豎直地延伸的複數個記憶體串、設置在複數個記憶體串上方並與複數個記憶體串接觸的半導體層、以及設置在周邊元件與複數個記憶體串之間的遮罩層。遮罩層包括被配置為在3D記憶體元件的操作期間接收接地電壓 的傳導區。
在另一個示例中，3D記憶體元件包括襯底、均在襯底上豎直地延伸的複數個記憶體串、設置在複數個記憶體串上方的周邊元件、設置在周邊元件上方並與周邊元件接觸的半導體層、以及設置在複數個記憶體串與周邊元件之間的遮罩層。遮罩層包括被配置為在3D記憶體元件的操作期間接收接地電壓的傳導區。
在不同的示例中，公開了一種用於形成3D記憶體元件的方法。在第一襯底上形成周邊元件。在第一襯底上的周邊元件上方形成包括第一複數個互連結構的第一互連層。在第一襯底上的第一互連層上方形成包括傳導區的遮罩層。遮罩層的傳導區大體上覆蓋第一互連層中的第一複數個互連結構的區域。 在第二襯底上形成交替的導體/電介質疊置體以及均豎直地延伸穿過交替的導體/電介質疊置體的複數個記憶體串。在第二襯底上的複數個記憶體串上方形成包括第二複數個互連結構的第二互連層。第一襯底和第二襯底以面對面的方式鍵合，使得遮罩層位於第一互連層與第二互連層之間。
在另一個示例中，公開了一種用於形成3D記憶體元件的方法。在第一襯底上形成交替的導體/電介質疊置體以及均豎直地延伸穿過交替的導體/電介質疊置體的複數個記憶體串。在第一襯底上的複數個記憶體串上方形成包括第一複數個互連結構的第一互連層。在第一襯底上的第一互連層上方形成包括傳導區的遮罩層。遮罩層的傳導區大體上覆蓋第一互連層中的第一複數個互連結構的區域。在第二襯底上形成周邊元件。在第二襯底上的周邊元件上方形成包括第二複數個互連結構的第二互連層。第一襯底和第二襯底以面對面的方式 鍵合，使得遮罩層位於第一互連層與第二互連層之間。
100、101:3D記憶體元件
102、103、202、302、310、418、534:遮罩層
104、105、200、300:襯底
106、131、404:電晶體
107、116、510:NAND記憶體串
108、133、149、150、206、406、422、538:隔離區
109、124、514:交替導體/電介質疊置體
110、137、408:周邊互連層
111、120、512:導體層
112、125、139、140、410、526:互連線
113、117、122、128、518:電介質層
114、127、135、141、142、151、152、208、412、424、528、540:通孔接觸件
115、126、516:半導體通道
118、129:半導體層
119、130、520:閘極線狹縫(GLS)
121、132、522:字元線通孔接觸件
123、134、524:陣列互連層
144:局部互連
146:貫穿陣列接觸件(TAC)
147、148、204、304、312、420、536:傳導區
153、154:電壓源
306、308:互連
402、502:矽襯底
414、530:導電膜
416、532:電介質膜
504:第一電介質層
506:第二電介質層
508:交替電介質疊置體
800、900:方法
802~812、902~912:步驟
A、B:鍵合界面
併入本文並構成說明書的一部分的附圖示出了本公開的實施例，並且連同說明書一起進一步用於解釋本公開的原則並使得本領域技術人員能夠製作和使用本公開。
圖1A繪示出了根據一些實施例的具有遮罩層的示例性3D記憶體元件的截面圖。
圖1B繪示出了根據一些實施例的具有遮罩層的另一示例性3D記憶體元件的截面圖。
圖2繪示出了根據一些實施例的示例性遮罩層的平面視圖。
圖3A繪示出了根據一些實施例的遮罩層的示例性佈局。
圖3B繪示出了根據一些實施例的遮罩層的另一示例性佈局。
圖4A-4D繪示出了根據一些實施例的用於形成示例性周邊元件晶片的製造製程。
圖5A-5E繪示出了根據一些實施例的用於形成示例性記憶體陣列元件晶片的製造製程。
圖6繪示出了根據一些實施例的用於鍵合示例性記憶體陣列元件晶片和具有遮罩層的示例性周邊元件晶片的製造製程。
圖7繪示出了根據一些實施例的用於鍵合具有遮罩層的另一示例性記憶體陣列元件晶片和另一示例性周邊元件晶片的製造製程。
圖8是根據一些實施例的用於形成具有遮罩層的示例性3D記憶體元件的方法的流程圖。
圖9是根據一些實施例的用於形成具有遮罩層的另一示例性3D記憶體元件的方 法的流程圖。
將參考附圖描述本公開的實施例。
儘管對具體的配置和佈置進行了討論，但應該理解，這只是為了說明性的目的。相關技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其它配置和佈置。對於相關技術領域人員顯而易見的是，本公開也可以用於各種其它應用。
要注意的是，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示：所描述的實施例可以包括特定的特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，這將在相關領域技術人員的認知內以結合其它實施例(無論是否明確描述的)來實現這樣的特徵、結構或特性。
一般而言，術語至少可以部分地根據上下文中的使用來理解。例如，本文所使用的術語「一個或複數個」(至少部分地取決於上下文)可以用於描述單數意義上的任何特徵、結構或特性，或者可以用於描述複數意義上的特徵、結構或特性的組合。類似地，術語例如「一」、「一個」或「所述」同樣可以理解為表達單數使用或表達複數使用，這至少部分取決於上下文。另外，術語「基於」可以理解為不一定旨在表達一組排他性的因素，而可以替代地允許存在額外的因素而不一定要再次明確地描述，這至少部分取決於上下文。
應簡單理解的是，在本公開中，「在……上」、「上方」和「之上」的含義應該以最廣泛的方式來解釋，使得「在……上」不僅意味著「直接在某物上」，而且還包括「在某物上」並具有中間特徵或位於中間的層的含義。「上方」或「之上」不僅意味著在某物「上方」或「之上」的含義，而且還可以包括在某物「上方」或「之上」並且不具有中間特徵或位於中間的層(即，直接在某物上)的含義。
此外，空間相對術語，例如「之下」、「下方」、「下」、「上方」、「上」等在本文中為了便於描述可以描述一個元素或特徵與另一個(複數個)元素或(複數個)特徵的關係，如圖中所示。空間相對術語旨在涵蓋在使用或操作中的除了圖中描繪的取向之外的元件的不同取向。裝置可以以其它方式取向(旋轉90度或在其它取向下)，並且本文所使用的空間相對描述符也可以相應地進行解釋。
如本文所使用的，術語「襯底」指的是添加後續材料層的材料。襯底本身可以被圖案化。襯底的頂部上添加的材料可以被圖案化或者可以保持未圖案化。此外，襯底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，襯底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」指的是包括有厚度的區域的材料部分。 層可以延伸到底層結構或上覆結構的整體上，或者具有的程度比底層結構或上覆結構的程度小。此外，層可以是厚度小於連續結構的厚度的均勻或非均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面處或其之間的任 何水平面對之間。層可以水準地、豎直地和/或沿錐形表面延伸。襯底可以是層，可以包括其中的一個或複數個層，和/或可以具有其上、其上方、和/或其下方的一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成互連線和/或過孔接觸部)和一個或複數個電介質層。
如本文所使用的，術語「標稱/標稱地」指的是在產品或過程的設計階段期間設置的用於部件或過程操作的特性或參數的期望值或目標值，以及高於和/或低於期望值一定範圍的值。值的範圍可能由於製造過程或容限的微小變化而產生。如本文所使用的，術語「關於」指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「關於」可以指示在給定量內變化的值。例如，值的10%到30%(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「3D記憶體元件」指的是具有橫向取向的襯底上的豎直取向的儲存單元電晶體的串(本文中被稱為「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶體串在豎直方向上相對於襯底延伸。如本文所使用的，術語「豎直/豎直地」意味著標稱地垂直於襯底的側表面。
在一些3D記憶體元件中，周邊電路和記憶體陣列被疊置以節省晶片面積和增加記憶體單元密度。疊置記憶體元件架構通常需要額外的金屬佈線，例如記憶體陣列中的貫穿陣列接觸件(TAC)，這會導致額外的電容和電阻。隨後，當雜訊因素增加時，訊號可能失真，並且因此，在傳輸期間的訊號完整性不足。此外，周邊電路和記憶體陣列之間的耦合效應成為一個嚴重的問題，因為它們的金屬互連在疊置記憶體元件架構中比在非疊置架構中更接近，從而加 劇了記憶體操作期間的訊號失真。
根據本公開的各種實施例提供了在疊置周邊電路與記憶體陣列之間具有遮罩層的3D記憶體元件，其中在記憶體操作期間在其上施加了接地電壓。 在遮罩層中施加到導電材料(例如，金屬、金屬合金、金屬矽化物、摻雜半導體和/或導電有機材料)的接地電壓可以遮罩金屬互連或任何其它電路段之間的電能轉移，從而減少或甚至避免在3D記憶體元件中的在其操作期間的疊置周邊電路和記憶體陣列之間的耦合效應。
此外，周邊電路和記憶體陣列可以形成在單獨的襯底上，然後透過直接鍵合來連接。周邊元件處理和記憶體陣列處理之間相互的反褶積(de-convolution)可以避免記憶體陣列引起的熱預算對周邊元件的影響，並改進所產生的3D記憶體元件的性能。因此，遮罩層可以形成在任一襯底上，並且包括廣泛的導電材料。
圖1繪示出了根據本公開的一些實施例的具有遮罩層102的示例性3D記憶體元件100的截面圖。3D記憶體元件100代表非單片3D記憶體元件的示例。 術語「非單片」意指3D記憶體元件100的部件(例如周邊元件和記憶體陣列)可以單獨地形成在不同的襯底上並且隨後進行連接以形成3D記憶體元件。3D記憶體元件100可以包括襯底104，襯底104可以包括矽(例如，單晶矽)、鍺矽(SiGe)、砷化矽(GaAs)、鍺(Ge)、矽覆絕緣體(SOI)或任何其它適合的材料。
3D記憶體元件100可以包括位於襯底104上的周邊元件。周邊元件可以形成在「襯底」104上，其中周邊元件的整體或部分形成在襯底104(例如， 在襯底104的頂表面之下)和/或直接在襯底104上。周邊元件可以包括形成在襯底104上的複數個電晶體106。隔離區108(例如，淺溝槽隔離(STIS))和摻雜區(例如，電晶體106的源極區和汲極區)也可以在襯底104中形成。
在一些實施例中，周邊元件可以包括用於促進3D記憶體元件100的操作的任何適合的數位、類比和/或混合訊號周邊電路。例如，周邊元件可以包括頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器、電荷泵、電流或電壓基準或電路的任何主動或被動元件(例如電晶體、二極體、電阻器或電容器)中的一個或複數個。在一些實施例中，周邊元件使用互補金屬氧化物半導體(CMOS)技術(也被稱為「CMOS晶片」)形成在襯底104上。
3D記憶體元件100可以包括位於電晶體106上方的互連層110(本文被稱為「周邊互連層」)，以向電晶體106傳輸電訊號和從電晶體106傳輸電訊號。 周邊互連層110可以包括複數個互連(也被稱為「接觸件」)，包括橫向互連線112和豎直互連接入(通孔)接觸件114。如本文所使用的，術語「互連」可以廣泛地包括任何適合類型的互連，例如中端線(MEOL)互連和後端線(BEOL)互連。周邊互連層110可以進一步包括一個或複數個層間電介質(ILD)層(也被稱為「金屬間電介質(IMD)層」)，其中互連線112和通孔接觸件114可以形成。 也就是說，周邊互連層110可以包括複數個ILD層中的互連線112和通孔114。周邊互連層110中的互連線112和通孔接觸件114可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或它們的任何組合。周邊互連層110中的ILD層可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)電介質或它們的任何組合。
3D記憶體元件100可以包括位於周邊元件上方的記憶體陣列元件。要注意的是，在圖1A中添加了x軸和y軸，以進一步示出3D記憶體元件100中的部件的空間關係。襯底104包括在x方向(橫向方向或寬度方向)上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所使用的，一個部件(例如，層或元件)是位於半導體元件(例如，3D記憶體件100)的另一個部件(例如，層或元件)「上」、「上方」還是「下方」是當襯底在y方向上位於半導體元件的最低平面中時相對於在y方向(豎直方向或厚度方向)上的半導體元件(例如，襯底104)的襯底來確定的。在整個本公開中應用了描述空間關係的相同概念。
在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中記憶體單元以NAND記憶體串116的陣列的形式被提供，每個NAND記憶體串都豎直地在周邊元件(例如電晶體106)和襯底104上方延伸。記憶體陣列元件可以包括NAND記憶體串116，其豎直地延伸穿過多個對，每個對包括導體層120和電介質層122(本文被稱為「導體/電介質層對」)。疊置導體/電介質層對也被稱為「交替導體/電介質疊置體」124。交替導體/電介質疊置體124中的導體層120和電介質層122在豎直方向上交替。換言之，除了交替導體/電介質疊置體124的頂部或底部處的層之外，每個導體層120可以由兩側上的兩個電介質層122鄰接，並且每個電介質層122可以由兩側上的兩個導體層120鄰接。導體層120均可以具有相同的厚度或不同的厚度。類似地，電介質層122均可以具有相同的厚度或不同的厚度。導體層120可以包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或它們的任何組合。電介質層122可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或它們的任何組合。
如圖1A中所示，每個NAND記憶體串116可以包括半導體通道126和 電介質層128(也被稱為「記憶體膜」)。在一些實施例中，半導體通道126包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，電介質層128是包括隧穿層、儲存層(也被稱為「電荷捕獲/儲存層」)和阻障層的複合層。每個NAND記憶體串116可以具有圓柱形(例如，柱形)。根據一些實施例，半導體通道126、隧穿層、儲存層和阻障層沿著從中心朝向柱的外表面的方向以這種順序佈置。 隧穿層可以包括氧化矽、氮氧化矽或它們的任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或它們的任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)電介質、或者它們的任何組合。在一個示例中，阻障層可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。在另一個示例中，阻障層可以包括高k電介質層，例如氧化鋁(Al2O3)，或氧化鉿(HfO2)或氧化鉭(Ta2O5)層等。
在一些實施例中，NAND記憶體串116還包括複數個控制門(每個都是字元線的一部分)。交替導體/電介質疊置體124中的每個導體層120可以充當NAND記憶體串116的每個記憶體單元的控制閘極。每個NAND記憶體串116可以包括位於其上端的源極選擇閘極和位於其下端的汲極選擇閘極。如本文所使用的，部件(例如，記憶體NAND串116)的「上端」是在y方向上遠離襯底104的端部，並且部件的下端(例如，NAND記憶體串116)是在y方向上更靠近襯底104的端部。對於每個NAND記憶體串116，源極選擇閘極可以設置在汲極選擇閘極上方。
在一些實施例中，記憶體陣列元件還包括閘極線狹縫(「GLS」)130，其豎直地延伸穿過交替導體/電介質疊置體124。GLS 130可以用於透過閘極替換製程在交替導體/電介質疊置體124中形成導體/電介質層對。在一些實施例中，GLS 130首先用電介質材料填充，例如氧化矽、氮化矽或它們的任何組合，以用 於將NAND記憶體串陣列分離成不同的區域(例如，記憶體指狀物和/或記憶體塊)。然後，GLS 130用導電和/或半導體材料填充，例如W、Co、多晶矽或它們的任何組合，以用於對陣列公共源極(ACS)進行電控制。
在一些實施例中，記憶體陣列元件進一步包括交替導體/電介質疊置體124的階梯結構區域中的字元線通孔接觸件132。字元線通孔接觸件132可以在電介質層內豎直地延伸。每個字元線通孔接觸件132可以使其上端與交替導體/電介質疊置體124中的對應導體層120接觸，以單獨地定址記憶體陣列元件的對應字元線。在一些實施例中，接觸孔和/或接觸溝槽還用阻障層、黏合膠層和/或除導體之外的晶種層填充。
在一些實施例中，記憶體陣列元件還包括半導體層118，其設置在NAND記憶體串116上方並與NAND記憶體串116接觸，例如，在每個NAND記憶體串116的上端。交替導體/電介質疊置體124可以設置在半導體層118下方。半導體層118可以是在其上形成記憶體陣列元件的減薄襯底。在一些實施例中，半導體層118包括單晶矽，其中半導體層118被稱為「單晶矽層」。在一些實施例中，半導體層118可以包括SiGe、GaAs、Ge或任何其它適合的材料。半導體層118還可以包括隔離區和摻雜區(例如，用作NAND記憶體串116的陣列公共源極)。隔離區(未示出)可以跨越半導體層118的整個厚度或部分厚度延伸以電隔離摻雜區。
類似於周邊元件，3D記憶體元件100的記憶體陣列元件還可以包括用於向NAND記憶體串116傳輸電訊號和從NAND記憶體串116傳輸電訊號的互連層。如圖1A中所示，3D記憶體元件100可以包括位於NAND記憶體串116和半導 體層118下方的互連層134(本文被稱為「陣列互連層」)。陣列互連層134可以包括複數個互連，包括互連線140和在一個或複數個ILD層中的通孔接觸件142。在一些實施例中，陣列互連層134中的互連包括局部互連144(例如，位線通孔接觸件)，每個局部互連使其上端與對應NAND記憶體串116的下端接觸，並且使其下端與互連線140或通孔接觸件142接觸。局部互連144可以直接與交替導體/電介質疊置體124中的部件(例如，NAND記憶體串116、TAC 146和GLS 130)接觸以用於扇出。
儘管在圖1A中未示出，但是另一互連層(本文被稱為「BEOL互連層」)可以形成在半導體層118上方，並且包括一個或複數個ILD層中的互連(例如，互連線和通孔接觸件)。BEOL互連層和陣列互連層134可以形成在半導體層118的相對側。在一些實施例中，BEOL互連層中的互連可以在3D記憶體元件100和周邊電路之間傳輸電訊號。
在一些實施例中，記憶體陣列元件還包括一個或複數個TAC 146，其豎直地延伸穿過交替導體/電介質疊置體124。TAC 146可以延伸穿過交替導體/電介質疊置體124的整體(例如，其中所有的導體/電介質層對)和半導體層118的至少一部分。TAC 146的上端可以接觸BEOL互連層中的互連，並且TAC 146的下端可以與陣列互連層134中的另一個互連140或142接觸。因此，TAC 146可以在周邊互連層110與BEOL互連層之間進行電連接，並將來自周邊元件的電訊號傳送到3D記憶體元件100的BEOL互連。
在3D記憶體元件100的操作中(當使用3D記憶體元件100時，例如執行單元讀取、寫入/程式設計、擦除、置位元、升壓等)，周邊互連層110和陣列 互連層134中的互連之間的耦合效應會導致訊號失真。為了解決這個問題，如圖1A中所示，3D記憶體元件100包括電晶體106與NAND記憶體串116之間的遮罩層102。在一些實施例中，在周邊互連層110與陣列互連層134之間形成遮罩層102，以減少在3D記憶體元件100的操作期間的相鄰互連層中的互連之間的耦合效應。如圖1A中所示，周邊互連層110設置在電晶體106與遮罩層102之間，並且陣列互連層134設置在NAND記憶體串116與遮罩層102之間。
遮罩層102可以包括一個或複數個傳導區148和一個或複數個隔離區150。傳導區148可以包括導電材料，該導電材料具有比未摻雜半導體材料更高的導電率，例如未摻雜的矽(例如，非晶矽、單晶矽或多晶矽)。在一些實施例中，傳導區148在約20℃下具有至少約1×104S/m的導電率，例如在20℃下為至少1×104S/m。在一些實施例中，傳導區148在約20℃下具有約1×104S/m與約1×108S/m之間的導電率；例如在20℃下為1×104S/m與1×108S/m之間(例如在20℃下為1×104S/m、1×105S/m、5×105S/m、1×106S/m、2×106S/m、3×106S/m、4×106S/m、5×106S/m、6×106S/m、7×106S/m、8×106S/m、9×106S/m、1×107S/m、2×107S/m、3×107S/m、4×107S/m、5×107S/m、6×107S/m、7×107S/m、8×107S/m、9×107S/m、1×108S/m、由這些值中的任何值透過下限值界定的任何範圍、或由這些值中的任何兩個值限定的任何範圍)。傳導區148中的導電材料可以包括但不限於金屬、金屬合金、金屬矽化物、摻雜半導體和導電有機材料。在一些實施例中，傳導區148包括一種或多種金屬，例如W、Cu、Co、Al、鎳(Ni)和鈦(Ti)。傳導區148還可以包括任何其它適合的金屬，例如銀(Ag)、金(Au)、鉑(Pt)、釕(Ru)等。在一些實施例中，傳導區148包括一種或多種金屬合金，每種合金都是Cu、Co、Ni、Ti和W中的至少兩種的合金(例如，TiNi合金或TiNi合金和TiW合金的組合)或任何其它適合的金屬合金(例如Ag、Al、Au、Pt、 鐵(Fe)、鉻(Cr)等)。在一些實施例中，傳導區148包括一種或多種金屬矽化物，例如矽化銅、矽化鈷、矽化鎳、矽化鈦和矽化鎢。傳導區148還可以包括任何其它適合的金屬矽化物，例如矽化銀、矽化鋁、矽化金、矽化鉑等。在一些實施例中，傳導區148包括以一定濃度用摻雜劑進行摻雜的半導體材料，使得傳導區域148的導電率增加到上述範圍。在一些實施例中，傳導區148包括導電有機材料，例如具有上述範圍內的導電率的導電聚合物。
在一些實施例中，遮罩層102具有的厚度在約1nm和約1μm之間，例如在1nm和1μm之間(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、由這些值中的任何值透過下限值界定的任何範圍、或由這些值中的任何兩個值限定的任何範圍)。在一些實施例中，遮罩層102具有的厚度在大約1μm和大約20μm之間，例如在1μm和20μm之間(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、由這些值中的任何值透過下限值界定的任何範圍、或由這些值中的任何兩個值限定的任何範圍)。在一些實施例中，遮罩層102是具有複數個膜的複合層，例如一個或複數個導電膜和電介質膜。上述厚度範圍可以指的是複合遮罩層的總厚度或複合遮罩層中的(複數個)導電膜的厚度。
遮罩層102可以被圖案化以在不同的佈置中形成具有不同數量的傳導區148和隔離區150的任何適合佈局。如圖1A中所示，為了將疊置記憶體陣列 元件(例如，NAND記憶體串116)和周邊元件(例如，電晶體106)電連接在3D記憶體元件100的不同平面上，在周邊互連層110和陣列互連層134之間形成互連。作為結果，3D記憶體元件100可以包括豎直地延伸穿過遮罩層102的通孔接觸件152。通孔接觸件152可以與周邊互連層110中的互連和陣列互連層134中的互連進行接觸。
在一些實施例中，隔離區150延伸跨過遮罩層102的整個厚度，以電隔離傳導區148和通孔接觸件152。隔離區150可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜的氧化矽、任何其它適合的電介質材料、或它們的任何組合。圖案化製程(例如，微影和乾式/濕式蝕刻)可以用於圖案化遮罩層102中的隔離區150。然後，可以透過在圖案化區域中的電介質材料的熱生長和/或薄膜沉積來形成隔離區150。
例如，圖2繪示出了根據一些實施例的示例性遮罩層202的平面視圖。如圖2中所示，遮罩層202包括傳導區204和隔離區206，以用於電隔離傳導區204和延伸穿過遮罩層202的通孔接觸件208。傳導區204可以大體上覆蓋襯底200的整個區域，除了由隔離區206和通孔接觸件208佔據的區域之外。
除了穿過遮罩層102容納通孔接觸件152外，遮罩層102的佈局可以相對於其覆蓋的區域而變化。例如，圖3A-3B繪示出了根據各種實施例的遮罩層302和310的示例性佈局。如圖3A中所示，相鄰的互連層中的互連306和308由遮罩層302豎直地分隔開。遮罩層302的傳導區304大體上覆蓋襯底300的整個區域(除了由隔離區和通孔接觸件佔據的區域，未示出)，而不考慮互連306和308的佈局。如圖3B中所示，遮罩層310的傳導區312不會大體上覆蓋襯底300的整個區 域，而相反地覆蓋由遮罩層310分隔開的相鄰互連層中的互連306和互連308的區域(例如，圖1A中的周邊互連層110和陣列互連層134)。可以理解的是，遮罩層的佈局不限於上述示例，並且只要其傳導區至少覆蓋由遮罩層分隔開的相鄰互連層中的互連的區域，則可以在不同的實施例中變化。
在一些實施例中，傳導區304(具有諸如金屬之類的導電材料)的面積低於襯底300的面積的50%，以避免金屬擴散問題和/或增加兩個半導體晶片(其具有相應的周邊元件和記憶體陣列元件)之間的混合鍵合的強度。也就是說，根據一些實施例，隔離區(具有諸如氧化矽等的電介質材料)的面積高於襯底300的面積的50%。
參考圖1A，遮罩層102的傳導區148被配置為在3D記憶體元件100的操作期間接收接地電壓。在3D記憶體元件100的操作期間，傳導區148可以電連接到電壓源154(或地)。在一些實施例中，接地電壓在大約0.1V和大約50V之間(例如，0.1V、0.2V、0.3V、0.4V、0.5V、0.6V、0.7V、0.8V、0.9V、1V、2V、3V、4V、5V、6V、7V、8V、9V、10V、15V、20V、25V、30V、35V、40V、45V、50V、由這些值中的任何值透過下限值界定的任何範圍、或由這些值中的任何兩個值限定的任何範圍)。可以理解的是，可以基於遮罩層102的各種屬性(例如厚度和導電率)來調節接地電壓。在3D記憶體元件100的操作期間，施加到遮罩層102的傳導區148的接地電壓可以減少(或避免)周邊互連層110和陣列互連層134中的互連之間的耦合效應。
可以在陣列互連層134和周邊互連層110之間形成鍵合界面A或B。在一些實施例中，在陣列互連層134和遮罩層102之間形成鍵合界面A。在一些實施 例中，在周邊互連層110和遮罩層102之間形成鍵合界面B。如圖1A中所示，周邊元件(例如，電晶體106)在鍵合後被設置在3D記憶體元件100中的記憶體陣列元件(例如，NAND記憶體串116)下方。
在一些實施例中，包括周邊元件(例如，電晶體106)、周邊互連層110和遮罩層102的周邊元件晶片在鍵合界面A處以面對面的方式鍵合到記憶體陣列元件晶片，包括NAND記憶體陣列116和陣列互連層134。在一些實施例中，包括周邊元件(例如，電晶體106)和周邊互連層110的周邊元件晶片在鍵合界面B處以面對面的方式鍵合到記憶體陣列元件晶片，包括NAND記憶體串116、陣列互連層134和遮罩層102。也就是說，遮罩層102可以覆蓋在周邊元件晶片或記憶體陣列元件晶片的頂部上。周邊元件晶片和記憶體陣列元件晶片可以使用混合鍵合(也被稱為「金屬/電介質混合鍵合」)來鍵合，這是一種直接鍵合技術(例如，在不使用諸如焊料或黏合劑之類的中間層的情況下形成鍵合)並且可以同時獲得金屬-金屬鍵合和電介質-電介質鍵合。在一些實施例中，在鍵合界面A或B處在遮罩層102的表面上形成電介質膜(未示出)，以提高混合鍵合的強度。 在圖1A中，可以在遮罩層102和周邊互連層110之間或在遮罩層102和陣列互連層134之間形成電介質膜。
圖1B繪示出了根據本公開的一些實施例的具有遮罩層103的另一示例性3D記憶體元件101的截面圖。類似於以上圖1A中所述的3D記憶體元件100，3D記憶體元件101表示非單片3D記憶體元件的示例，其中周邊元件晶片和記憶體陣列元件晶片在鍵合界面A或B處獨立地形成並以面對面的方式鍵合。與以上圖1A中所述的3D記憶體元件100(其中周邊元件位於記憶體陣列元件下方)不同的是，圖1B中的3D記憶體元件101包括設置在記憶體陣列元件上方的周邊元 件。可以理解的是，3D記憶體元件100和101兩者中的相似結構的細節(例如，材料、製造製程、功能等)在以下可以不重複。
3D記憶體元件101可以包括襯底105上的記憶體陣列元件。在一些實施例中，NAND記憶體串107的陣列均豎直地延伸穿過襯底105上的交替導體/電介質疊置體109。交替導體/電介質疊置體109可以包括複數個對，每個對包括導體層111和電介質層113。如圖1B中所示，每個NAND記憶體串107可以包括半導體通道115和電介質層117(也被稱為「記憶體膜」)。
在一些實施例中，記憶體陣列元件還包括豎直地延伸穿過交替導體/電介質疊置體109的GLS 119。GLS 119可以用於透過閘極替換製程在交替導體/電介質疊置體109中形成導體/電介質層對。在一些實施例中，GLS 119首先用電介質材料填充，例如氧化矽、氮化矽或它們的任何組合，以用於將NAND記憶體串陣列分隔成不同的區域(例如，記憶體指狀物和/或記憶體塊)。在一些實施例中，記憶體陣列元件還包括位於交替導體/電介質疊置體109的階梯結構區域中的字元線通孔接觸件121。字元線通孔接觸件121可以在電介質層內豎直地延伸。 每個字元線通孔接觸件121可以使其下端與交替導體/電介質疊置體109中對應的傳導層111接觸，以單獨地定址記憶體陣列元件的對應字元線。
3D記憶體元件101可以包括位於NAND記憶體串107上方的互連層123(本文被稱為「陣列互連層」)，以將電訊號傳輸到NAND記憶體串107和從NAND記憶體串107傳輸電訊號。陣列互連層123可以包括複數個互連，包括互連線125和通孔接觸件127。在一些實施例中，陣列互連層123中的互連還包括局部互連(例如，位線和位線接觸件)，每個局部互連與對應的NAND記憶體串107 的上端接觸，以單獨地定址對應的NAND記憶體串107。在一些實施例中，陣列互連層123中的互連還包括與NAND記憶體串107的陣列公共源極接觸的源極線。
3D記憶體元件101可以包括設置在記憶體陣列元件(例如，NAND記憶體串107)上方的周邊元件(例如，電晶體131)。3D記憶體元件101還可以包括半導體層129(例如，減薄襯底)，半導體層129設置在周邊元件(例如，電晶體131)上方並與周邊元件接觸。周邊元件的整體或部分可以形成在半導體層129上方(例如，在半導體層129的底表面上方)和/或直接形成在半導體層129下方。 周邊元件可以包括複數個電晶體131。半導體層129可以是其上形成周邊元件(例如電晶體131)的減薄襯底。在一些實施例中，半導體層129包括單晶矽，其中半導體層129可以被稱為「單晶矽層」。在一些實施例中，半導體層129可以包括SiGe、GaAs、Ge或任何其它適合的材料。隔離區133(例如，STI)和摻雜區(例如，電晶體131的源極區或汲極區)也可以形成在半導體層129中。
類似於記憶體陣列元件，3D記憶體元件101的周邊元件還可以包括用於向電晶體131傳輸電訊號和從電晶體131傳輸電訊號的互連層。如圖1B中所示，3D記憶體元件101可以包括位於電晶體131和半導體層129下方的互連層137(本文被稱為「周邊互連層」)並且還包括位於電晶體131和半導體層129上方的互連層(本文被稱為「BEOL互連層」)。
BEOL互連層可以包括一個或複數個ILD層中的複數個互連。在一些實施例中，BEOL互連層包括可以在3D記憶體元件101和周邊電路之間傳輸電訊號的任何適合的BEOL互連。周邊互連層137可以包括複數個互連，包括一個或複數個ILD層中的互連線139和通孔接觸件141。在一些實施例中，周邊互連層137 中的互連還包括豎直地延伸穿過半導體層129的通孔接觸件135(例如，穿矽通孔(TSV)，如果半導體層129是減薄的矽襯底)。
在3D記憶體元件101的操作中(當使用3D記憶體元件101時，例如執行單元讀取、寫入/程式設計、擦除、置位、升壓等)，陣列互連層123和周邊互連層137中的互連之間的耦合效應會導致訊號失真。為了解決這個問題，如圖1B中所示，3D記憶體元件101包括NAND記憶體串107與周邊元件(例如，電晶體131)之間的遮罩層103。在一些實施例中，在陣列互連層123和周邊互連層137之間形成遮罩層103，以減少在3D記憶體元件101的操作期間的相鄰互連層中的互連之間的耦合效應。如圖1B中所示，陣列互連層123設置在NAND記憶體串107和遮罩層103之間，並且周邊互連層137設置在電晶體131和遮罩層103之間。
遮罩層103可以包括一個或複數個傳導區147和一個或複數個隔離區149。遮罩層103可以被圖案化以在不同佈置中形成具有不同數量的傳導區147和隔離區149的任何適合的佈局。如圖1B中所示，為了將疊置記憶體陣列元件(例如，NAND記憶體串107)和周邊元件(例如，電晶體131)電連接在3D記憶體元件101的不同平面上，在陣列互連層123和周邊互連層137之間形成互連。作為結果，3D記憶體元件101可以包括豎直地延伸穿過遮罩層103的通孔接觸件151。 通孔接觸件151可以與陣列互連層123中的互連和周邊互連層137中的互連進行接觸。在一些實施例中，隔離區149延伸跨過遮罩層103的整個厚度，以電隔離傳導區147和通孔接觸件151。
在一些實施例中，遮罩層103的傳導區147被配置為在3D記憶體元件101的操作期間接收接地電壓。在3D記憶體元件101的操作期間，傳導區147可以 電連接到電壓源153(或地)。可以理解的是，可以基於遮罩層103的各種屬性(例如厚度和導電率)來調節接地電壓。在3D記憶體元件101的操作期間，施加到遮罩層103的傳導區147的接地電壓可以減少(或避免)陣列互連層123和周邊互連層137中的互連之間的耦合效應。可以理解的是，遮罩層103(及其傳導區147和隔離區149)的其它屬性可以與上面關於圖1A、2和3A-3B中的遮罩層102所描述的那些類似。
可以在陣列互連層123和周邊互連層137之間形成鍵合界面A或B。在一些實施例中，在周邊互連層137和遮罩層103之間形成鍵合界面A。在一些實施例中，在陣列互連層123和遮罩層103之間形成鍵合界面B。如圖1B中所示(並且不同於圖1A)，周邊元件(例如，電晶體131)在鍵合後被設置在3D記憶體元件101中的記憶體陣列元件(例如，NAND記憶體串107)上方。
在一些實施例中，包括周邊元件(例如，電晶體131)、周邊互連層137和遮罩層103的周邊元件晶片在鍵合界面B處以面對面的方式鍵合到記憶體陣列元件晶片，包括NAND記憶體陣列107和陣列互連層123。在一些實施例中，包括周邊元件(例如，電晶體131)和周邊互連層137的周邊元件晶片在鍵合界面A處以面對面的方式鍵合到記憶體陣列元件晶片，包括NAND記憶體串107、陣列互連層123和遮罩層103。也就是說，遮罩層103可以覆蓋在周邊元件晶片或記憶體陣列元件晶片的頂部上。周邊元件晶片和記憶體陣列元件晶片可以使用混合鍵合來鍵合。在一些實施例中，在鍵合界面A或B處在遮罩層103的表面上形成電介質膜(未示出)，以提高混合鍵合的強度。在圖1B中，可以在遮罩層103和周邊互連層137之間或在遮罩層103和陣列互連層123之間形成電介質膜。
圖4A-4D繪示出了根據本公開的一些實施例的用於形成示例性周邊元件晶片的製造製程。根據一些實施例，圖5A-5E繪示出了用於形成示例性記憶體陣列元件晶片的製造製程。圖6繪示出了根據一些實施例的用於鍵合示例性記憶體陣列元件晶片和具有遮罩層的示例性周邊元件晶片的製造製程。圖7示出了根據一些實施例的用於鍵合具有遮罩層的另一示例性記憶體陣列元件晶片和另一示例性周邊元件晶片的製造製程。圖8-9是根據各種實施例的用於形成具有遮罩層的示例性3D記憶體元件的方法的流程圖。包括圖1A中所描繪的3D記憶體元件100和圖1B中所描繪的3D記憶體元件101的圖4-9中所描繪的3D記憶體元件的示例將一起描述。可以理解的是，方法800和900中所示的步驟不是窮舉的，並且其它步驟也可以在所示的步驟之前、之後或之間執行。此外，步驟中的一些可以同時執行，或者以不同於圖8-9中所示的循序執行。
參考圖8，方法800以步驟802開始，其中在襯底上形成周邊元件。參考圖9，方法900包括步驟908，其中在襯底上形成周邊元件。襯底可以是矽襯底。 如圖4A中所示，在矽襯底402上形成周邊元件。周邊元件可以包括形成在矽襯底402上的複數個電晶體404。電晶體404可以透過複數個製程形成，包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、化學機械拋光(CMP)和任何其它適合的製程。在一些實施例中，透過離子注入和/或熱擴散，在矽襯底402中形成摻雜區，其起到例如電晶體404的源極區和/或汲極區的作用。在一些實施例中，還透過濕式/乾式蝕刻和薄膜沉積在矽襯底402中形成隔離區406(例如，STI)。
如圖8中所示，方法800繼續進行到步驟804，其中在周邊元件上方形成互連層(例如，周邊互連層)。參考圖9，方法900包括步驟910，其中在周邊 元件上方形成互連層(例如，周邊互連層)。周邊互連層可以包括一個或複數個ILD層中的第一複數個互連。如圖4B中所示，可以在矽襯底402上和電晶體404上方形成周邊互連層408。周邊互連層408可以包括互連，包括複數個ILD層中的MEOL和/或BEOL的互連線410和通孔接觸件412，以與周邊元件(例如，電晶體404)進行電連接。
在一些實施例中，周邊互連層408包括複數個ILD層和在複數個過程中形成於其中的互連。例如，互連線410和通孔接觸件412可以包括由一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD、電鍍、化學鍍或它們的任何組合)沉積的導電材料。用於形成互連線410和通孔接觸件412的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或任何其它適合的製程。ILD層可以包括由一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或它們的任何組合)沉積的電介質材料。圖4B中所示的ILD層和互連可以統稱為「互連層」(例如，周邊互連層408)。
如圖8中所示，方法800繼續進行到步驟806，其中在互連層(例如，周邊互連層)上方形成遮罩層。步驟806可以包括在周邊互連層上方形成傳導區和隔離區。傳導區可以覆蓋周邊互連層中的互連的區域。在一些實施例中，遮罩層的傳導區大體上覆蓋襯底的區域。方法800還可以包括(複數個)附加步驟以形成豎直地延伸穿過遮罩層並與周邊互連層的互連接觸的接觸件(例如，通孔接觸件)。該接觸件可以透過隔離區與遮罩層中的傳導區電隔離。
如圖4C中所示，可以在周邊互連層408的頂表面上形成導電膜414。導電膜414中的導電材料可以包括但不限於金屬、金屬合金、金屬矽化物、摻雜 半導體和導電有機材料。在一些實施例中，導電膜414包括一種或多種金屬，例如Cu、Co、Ni、Ti、W或任何其它適合的金屬。在一些實施例中，導電膜414包括一種或多種金屬合金，每種金屬合金是Cu、Co、Ni、Ti、W中的至少兩種的合金(例如，TiNi合金或TiNi合金和TiW合金的組合)或任何其它適合的金屬合金。在一些實施例中，導電膜414包括一種或多種金屬矽化物，例如矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢或任何其它適合的金屬矽化物。在一些實施例中，導電膜414包括一種或多種摻雜半導體，例如摻雜多晶矽、摻雜非晶矽或任何其它適合的摻雜半導體。在一些實施例中，導電膜414包括一種或多種導電有機材料，例如導電聚合物或任何其它適合的導電有機材料。
導電膜414可以透過一種或多種薄膜沉積製程形成，包括但不限於CVD、PVD、ALD、電鍍、化學鍍或它們的任何組合。根據導電膜414中的導電材料，導電膜414的沉積可以涉及複數個製程。在一些實施例中，金屬矽化物導電膜的沉積涉及沉積矽膜、沉積金屬膜、以及透過熱處理(例如，退火、燒結或任何其它適合的製程)對矽和金屬膜進行矽化。在一些實施例中，摻雜半導體導電膜的沉積涉及沉積半導體膜和透過離子注入和/或熱擴散用摻雜劑摻雜半導體膜。在一些實施例中，導電有機材料膜的沉積涉及蒸發或基於溶劑的塗層，例如旋塗和絲網印刷。
在一些實施例中，經沉積的導電膜414具有的厚度在約1nm和約1μm之間，例如在1nm和1μm之間(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、 900nm、950nm、1μm、由這些值中的任何值透過下限值界定的任何範圍、或由這些值中的任何兩個值限定的任何範圍)。在一些實施例中，經沉積的導電膜414具有的厚度在約1μm和約20μm之間，例如在1μm和約20μm之間(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、由這些值中的任何值透過下限值界定的任何範圍、或由這些值中的任何兩個值限定的任何範圍)。
如圖4C中所示，可以在導電膜414上形成電介質膜416。電介質膜416可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質或它們的任何組合。電介質膜416可以透過熱生長和/或一個或複數個薄膜沉積製程(包括但不限於CVD、PVD、ALD或它們的任何組合)來形成。
如圖4D中所示，導電膜414可以被圖案化，以形成具有傳導區420和一個或複數個隔離區422的遮罩層418。在一些實施例中，導電膜414被圖案化以形成隔離區422，並且導電膜414中的剩餘導電材料成為傳導區420。傳導區420和隔離區422在本文可以被統稱為遮罩層418。隔離區422可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽、任何其它適合的電介質材料或它們的任何組合。圖案化製程(例如，微影和乾式/濕式蝕刻)可以用於圖案化遮罩層418中的隔離區422。然後可以透過在圖案化區域中進行對電介質材料的熱生長和/或薄膜沉積來形成隔離區422。遮罩層418可以被圖案化以在如以上關於圖2和圖3A-3B所述的不同佈置中形成任何適合的佈局。
如圖4D中所示，一個或複數個通孔接觸件424可以形成穿過電介質膜 416和遮罩層418，並且與周邊互連層408中的互連410和412接觸。通孔接觸件424可以透過隔離區422與遮罩層418的傳導區420電隔離。在一些實施例中，透過使用圖案化製程(例如，對電介質膜416中的電介質材料和遮罩層418中的導電材料的微影和乾式/濕式蝕刻)首先圖案化通孔穿過電介質膜416和遮罩層418來形成通孔接觸件424。通孔可以用導體(例如W)填充。在一些實施例中，填充通孔包括在沉積導體之前沉積阻障層、黏合層和/或晶種層。
如圖8中所示，方法800繼續進行到步驟808，其中在襯底上形成交替導體/電介質疊置體和複數個記憶體串，每個記憶體串豎直地延伸穿過交替導體/電介質疊置體。參考圖9，方法900包括步驟902，其中在襯底上形成交替導體/電介質疊置體和複數個記憶體串，每個記憶體串豎直地延伸穿過交替導體/電介質疊置體。在一些實施例中，還形成了豎直地延伸穿過交替導體/電介質疊置體的接觸件(例如，TAC)。
如圖5A中所示，在矽襯底502上形成第一電介質層504和第二電介質層506的對(本文被稱為「電介質層對」)。疊置電介質層對可以形成交替電介質疊置體508。交替電介質疊置體508可以包括與第一電介質層504不同的第一電介質層504和第二電介質層506的交替疊置體。在一些實施例中，每個電介質層對包括氮化矽層和氧化矽層。在一些實施例中，第一電介質層504均可以具有相同的厚度或具有不同的厚度。類似地，第二電介質層506均可以具有相同的厚度或具有不同的厚度。交替電介質疊置體508可以由一種或多種薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或它們的任何組合。在一些實施例中，交替電介質疊置體508可以由複數個導體/電介質層對(即導體層(例如，多晶矽)和電介質層(例如，氧化矽)的交替疊置體)代替。
如圖5B中所示，在矽襯底502上形成NAND記憶體串510。交替電介質疊置體508的每個第一電介質層504可以由導體層512代替，從而在交替導體/電介質疊置體514中形成複數個導體/電介質層對。用傳導層512替換第一電介質層504可以透過對第二電介質層506選擇性的第一電介質層504的濕式/乾式蝕刻來執行，並且用傳導層512填充結構。傳導層512可以包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、多晶矽、矽化物或它們的任何組合。傳導層512可以透過薄膜沉積製程來填充，例如CVD、ALD、任何其它適合的製程，或它們的任何組合。NAND記憶體串510均可以豎直地延伸穿過交替導體/電介質疊置體514。在一些實施例中，交替導體/電介質疊置體514中的傳導層512用於形成NAND記憶體串510的選擇門和字元線。交替導體/電介質疊置體514中的傳導層512中的至少一些(例如，除頂部和底部傳導層512外)均可以用作NAND記憶體串510的字元線。
在一些實施例中，用於形成NAND記憶體串510的製造製程還包括形成豎直地延伸穿過交替導體/電介質疊置體514的半導體通道516。在一些實施例中，用於形成NAND記憶體串510的製造製程還包括在半導體通道516與交替導體/電介質疊置體514中的複數個導體/電介質層對之間形成電介質層518(記憶體膜)。電介質層518可以是複合電介質層，例如複數個電介質層的組合，包括但不限於隧穿層、儲存層和阻障層。
隧穿層可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或它們的任何組合。儲存層可以包括用於儲存電荷以進行記憶體操作的材料。儲存層材料可以包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、 或它們的任何組合。阻障層可以包括電介質材料，包括但不限於氧化矽或氧化矽/氮氧化矽/氧化矽(ONO)的組合。阻障層還可以包括高k電介質層，例如Al2O3層。半導體通道446和電介質層448可以透過諸如ALD、CVD、PVD、任何其它適合的製程或它們的任何組合之類的製程來形成。
如圖5B中所示，可以在矽襯底502上方形成豎直地延伸穿過交替導體/電介質疊置體514的GLS 520。GLS 520可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或它們的任何組合。GLS 520可以透過乾式/濕式蝕刻製程形成，以穿過交替導體/電介質疊置體514形成豎直開口，接著進行填充過程，以用電介質材料填充開口。開口可以透過CVD、PVD、ALD、任何其它適合的製程或它們的任何組合來填充。
如圖5B中所示，在矽襯底502上方形成字元線通孔接觸件522。每個字元線通孔接觸件522可以豎直地延伸穿過電介質層。在一些實施例中，字元線通孔接觸件522的下端落在NAND記憶體串510(例如，傳導層512)的字元線上，使得每個字元線通孔接觸件522與對應的導體層512電連接。在一些實施例中，用於形成字元線通孔接觸件522的製造製程包括使用乾式/濕式蝕刻製程形成豎直開口，接著用導體材料和其它材料(例如，阻障層、黏合層和/或晶種層)填充開口以用於導體填充、黏合和/或其它目的。字元線通孔接觸件522可以包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或它們的任何組合。 字元線通孔接觸件522的開口可以透過ALD、CVD、PVD、電鍍、任何其它適合的製程或它們的任何組合來用導電材料和其它材料填充。
如圖8中所示，方法800繼續進行到步驟810，其中在記憶體串上方形 成互連層(例如，陣列互連層)。參考圖9，方法900包括步驟904，其中在記憶體串上方形成互連層(例如，陣列互連層)。陣列互連層可以包括一個或複數個ILD層中的第二複數個互連。如圖5C中所示，可以在交替導體/電介質疊置體514和NAND記憶體串510上方形成陣列互連層524。陣列互連層524可以包括互連，包括互連線526和一個或複數個ILD層中的通孔接觸件528，以用於向NAND記憶體串510傳輸電訊號和從NAND記憶體串510傳輸電訊號。
在一些實施例中，陣列互連層524包括複數個ILD層和在複數個過程中形成於其中的互連。例如，互連線526和通孔接觸件528可以包括由一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD、電鍍、化學鍍或它們的任何組合)沉積的導電材料。用於形成互連線526和通孔接觸件528的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或任何其它適合的製程。ILD層可以包括由一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或它們的任何組合)沉積的電介質材料。圖5C中所示的ILD層和互連可以被統稱為「互連層」(例如，陣列互連層524)。
如圖9中所示，方法900繼續進行到步驟906，其中在互連層(例如，陣列互連層)上方形成遮罩層。步驟906可以包括在陣列互連層上方形成傳導區和隔離區。傳導區可以覆蓋陣列互連層中的互連的區域。在一些實施例中，遮罩層的傳導區大體上覆蓋襯底的區域。方法900還可以包括(多種)附加步驟以形成豎直地延伸穿過遮罩層並與陣列互連層的互連接觸的接觸件(例如，通孔接觸件)。該接觸件可以透過隔離區與遮罩層中的傳導區電隔離。
如圖5D中所示，可以在陣列互連層524的頂表面上形成導電膜530。 導電膜530中的導電材料可以包括但不限於金屬、金屬合金、金屬矽化物、摻雜半導體和導電有機材料。在一些實施例中，導電膜530包括一種或多種金屬，例如Cu、Co、Ni、Ti、W或任何其它適合的金屬。在一些實施例中，導電膜530包括一種或多種金屬合金，每種金屬合金是Cu、Co、Ni、Ti、W中的至少兩種的合金(例如，TiNi合金或TiNi合金和TiW合金的組合)或任何其它適合的金屬合金。在一些實施例中，導電膜530包括一種或多種金屬矽化物，例如矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢或任何其它適合的金屬矽化物。在一些實施例中，導電膜530包括一種或多種摻雜半導體，例如摻雜多晶矽、摻雜非晶矽或任何其它適合的摻雜半導體。在一些實施例中，導電膜530包括一種或多種導電有機材料，例如導電聚合物或任何其它適合的導電有機材料。
導電膜530可以由一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD、電鍍、化學鍍或它們的任何組合)形成。根據導電膜530中的導電材料，導電膜530的沉積可以涉及複數個製程。在一些實施例中，金屬矽化物導電膜的沉積涉及沉積矽膜、沉積金屬膜、以及透過熱處理(例如，退火、燒結或任何其它適合的製程)對矽和金屬膜進行矽化。在一些實施例中，摻雜半導體導電膜的沉積涉及沉積半導體膜和透過離子注入和/或熱擴散用摻雜劑摻雜半導體膜。在一些實施例中，導電有機材料膜的沉積涉及蒸發或基於溶劑的塗層，例如旋塗和絲網印刷。
在一些實施例中，經沉積的導電膜530具有的厚度在約1nm和約1μm之間，例如在1nm和1μm之間(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、 450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、由這些值中的任何值透過下限值界定的任何範圍、或由這些值中的任何兩個值限定的任何範圍)。在一些實施例中，經沉積的導電膜414具有的厚度在約1μm和約20μm之間，例如在1μm和約20μm之間(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、由這些值中的任何值透過下限值界定的任何範圍、或由這些值中的任何兩個值限定的任何範圍)。
如圖5D中所示，可以在導電膜530上形成電介質膜532。電介質膜532可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質或它們的任何組合。電介質膜532可以透過熱生長和/或一個或複數個薄膜沉積製程(包括但不限於CVD、PVD、ALD或它們的任何組合)來形成。
如圖5E中所示，導電膜530可以被圖案化，以形成具有傳導區536和一個或複數個隔離區538的遮罩層534。在一些實施例中，導電膜530被圖案化以形成隔離區538，並且導電膜530中的剩餘導電材料成為傳導區536。傳導區536和隔離區538在本文可以被統稱為遮罩層534。隔離區538可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽、任何其它適合的電介質材料或它們的任何組合。圖案化製程(例如，微影和乾式/濕式蝕刻)可以用於圖案化遮罩層534中的隔離區538。然後可以透過在圖案化區域中進行對電介質材料的熱生長和/或薄膜沉積來形成隔離區538。遮罩層534可以被圖案化以在如以上關於圖2和圖3A-3B所述的不同佈置中形成任何適合的佈局。
如圖5E中所示，一個或複數個通孔接觸件540可以形成穿過電介質膜532和遮罩層534，並且與陣列互連層524中的互連526和528接觸。通孔接觸件540可以透過隔離區538與遮罩層534的傳導區536電隔離。在一些實施例中，透過使用圖案化製程(例如，對電介質膜532中的電介質材料和遮罩層534中的導電材料的微影和乾式/濕式蝕刻)首先圖案化通孔穿過電介質膜532和遮罩層534來形成通孔接觸件540。通孔可以用導體(例如W)填充。在一些實施例中，填充通孔包括在沉積導體之前沉積阻障層、黏合層和/或晶種層。
如圖8中所示，方法800繼續進行到步驟812，其中形成周邊元件的襯底和形成記憶體串的襯底以面對面的方式鍵合，使得遮罩層位於周邊互連層和陣列互連層之間。鍵合可以是混合鍵合。在一些實施例中，形成周邊元件的襯底設置在襯底上方，在鍵合之後在該襯底上形成了記憶體串。在一些實施例中，形成周邊元件的襯底設置在襯底下方，在鍵合之後在該襯底上形成記憶體串。 在方法800中，遮罩層形成在周邊互連層和周邊元件上方，並且是在鍵合之前的周邊元件晶片的一部分。
如圖6中所示，矽襯底502和形成於其上的部件(例如，NAND記憶體串510)上下顛倒地翻轉。面向下的陣列互連層524與遮罩層418上的面向上的電介質膜416鍵合(即，以面對面的方式)，從而形成鍵合界面。在一些實施例中，在鍵合之前將處理製程(例如電漿處理、濕式處理和/或熱處理)應用於鍵合表面。儘管在圖6中未示出，但是矽襯底402和形成在其上的部件(例如，電晶體404)可以上下顛倒地翻轉，並且遮罩層418上的面向下的電介質膜416可以與面向上的陣列互連層524鍵合(即，以面對面的方式)，從而形成鍵合界面。 在鍵合之後，穿過電介質膜416的通孔接觸件424和遮罩層418對準並與陣列互連 層524中的對應互連526或528接觸，從而使陣列互連層524中的互連電連接到周邊互連層408中的互連。在經鍵合的元件中，NAND記憶體串510可以位於周邊元件(例如，電晶體404)上方或下方。然而，在方法800和圖6中，鍵合界面位於陣列互連層524和遮罩層418之間。
如圖9中所示，方法900繼續進行到步驟912，其中形成周邊元件的襯底和形成記憶體串的襯底以面對面的方式鍵合，使得遮罩層位於周邊互連層和陣列互連層之間。鍵合可以是混合鍵合。在一些實施例中，形成周邊元件的襯底設置在襯底上方，在鍵合之後在該襯底上形成了記憶體串。在一些實施例中，形成周邊元件的襯底設置在襯底下方，在鍵合之後在該襯底上形成記憶體串。 在方法900中，遮罩層形成在陣列互連層和記憶體串上方，並且是在鍵合之前的記憶體陣列元件晶片的一部分。
如圖7中所示，矽襯底502和形成於其上的部件(例如，NAND記憶體串510和遮罩層534)上下顛倒地翻轉。遮罩層534上的面向下的電介質膜532與面向上的周邊互連層408鍵合(即，以面對面的方式)，從而形成鍵合界面。 在一些實施例中，在鍵合之前將處理製程(例如電漿處理、濕式處理和/或熱處理)應用於鍵合表面。儘管在圖7中未示出，但是矽襯底402和形成在其上的部件(例如，電晶體404)可以上下顛倒地翻轉，並且面向下的周邊互連層408可以與遮罩層534上的面向下的電介質膜532鍵合(即，以面對面的方式)，從而形成鍵合界面。在鍵合之後，穿過電介質膜532的通孔接觸件540和遮罩層534對準並與周邊互連層408中的對應互連410或412接觸，從而使陣列互連層524中的互連電連接到周邊互連層408中的互連。在經鍵合的元件中，NAND記憶體串510可以位於周邊元件(例如，電晶體404)上方或下方。然而，在方法900和圖7中， 鍵合界面位於周邊互連層408和遮罩層534之間。
儘管未示出，但在一些實施例中，在經鍵合的3D記憶體元件(例如，矽襯底502或402)的頂部上的襯底被減薄，使得減薄的頂部襯底可以用作半導體層(例如，圖1A-1B中的半導體層118或129)，例如單晶矽層。減薄的襯底的厚度可以在約200nm和約5μm之間，例如在200nm和5μm之間，或者在約150nm和約50μm之間，例如在150nm和50μm之間。襯底可以透過以下製程減薄，製程包括但不限於：晶片研磨、乾式蝕刻、濕式蝕刻、CMP、任何其它適合的製程或它們的任何組合。在一些實施例中，在半導體層(減薄的頂部襯底)上方形成BEOL互連層。BEOL互連層可以包括形成在一個或複數個ILD層中的BEOL互連。BEOL互連可以包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或它們的任何組合。ILD層可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質或它們的任何組合。在一些實施例中，在鍵合和減薄之後，通孔接觸件(例如，TSV)被形成為豎直地延伸穿過半導體層(減薄的頂部襯底)，例如透過濕式/乾式蝕刻並接著沉積導電材料。通孔接觸件可以與BEOL互連層中的BEOL互連接觸。
在一些實施例中，在鍵合之前，TAC(例如，TAC 146)被形成為豎直地延伸穿過交替導體/電介質疊置體514並且與陣列互連層524中的互連接觸。 在鍵合之後，通孔接觸件可以被形成為豎直地延伸穿過半導體層的至少一部分(減薄的頂部襯底)並且與TAC接觸，從而BEOL互連層可以電連接到周邊互連層408。
上述具體實施例的描述將充分揭示本公開的一般性質，其他人可以 透過在本領域技術中應用知識，在不偏離本公開的一般概念的情況下容易地修改和/或適應這樣的具體實施例的各種應用而不需要過度的實驗。因此，基於本文所提出的教導和引導，這種適應和修改意在在所公開的實施例的等價物的含義和範圍內。應該理解的是，本文的措辭或術語是為了描述而不是限制，使得本說明書的術語或措辭將由熟練的技術人員根據教導和引導來解釋。
本公開的實施例已經借助於說明特定功能及其關係的實施方式的功能構建塊來描述。為了便於描述，已在本文中任意限定了這些功能構建塊的邊界。只要適當地執行其指定的功能和關係，就可以限定替代的邊界。
發明內容和摘要部分可以闡述由(複數個)發明人設想的本公開的一個或複數個但並非所有示例性實施例，並且因此，不旨在以任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應被上述示例性實施例中的任何一個限制，而應僅根據所附權利要求及其等同物來限定。
100:3D記憶體元件
102:遮罩層
104:襯底
106:電晶體
108、150:隔離區
110:周邊互連層
112、140:互連線
114、142、152:通孔接觸件
116:NAND記憶體串
118:半導體層
120:導體層
122、128:電介質層
124:交替導體/電介質疊置體
126:半導體通道
130:閘極線狹縫(GLS)
132:字元線通孔接觸件
134:陣列互連層
144:局部互連
146:貫穿陣列接觸件(TAC)
148:傳導區
154:電壓源
A、B:鍵合界面

Claims (28)

  1. 一種三維(3D)記憶體元件，包括：襯底；周邊元件，其設置在所述襯底上；複數個記憶體串，其均在所述周邊元件上方豎直地延伸；半導體層，其設置在所述複數個記憶體串上方並與所述複數個記憶體串接觸；遮罩層，其設置在所述周邊元件和所述複數個記憶體串之間，其中，所述遮罩層包括被配置為在所述3D記憶體元件的操作期間接收接地電壓的傳導區；第一互連層，其設置在所述周邊元件和所述遮罩層之間；以及第二互連層，其設置在所述複數個記憶體串和所述遮罩層之間；其中，所述遮罩層設置在所述第一互連層和所述第二互連層之間，並且所述遮罩層被配置為在所述3D記憶體元件的操作期間減少所述第一互連層和所述第二互連層之間的耦合。
  2. 如請求項1所述的3D記憶體元件，其中，所述傳導區在20℃下具有至少1.0×104S/m的導電率。
  3. 如請求項1所述的3D記憶體元件，其中，所述傳導區包括金屬、金屬合金、金屬矽化物、摻雜半導體和導電有機材料中的至少一種。
  4. 如請求項1所述的3D記憶體元件，其中，所述遮罩層的厚度在1nm和1μm之間。
  5. 如請求項1所述的3D記憶體元件，其中，所述接地電壓在0.1V和50V之間。
  6. 如請求項1所述的3D記憶體元件，還包括第一接觸件，所述第一接觸件豎直地延伸穿過所述遮罩層並與所述第一互連層和所述第二互連層接觸。
  7. 如請求項6所述的3D記憶體元件，其中，所述遮罩層包括電隔離所述傳導區和所述第一接觸件的隔離區。
  8. 如請求項1所述的3D記憶體元件，還包括位於所述第一互連層和所述第二互連層之間的鍵合界面。
  9. 如請求項8所述的3D記憶體元件，其中，所述鍵合界面位於所述第一互連層和所述遮罩層之間或位於所述第二互連層和所述遮罩層之間。
  10. 如請求項1所述的3D記憶體元件，其中：所述第一互連層和所述第二互連層中的每一個包括複數個互連結構；所述遮罩層的所述傳導區大體上覆蓋所述第一互連層和所述第二互連層中的所述複數個互連結構的區域。
  11. 如請求項1所述的3D記憶體元件，還包括位於所述第一互連層和所述遮罩層之間或位於所述第二互連層和所述遮罩層之間的電介質膜。
  12. 一種三維(3D)記憶體元件，包括：襯底；複數個記憶體串，其均在所述襯底上豎直地延伸；周邊元件，其設置在所述複數個記憶體串上方；半導體層，其設置在所述周邊元件上方並與所述周邊元件接觸；以及遮罩層，其設置在所述複數個記憶體串和所述周邊元件之間，其中，所述遮罩層包括被配置為在所述3D記憶體元件的操作期間接收接地電壓的傳導區。
  13. 如請求項12所述的3D記憶體元件，其中，所述傳導區在20℃下具有至少1.0×104S/m的導電率。
  14. 如請求項12所述的3D記憶體元件，其中，所述傳導區包括金屬、金屬合金、金屬矽化物、摻雜半導體和導電有機材料中的至少一種。
  15. 如請求項12中的任一項所述的3D記憶體元件，其中，所述遮罩層的厚度在1nm和1μm之間。
  16. 如請求項12中的任一項所述的3D記憶體元件，其中，所述接地電壓在0.1V和50V之間。
  17. 如請求項12中的任一項所述的3D記憶體元件，還包括：第一互連層，其設置在所述複數個記憶體串和所述遮罩層之間；第二互連層，其設置在所述周邊元件和所述遮罩層之間。
  18. 如請求項17所述的3D記憶體元件，其中，所述遮罩層設置在所述第一互連層和所述第二互連層之間，並且所述遮罩層被配置為在所述3D記憶體元件的操作期間減少所述第一互連層和所述第二互連層之間的耦合。
  19. 如請求項17所述的3D記憶體元件，還包括第一接觸件，所述第一接觸件豎直地延伸穿過所述遮罩層並與所述第一互連層和所述第二互連層接觸。
  20. 如請求項19所述的3D記憶體元件，其中，所述遮罩層包括電隔離所述傳導區和所述第一接觸件的隔離區。
  21. 如請求項17中的任一項所述的3D記憶體元件，還包括位於所述第一互連層和所述第二互連層之間的鍵合界面。
  22. 如請求項21所述的3D記憶體元件，其中，所述鍵合界面位於所述第一互連層和所述遮罩層之間或位於所述第二互連層和所述遮罩層之間。
  23. 如請求項17所述的3D記憶體元件，其中：所述第一互連層和所述第二互連層中的每一個包括複數個互連結構；所述遮罩層的所述傳導區大體上覆蓋所述第一互連層和所述第二互連層中的所述複數個互連結構的區域。
  24. 如請求項17中的任一項所述的3D記憶體元件，還包括位於所述第一 互連層和所述遮罩層之間的或位於所述第二互連層和所述遮罩層之間的電介質層。
  25. 一種用於形成三維(3D)記憶體元件的方法，包括：在第一襯底上形成周邊元件；在所述第一襯底上形成第一互連層，所述第一互連層包括位於所述周邊元件上方的第一複數個互連結構；在所述第一襯底上形成遮罩層，所述遮罩層包括位於所述第一互連層上方的傳導區，其中，所述遮罩層的所述傳導區大體上覆蓋所述第一互連層中的所述複數個互連結構的區域；在第二襯底上形成交替導體/電介質疊置體和複數個記憶體串，所述複數個記憶體串均豎直地延伸穿過所述交替導體/電介質疊置體；在所述第二襯底上形成位於所述第二襯底上的第二互連層，所述第二互連層包括位於所述複數個記憶體串上方的複數個互連結構；以面對面的方式鍵合所述第一襯底和所述第二襯底，使得所述遮罩層位於所述第一互連層和所述第二互連層之間。
  26. 如請求項25所述的方法，還包括在鍵合所述第一襯底和所述第二襯底之前在所述遮罩層上形成電介質膜。
  27. 一種用於形成三維(3D)記憶體元件的方法，包括：在第一襯底上形成交替導體/電介質疊置體和複數個記憶體串，所述複數個記憶體串均豎直地延伸穿過所述交替導體/電介質疊置體；在所述第一襯底上形成第一互連層，所述第一互連層包括位於所述複數個 記憶體串上方的第一複數個互連結構；在所述第一襯底上形成遮罩層，所述遮罩層包括位於所述第一互連層上方的傳導區，其中，所述遮罩層的所述傳導區大體上覆蓋所述第一互連層中的所述第一複數個互連結構的區域；在第二襯底上形成周邊元件；在所述第二襯底上形成第二互連層，所述第二互連層包括位於所述周邊元件上方的第二複數個互連結構；以面對面的方式鍵合所述第一襯底和所述第二襯底，使得所述遮罩層位於所述第一互連層和所述第二互連層之間。
  28. 如請求項27所述的方法，還包括在鍵合所述第一襯底和所述第二襯底之前在所述遮罩層上形成電介質膜。
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