JP6518890B2 - 表示装置および電子機器 - Google Patents
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Description
本開示は、例えば有機電界発光（ＥＬ：Electro Luminescence）素子を含む表示装置およびそれを用いた電子機器に関する。
近年、モバイル用途をはじめとする表示装置において狭額縁化が進んでいる。ところが、中小型の表示装置では、周辺駆動回路のレイアウトに制約があり、狭額縁化を実現することが困難である。そこで、ステンレス基板やプラスチック基板を用いて、額縁部分を折り曲げる手法が提案されている（特許文献１）。
しかしながら、上記特許文献１の手法では、基板材料や厚み、駆動回路のレイアウトによっては、折り曲げることができない場合がある。したがって、このような手法とは異なる手法により、狭額縁化（あるいは額縁レス化）を実現することが望まれている。
本開示はかかる問題点に鑑みてなされたもので、その目的は、狭額縁あるいは額縁レスを実現することが可能な表示装置および電子機器を提供することにある。
本開示の第１の表示装置は、それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、複数の回路要素を有し、複数の画素を表示駆動する駆動回路部とを備え、基板上に、駆動回路部を含む第１層と、画素部を含む第２層とがこの順に積層され、複数の回路要素は、第１層内に分散して設けられ、第１層と第２層とは、互いに積層方向に沿って連通する光透過部を有し、第１層に形成されたトランジスタは、低温ポリシリコンを含み、第２層に形成されたトランジスタは、酸化物半導体を含むものである。
本開示の第２の表示装置は、それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、複数の回路要素を有し、複数の画素を表示駆動する駆動回路部とを備え、基板上に、駆動回路部を含む第１層と、画素部を含む第２層とがこの順に積層され、複数の回路要素は、第１層内に分散して設けられ、第１層と第２層とは、互いに積層方向に沿って連通する光透過部を有し、第１層に形成されたトランジスタと、第２層に形成されたトランジスタとは、いずれも低温ポリシリコンを含むものである。
本開示の第３の表示装置は、それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、複数の画素を表示駆動する駆動回路部とを備え、基板上に、駆動回路部を含む第１層と、画素部を含む第２層とがこの順に積層され、第１層と第２層とは、互いに積層方向に沿って連通する光透過部を有し、第１層に形成されたトランジスタは、低温ポリシリコンを含み、第２層に形成されたトランジスタは、酸化物半導体を含み、画素部は、画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、書き込みトランジスタが第１層に形成され、駆動トランジスタが第２層に形成されているものである。
本開示の第４の表示装置は、それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、複数の画素を表示駆動する駆動回路部とを備え、基板上に、駆動回路部を含む第１層と、画素部を含む第２層とがこの順に積層され、第１層と第２層とは、互いに積層方向に沿って連通する光透過部を有し、第１層に形成されたトランジスタと、第２層に形成されたトランジスタとは、いずれも低温ポリシリコンを含み、画素部は、画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、書き込みトランジスタが第１層に形成され、駆動トランジスタが第２層に形成されているものである。
本開示の第２の表示装置は、それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、複数の回路要素を有し、複数の画素を表示駆動する駆動回路部とを備え、基板上に、駆動回路部を含む第１層と、画素部を含む第２層とがこの順に積層され、複数の回路要素は、第１層内に分散して設けられ、第１層と第２層とは、互いに積層方向に沿って連通する光透過部を有し、第１層に形成されたトランジスタと、第２層に形成されたトランジスタとは、いずれも低温ポリシリコンを含むものである。
本開示の第３の表示装置は、それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、複数の画素を表示駆動する駆動回路部とを備え、基板上に、駆動回路部を含む第１層と、画素部を含む第２層とがこの順に積層され、第１層と第２層とは、互いに積層方向に沿って連通する光透過部を有し、第１層に形成されたトランジスタは、低温ポリシリコンを含み、第２層に形成されたトランジスタは、酸化物半導体を含み、画素部は、画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、書き込みトランジスタが第１層に形成され、駆動トランジスタが第２層に形成されているものである。
本開示の第４の表示装置は、それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、複数の画素を表示駆動する駆動回路部とを備え、基板上に、駆動回路部を含む第１層と、画素部を含む第２層とがこの順に積層され、第１層と第２層とは、互いに積層方向に沿って連通する光透過部を有し、第１層に形成されたトランジスタと、第２層に形成されたトランジスタとは、いずれも低温ポリシリコンを含み、画素部は、画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、書き込みトランジスタが第１層に形成され、駆動トランジスタが第２層に形成されているものである。
本開示の第１，第２，第３，第４の電子機器は各々、上記本開示の第１，第２，第３，第４の表示装置を備えたものである。
本開示の第１，第２，第３，第４の表示装置および電子機器では、２次元配置された複数の画素を有する画素部と、複数の画素を表示駆動する駆動回路部とを備え、駆動回路部を含む第１層と、画素部を含む第２層とが積層されることにより、画素部の周辺領域における駆動回路部の配置スペースが削減される。
本開示の第１，第２，第３，第４の表示装置および電子機器によれば、２次元配置された複数の画素を有する画素部と、複数の画素を表示駆動する駆動回路部とを備え、駆動回路部を含む第１層と、画素部を含む第２層とが積層されている。これにより、画素部の周辺領域における駆動回路部の配置スペースを削減することができる。よって、狭額縁あるいは額縁レスを実現することが可能となる。
なお、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
以下、本開示の実施の形態について図面を参照して以下の順に詳細に説明する。
１．第１の実施の形態（回路部がパネルの３辺に対応する領域において画素部と積層して設けられた表示装置の例）
２．変形例１（回路部の構成要素が分散して設けられた例）
３．変形例２（走査線駆動回路がパネルの１辺に集約して設けられた例）
４．第２の実施の形態（透明ディスプレイに用いられる表示装置の例）
５．変形例３（他の発光方式（ボトムエミッション方式）の表示装置の例）
６．第３の実施の形態（書き込みトランジスタが回路部と同層に設けられた例）
７．変形例４（第１電極と駆動トランジスタとの接続層を省略した例）
８．変形例５（端面封止の好適例）
９．適用例（電子機器の例）
１．第１の実施の形態（回路部がパネルの３辺に対応する領域において画素部と積層して設けられた表示装置の例）
２．変形例１（回路部の構成要素が分散して設けられた例）
３．変形例２（走査線駆動回路がパネルの１辺に集約して設けられた例）
４．第２の実施の形態（透明ディスプレイに用いられる表示装置の例）
５．変形例３（他の発光方式（ボトムエミッション方式）の表示装置の例）
６．第３の実施の形態（書き込みトランジスタが回路部と同層に設けられた例）
７．変形例４（第１電極と駆動トランジスタとの接続層を省略した例）
８．変形例５（端面封止の好適例）
９．適用例（電子機器の例）
＜第１の実施の形態＞
［構成］
図１は、本開示の第１の実施の形態に係る表示装置（表示装置１）の全体構成を表すものである。この表示装置１は、有機ＥＬディスプレイなどとして用いられるものである。表示装置１は、例えば、マトリクス状に２次元配置された複数の画素ＰＸＬＣを含む画素部（画素部１１０Ａ）と、画素部１１０Ａを表示駆動するための駆動回路部（回路部１１０Ｂ）とを備えている。画素ＰＸＬＣは、例えば赤（Ｒ），緑（Ｇ），青（Ｂ），白（Ｗ）の４色のサブピクセルのいずれかに相当し、これらの４色の画素ＰＸＬＣの組を１ピクセルとして画像が表示される。
［構成］
図１は、本開示の第１の実施の形態に係る表示装置（表示装置１）の全体構成を表すものである。この表示装置１は、有機ＥＬディスプレイなどとして用いられるものである。表示装置１は、例えば、マトリクス状に２次元配置された複数の画素ＰＸＬＣを含む画素部（画素部１１０Ａ）と、画素部１１０Ａを表示駆動するための駆動回路部（回路部１１０Ｂ）とを備えている。画素ＰＸＬＣは、例えば赤（Ｒ），緑（Ｇ），青（Ｂ），白（Ｗ）の４色のサブピクセルのいずれかに相当し、これらの４色の画素ＰＸＬＣの組を１ピクセルとして画像が表示される。
画素ＰＸＬＣは、例えば表示素子（例えば、後述の有機ＥＬ素子１０）と、画素トランジスタと、容量素子とを含む画素（あるいは画素回路）である。この画素ＰＸＬＣは、互いに直交するＸ方向（例えば表示画面の水平方向）およびＹ方向（例えば表示画面の垂直方向）の２方向に沿って配列されている。回路部１１０Ｂは、例えば、映像表示用のドライバである信号線駆動回路１２０と、走査線駆動回路１３０とを有する。なお、図示しないが、回路部１１０Ｂは、この他にも電源線駆動回路など他の回路要素を含んでいてもよい。
図２は、画素ＰＸＬＣの回路構成を表したものである。画素ＰＸＬＣは、例えばアクティブ型の画素回路であり、例えば駆動トランジスタＤＲＴｒと、書き込みトランジスタＷＳＴｒと、キャパシタ（保持容量）Ｃｓと、有機ＥＬ素子１０とを有する。有機ＥＬ素子１０は、第１の電源ラインＤＳＬ（Ｖｃｃ）と第２の電源ライン（ＧＮＤ）との間において駆動トランジスタＤＲＴｒに直列に接続されている。駆動トランジスタＤＲＴｒおよび書き込みトランジスタＷＳＴｒは、一般的な薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））であり、例えば逆スタガ構造（いわゆるボトムゲート型）またはスタガ構造（トップゲート型）を有している。これらの駆動トランジスタＤＲＴｒおよび書き込みトランジスタＷＳＴｒの構成については後述する。
表示装置１では、列方向に沿って複数の信号線ＤＴＬが配置され、行方向に沿って複数の走査線ＷＳＬが配置されている。各信号線ＤＴＬと各走査線ＷＳＬとの交差点が、画素ＰＸＬＣに対応している。各信号線ＤＴＬは、信号線駆動回路１２０に接続されており、この信号線駆動回路１２０から信号線ＤＴＬを介して書き込みトランジスタＷＳＴｒのソース電極に映像信号が供給される。各走査線ＷＳＬは、走査線駆動回路１３０に接続されており、この走査線駆動回路１３０から走査線ＷＳＬを介して書き込みトランジスタＷＳＴｒのゲート電極に走査信号が供給される。
図３Ａおよび図３Ｂは、画素部１１０Ａと回路部１１０Ｂとのレイアウトを説明するための模式図であり、図３ＡがＸＹ平面構成、図３Ｂが断面構成を表している。なお、図３Ｂは、図３ＡのＩ−Ｉ線における矢視断面図である。
画素部１１０Ａは、基板１１のほぼ全面にわたって形成されている。つまり、表示装置１では、表示パネルの一面のほぼ全域が有効表示領域となっており、パネルの端面ｅ１付近まで発光可能となっている。回路部１１０Ｂは、画素部１１０Ａの周辺領域ではなく、画素部１１０Ａと対向するように設けられている。具体的には、表示装置１では、回路部１１０Ｂを含む層（第１層Ｆ１）と、画素部１１０Ａを含む層（第２層Ｆ２）とが、積層されている。ここでは、駆動側基板１１上に、第１層Ｆ１と、第２層Ｆ２とが、この順に形成されている。第２層Ｆ２上には、封止基板１２が設けられる。なお、回路部１１０Ｂの走査線駆動回路１２０と信号線駆動回路１３０とは、図示しない配線を通じて外部接続用のパッド部１４０に電気的に接続されている。
第１層Ｆ１は、回路部１１０Ｂの構成要素（シフトレジスタ回路、バッファ回路およびロジック回路などの回路要素）を含む層である。本実施の形態では、回路部１１０Ｂの回路要素が、第１層Ｆ１内の選択的な領域に偏って（密に）形成されている。具体的には、画素部１１０Ａ（表示領域Ａ）のＸＹ平面形状が矩形状であり、この矩形状の３辺に対応する領域に、回路部１１０Ｂが形成されている。換言すると、表示装置１は、表示領域Ａの矩形状の３辺に対応して、画素部１１０Ａと回路部１１０Ｂとが積層する部分（積層部Ｂ１）を有している。
第２層Ｆ２は、画素部１１０Ａの構成要素（例えば、有機ＥＬ素子１０、書き込みトランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、キャパシタＣｓ等）を含む層である。但し、詳細は後述するが、画素部１１０Ａの全ての構成要素が第２層Ｆ２に形成される必要はなく、一部の構成要素が第１層Ｆ１に形成されていてもよい。
図４は、表示装置１の詳細な断面構成を表したものである。なお、図４では、Ｒ，Ｇ，Ｂ，Ｗの４画素に対応する領域のみを示している。また、スケール、画素数、積層部Ｂ１の位置等についても実際のものとは異なっている。表示装置１は、例えばトップエミッション方式（上面発光方式）の有機電界発光装置であり、上述のように、駆動側基板１１と封止基板１２との間に、回路部１１０Ｂを含む第１層Ｆ１と、画素部１１０Ａを含む第２層Ｆ２と備えたものである。以下、各構成要素について説明する。
駆動側基板１１は、例えばガラスなどの基板から構成されている。但し、駆動側基板１１は、ガラスに限定されるものではなく、この他にも、例えば石英あるいは樹脂などから構成されていてもよい。封止基板１２は、ガラスなどの透明基板から構成されている。トップエミッション方式の場合には、封止基板１２が透明性を有していればよく、駆動側基板１１は透明性を持たない材料から構成されていても構わない。
（第１層Ｆ１）
第１層Ｆ１は、回路部１１０Ｂとして複数の回路要素を含み、積層部Ｂ１には、各種素子（トランジスタおよび容量素子など）が形成される。但し、図４には、一例としてトランジスタ１３Ｂのみを図示している。トランジスタ１３Ｂは、駆動側基板１１上に、ゲート電極１３１と、半導体層１３２と、電極層１３３とを有している。ゲート電極１３１と半導体層１３２の間には、ゲート絶縁膜１１１が、半導体層１３２と電極層１３３との間には、層間絶縁膜１１２が、それぞれ形成されている。電極層１３３上には層間絶縁膜１１３が形成されている。なお、本実施の形態では、第１層Ｆ１内の積層部Ｂ１以外の領域（図３Ａ中の領域１１０Ｃ）には、電源線配線などの配線層１３４が配置されている。
第１層Ｆ１は、回路部１１０Ｂとして複数の回路要素を含み、積層部Ｂ１には、各種素子（トランジスタおよび容量素子など）が形成される。但し、図４には、一例としてトランジスタ１３Ｂのみを図示している。トランジスタ１３Ｂは、駆動側基板１１上に、ゲート電極１３１と、半導体層１３２と、電極層１３３とを有している。ゲート電極１３１と半導体層１３２の間には、ゲート絶縁膜１１１が、半導体層１３２と電極層１３３との間には、層間絶縁膜１１２が、それぞれ形成されている。電極層１３３上には層間絶縁膜１１３が形成されている。なお、本実施の形態では、第１層Ｆ１内の積層部Ｂ１以外の領域（図３Ａ中の領域１１０Ｃ）には、電源線配線などの配線層１３４が配置されている。
ゲート電極１３１は、例えばモリブデン（Ｍｏ）から構成されている。半導体層１３２は、例えば低温ポリシリコン（ＬＴＰＳ：Low Temperature Poly-silicon）から構成されている。電極層１３３は、例えばソースまたはドレインとして機能する電極、信号線用配線あるいは電源線用配線である。この電極層１３３は、例えばチタン（Ｔｉ）およびアルミニウム（Ａｌ）を積層させた多層膜（Ｔｉ／ＡｌあるいはＴｉ／Ａｌ／Ｔｉ）である。なお、図４において、トランジスタ「１３Ａ」，「１３Ｂ」として図示した部分は、厳密にはトランジスタ構造となっていないが、説明上そのように記載している。図示した部分は、詳細には、トランジスタ１３Ａ，１３Ｂがそれぞれ形成される層構造に相当する。また、以降の断面図においても同様である。
ゲート絶縁膜１１１、層間絶縁膜１１２，１１３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜および酸化アルミニウム膜などの無機膜からなり、それらのうちの１つからなる単層膜であってもよいし、２つ以上からなる積層膜であってもよい。
層間絶縁膜１１３上には、平坦化膜１１４が形成されている。平坦化膜１１４は、例えばアクリル樹脂などの有機膜により構成されている。この平坦化膜１１４上には、シールド層１３５が設けられている。
シールド層１３５は、例えばチタンおよびアルミニウムの積層膜（Ｔｉ／Ａｌ／Ｔｉ）、あるいはＩＴＯなどにより構成されている。シールド層１３５は、第２層Ｆ２の形成過程で使用されるレーザ光の影響が第１層Ｆ１に及ばないようにするためのレーザ光遮蔽機能を有するものである。シールド層１３５の形成領域は、特に限定されないが、第１層Ｆ１と第２層Ｆ２との層間接続部分（コンタクト部分）を除いた、駆動側基板１１のほぼ全面に形成されている。このシールド層１３５を覆って、層間絶縁膜１１５が形成されており、層間絶縁膜１１５上に、第２層Ｆ２が形成される。つまり、第２層Ｆ２は、第１層Ｆ１上に、平坦化膜１１４、シールド層１３５および層間絶縁膜１１５を介して形成されている。ただし、このシールド層１３５は必ずしも設けられていなくともよい。
（第２層Ｆ２）
第２層Ｆ２は、画素部１１０Ａとして複数の画素ＰＸＬＣを含み、第１層Ｆ１の全域にわたって、上述した構成要素（有機ＥＬ素子１０，キャパシタＣｓ，書き込みトランジスタＷＳＴｒ，駆動トランジスタＤＲＴｒ）が形成されている。但し、図４には、画素ＰＸＬＣの一部の構成要素であるトランジスタ１３Ａ（上記の駆動トランジスタＤＲＴｒに相当）と、有機ＥＬ素子１０のみを図示している。
第２層Ｆ２は、画素部１１０Ａとして複数の画素ＰＸＬＣを含み、第１層Ｆ１の全域にわたって、上述した構成要素（有機ＥＬ素子１０，キャパシタＣｓ，書き込みトランジスタＷＳＴｒ，駆動トランジスタＤＲＴｒ）が形成されている。但し、図４には、画素ＰＸＬＣの一部の構成要素であるトランジスタ１３Ａ（上記の駆動トランジスタＤＲＴｒに相当）と、有機ＥＬ素子１０のみを図示している。
トランジスタ１３Ａは、層間絶縁膜１１５上に、ゲート電極１３６と、半導体層１３７と、ソース・ドレイン電極１３８とを有している。ゲート電極１３６と半導体層１３７の間には、ゲート絶縁膜１１６が、半導体層１３７とソース・ドレイン電極１３８との間には、層間絶縁膜１１７が、それぞれ形成されている。ソース・ドレイン電極１３８上には平坦化膜１１８が形成されている。このトランジスタ１３Ａは、第１層Ｆ１に形成されたトランジスタ１３Ｂと平面視的に重畳して形成されている。
ゲート電極１３６は、例えばモリブデン（Ｍｏ）から構成されている。半導体層１３７は、例えば低温ポリシリコン（ＬＴＰＳ）から構成されている。ソース・ドレイン電極１３８は、ソースまたはドレインとして機能する電極であり、上記電極層１３３と同様の材料から構成されている。なお、キャパシタＣｓは、図４には図示しないが、ゲート電極１３６、ゲート絶縁膜１１６および半導体層１３７の層構造を利用して形成されている。ゲート絶縁膜１１６、層間絶縁膜１１７は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜および酸化アルミニウム膜などの無機膜からなり、それらのうちの１つからなる単層膜であってもよいし、２つ以上からなる積層膜であってもよい。このように、本実施の形態では、積層部Ｂ１に形成されるトランジスタ１３Ａとトランジスタ１３Ｂとが、いずれもＬＴＰＳを含んでいる（半導体層１３２，１３７がＬＴＰＳから構成されている）。このため、トランジスタ１３Ａを形成する際のレーザ照射によって、トランジスタ１３Ｂの特性への影響が懸念されるが、上記のように第１層Ｆ１と第２層Ｆ２との間にシールド層１３５が設けられていることから、トランジスタ１３Ｂへのレーザ光の影響は軽減される。但し、シールド層１３５は必ずしも設けられていなくともよく、この場合には、レーザ照射条件を適切に設定することにより、所望の特性を有するトランジスタ１３Ａ，１３Ｂを形成可能である。
なお、第１層Ｆ１と第２層Ｆ２とにおいて、互いに異なる材料を用いてトランジスタ１３Ａ，１３Ｂを形成することも可能である。例えば、第１層Ｆ１のトランジスタ１３ＢがＬＴＰＳを含み、第２層Ｆ２のトランジスタ１３Ａが透明酸化物半導体（ＴＯＳ：Transparent Oxide Semiconductor）を含んでいてもよい。換言すると、半導体層１３２がＬＴＰＳから構成され、半導体層１３７が透明酸化物半導体から構成されていてもよい。この場合、トランジスタ１３Ａの形成時に、トランジスタ１３Ｂの特性が影響を受けにくいことから、トランジスタ１３Ａ，１３Ｂの各特性を制御し易い。また、第２層Ｆ２の形成時にレーザ照射工程が不要となることから、第１層Ｆ１へのダメージコントロールが不要となる。また、第１層Ｆ１については、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）構造により回路部を形成可能となる。
あるいは、第１層Ｆ１のトランジスタ１３Ｂと、第２層Ｆ２のトランジスタ１３ＡとのいずれもがＴＯＳを含んでいてもよい（半導体層１３２，１３７がＴＯＳから構成されていてもよい）。あるいは更に、第１層Ｆ１のトランジスタ１３ＢがＴＯＳを含み、第２層Ｆ２のトランジスタ１３ＡがＬＴＰＳを含んでいてもよい（半導体層１３２がＴＯＳから構成され、半導体層１３７がＬＴＰＳから構成されていてもよい）。なお、これらのＬＴＰＳおよびＴＯＳに限られず、他の半導体、例えばアモルファスシリコン、微結晶シリコンあるいは高温ポリシリコン（ＨＴＰＳ：High Temperature Poly-silicon）が用いられてもよい。
平坦化膜１１８は、例えばアクリル樹脂などの有機膜により構成されている。この平坦化膜１１８上に、画素ＰＸＬＣ毎に、有機ＥＬ素子１０が形成されている。
有機ＥＬ素子１０は、駆動側基板１１の側から順に、第１電極１４と、有機層１６と、第２電極１７とを有するものである。第１電極１４は、画素毎に設けられており、この第１電極１４上には全画素にわたって画素間絶縁膜１５が形成されている。画素間絶縁膜１５は、第１電極１４に対向して開口Ｈ１を有している。この開口Ｈ１内において、第１電極１４と有機層１６とが接している。第２電極１７は、例えば、有機層１６を覆うように、全画素にわたって形成されている。第２電極１７上には、保護膜および封止樹脂を含む樹脂層１８を介して、封止基板１２が貼り合わせられている。封止基板１２の一面（有機ＥＬ素子１０に対向する面）には、ＢＭ／ＣＦ層１９が形成されている。有機ＥＬ素子１０は白色発光素子であり、有機ＥＬ素子１０から発せられた白色光が、ＢＭ／ＣＦ層１９を通過することによりＲ，Ｇ，Ｂ，Ｗのいずれかの色光（ＬＲ，ＬＧ，ＬＢ，ＬＷ）に分離されて取り出される。
第１電極１４は、光反射性を有する反射電極である。第１電極１４は、アノードとして機能する場合には、例えばアルミニウム（Ａｌ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），クロム（Ｃｒ），タングステン（Ｗ），ニッケル（Ｎｉ），銅（Ｃｕ），鉄（Ｆｅ），コバルト（Ｃｏ），タンタル（Ｔａ）などの金属の単体あるいはそれらのうちの少なくとも１種を含む合金から構成されることが望ましい。合金としては、例えばＡｇ−Ｐｄ−Ｃｕ合金（銀とパラジウムと銅の合金）、あるいはＡｌ−Ｎｄ合金を挙げることができる。あるいは、第１電極１４は、上記のような金属よりなる膜と、透明導電膜との積層膜であってもよい。第１電極１４は、正孔注入性の高い材料により構成されていることが望ましいが、そうでない材料（アルミニウム（Ａｌ）あるいはアルミニウムを含む合金等）であっても、適切な正孔注入層を設けることによってアノードとして使用することができる。透明導電膜としては、例えばインジウムとスズの酸化物（ＩＴＯ）、ＩｎＺｎＯ（インジウ亜鉛オキシド）、および酸化亜鉛（ＺｎＯ）とアルミニウム（Ａｌ）との合金などが挙げられる。
画素間絶縁膜１５は、画素開口（発光領域，発光開口）を定義（区画）すると共に、第１電極１４同士を電気的に分離するためのものである。この画素間絶縁膜１５は、例えばアクリル樹脂あるいはポリイミドなどの有機材料から構成されている。
有機層１６は、電界をかけることにより電子と正孔との再結合が起こり、色光を発生する有機電界発光層を含むものである。ここでは、有機層１６は、例えば白色光を発生する白色発光層を含み、例えば全画素にわたって形成されている。白色発光層は、例えば赤色発光層、緑色発光層および青色発光層を積層した構造、あるいは青色発光層と黄色発光層とを積層した構造を有している。但し、有機層１６の構成はこれに限定されず、画素毎に発光層が塗り分けられていてもよい。具体的には、画素ＰＸＬＣ毎に、赤色発光層，緑色発光層，青色発光層および白色発光層のうちのいずれかが形成されていてもよい。また、有機層１６は、そのような有機電界発光層の他にも、例えば正孔注入層、正孔輸送層および電子輸送層を含んでいてもよい。また、有機層１６と第２電極１７との間には、電子注入層等が形成されていてもよい。
第２電極１７は、適度な仕事関数をもつと共に、光透過性を有する導電性材料、例えばＩＴＯ（酸化インジウム錫）あるいはＩＺＯ（酸化インジウム亜鉛）などの透明導電膜から構成されている。また、第２電極１７の構成材料としては、この他にも、マグネシウムと銀との合金（ＭｇＡｇ合金）が挙げられる。
樹脂層１８は、例えばシリコン窒化膜などの無機膜から構成される保護膜と、例えばエポキシ樹脂などから構成される封止樹脂とを含んでいる。
ＢＭ／ＣＦ層１９は、第２電極１７の光出射側に、全画素にわたって形成されている。このＢＭ／ＣＦ層１９は、例えばＸＹ平面形状が格子状である遮光部分（ブラックマトリクス）と、格子状の開口部分に形成されたカラーフィルタ（赤色フィルタ１９Ｒ，緑色フィルタ１９Ｇ，青色フィルタ１９Ｂ）とを含む層である。赤色フィルタ１９Ｒ，緑色フィルタ１９Ｇ，青色フィルタ１９Ｂは、それぞれ有機ＥＬ素子１０に対向して形成されている。赤色フィルタ層１９Ｒは、赤色光を選択的に透過させ、その他の波長を吸収するものであり、緑色フィルタ層１９Ｇは、緑色光を選択的に透過させ、その他の波長を吸収するものであり、青色フィルタ層１９Ｂは、青色光を選択的に透過させ、その他の波長を吸収するものである。なお、Ｗ画素では、カラーフィルタが設けられておらず、有機層１６から発せられた白色光がそのまま封止基板１２上へ取り出される。あるいは、Ｗ画素には、輝度や色度を調整する目的で光学フィルタが設けられていてもよい。このＢＭ／ＣＦ層１９の表面（有機ＥＬ素子１０側の面）は、オーバーコート層１１９によって覆われている。
［作用，効果］
本実施の形態の表示装置１では、第１電極１４と第２電極１７とを介して有機層１６に駆動電流が供給されると、有機電界発光素子１０において色光（例えば白色光）が発生する。この白色光が、第２電極１７、樹脂層１８、ＢＭ／ＣＦ層１９および封止基板１２を透過することにより、光ＬＲ，ＬＧ，ＬＢ，ＬＷとして上方へ出射される。このようにして画像表示がなされる。
本実施の形態の表示装置１では、第１電極１４と第２電極１７とを介して有機層１６に駆動電流が供給されると、有機電界発光素子１０において色光（例えば白色光）が発生する。この白色光が、第２電極１７、樹脂層１８、ＢＭ／ＣＦ層１９および封止基板１２を透過することにより、光ＬＲ，ＬＧ，ＬＢ，ＬＷとして上方へ出射される。このようにして画像表示がなされる。
ここで、一般的な有機ＥＬディスプレイは、パネルの有効表示領域の周辺に額縁と呼ばれる非表示領域を有している。この額縁に、駆動回路が配置されている。
図５に、本実施の形態の比較例（比較例１）に係る表示装置（表示装置１００）の平面構成（上図）および断面構成（下図）について示す。表示装置１００は、駆動側基板１０１１上に、複数の画素（画素回路）を含む画素部１０１０Ａを有する。この画素部１０１０Ａの周辺に、走査線駆動回路１０１２と信号線駆動回路１０１３とを含む回路部１０１０Ｂが形成されている。つまり、比較例１では、画素部１０１０Ａと、回路部１０１０Ｂとが、互いに同じ層Ｆ０内に形成されている。詳細には、画素部１０１０Ａの構成要素であるトランジスタ１０１Ａと、回路部１０１０Ｂの構成要素であるトランジスタ１０１Ｂとが、駆動側基板１０１１の面内方向に沿って並列に形成されている。これらのトランジスタ１０１Ａとトランジスタ１０１Ｂとは、互いに同じ工程でパターン形成されるものである。
この比較例１の表示装置１００では、上記のように画素部１０１０Ａの周辺に回路部１０１０Ｂが形成される。回路部１０１０Ｂの配置スペースとして額縁を確保することが望ましい。特に中小型のディスプレイでは、回路部１０１０Ｂの占有面積を減らすことが難しく、狭額縁化が困難である。
これに対し、本実施の形態の表示装置１では、画素部１１０Ａの周辺に回路部１１０Ｂが形成されるのではなく、回路部１１０Ｂを含む第１層Ｆ１と、画素部１１０Ａを含む第２層Ｆ２とが積層されている。具体的には、駆動側基板１１上に、第１層Ｆ１と第２層Ｆ２とがこの順に形成されている。
このような構成により、画素部１１０Ａの周辺に、回路部１１０Ｂを配置するためのスペースを確保する必要がなくなる。即ち、画素部１１０Ａの周辺領域における回路部１１０Ｂの配置スペースが削減される。
また、画素部１１０Ａの矩形状の３辺に対応する領域に、画素部１１０Ａと回路部１１０Ｂとが重畳する積層部Ｂ１を有している。これにより、第１層Ｆ１のうちの、回路部１１０Ｂが形成されていない領域１１０Ｃ（積層部Ｂ１以外の領域）には、例えば配線層１３４を形成することができる。このため、配線レイアウトの自由度が向上する。加えて、配線層１３４の線幅を十分に大きく確保することができることから、配線層１３４を所望のインピーダンスで形成可能となる。また、領域１１０Ｃには、このような配線層１３４の他にも、センサ素子やエレクトロクロミック素子などの機能素子を配置することが可能である。これにより、例えばタッチセンサ機能付きのディスプレイや、透明モードと不透明モードとを切り替えることが可能なディスプレイ（後述）などを実現可能となる。このように、回路部１１０Ｂが第１層Ｆ１内において偏って配置される場合、第１層Ｆ１にはスペース（領域１１０Ｃ）が生じ、このスペースを様々な用途で活用することができる。
以上のように本実施の形態では、２次元配置された複数の画素ＰＸＬＣを有する画素部１１０Ａと、複数の画素ＰＸＬＣを表示駆動する回路部１１０Ｂとを備え、回路部１１０Ｂを含む第１層Ｆ１と、画素部１１０Ａを含む第２層Ｆ２とが積層されている。これにより、画素部１１０Ａの周辺領域における回路部１１０Ｂの配置スペースを削減することができる。よって、狭額縁あるいは額縁レスを実現することが可能となる。
次に、上記第１の実施の形態の他の実施の形態および変形例について説明する。なお、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜変形例１＞
図６は、上記第１の実施の形態の変形例（変形例１）に係る表示装置（表示装置１Ａ）の画素部１１０Ａと回路部１１０Ｂとのレイアウトを説明するための平面模式図である。図７は、図６のＩＡ−ＩＡ線における矢視断面図である。上記第１の実施の形態では、回路部１１０Ｂが第１層Ｆ１において、選択的な領域（矩形状の３辺に対応する領域）に偏って配置される場合について説明したが、回路部１１０Ｂのレイアウトはこれに限定されない。例えば、本変形例のように、回路部１１０Ｂを構成する複数の回路要素が第１層Ｆ１内に分散して配置されていてもよい。換言すると、第１層Ｆ１の全域にわたって回路部１１０Ｂが形成され、表示領域Ａの全域が、画素部１１０Ａと回路部１１０Ｂとが積層される積層部Ｂ２となっている。
図６は、上記第１の実施の形態の変形例（変形例１）に係る表示装置（表示装置１Ａ）の画素部１１０Ａと回路部１１０Ｂとのレイアウトを説明するための平面模式図である。図７は、図６のＩＡ−ＩＡ線における矢視断面図である。上記第１の実施の形態では、回路部１１０Ｂが第１層Ｆ１において、選択的な領域（矩形状の３辺に対応する領域）に偏って配置される場合について説明したが、回路部１１０Ｂのレイアウトはこれに限定されない。例えば、本変形例のように、回路部１１０Ｂを構成する複数の回路要素が第１層Ｆ１内に分散して配置されていてもよい。換言すると、第１層Ｆ１の全域にわたって回路部１１０Ｂが形成され、表示領域Ａの全域が、画素部１１０Ａと回路部１１０Ｂとが積層される積層部Ｂ２となっている。
図８Ａ〜図８Ｃは、回路部１１０Ｂの回路要素（回路要素Ｄ１，Ｄ２，Ｄ３）のレイアウトの一例を模式的に表したものである。図８Ａに示したように、上記第１の実施の形態のように所定の領域にのみ回路部１１０Ｂが配置される場合、例えば、走査線駆動回路１３０の回路要素Ｄ１〜Ｄ３は、所定の領域内に収まるように隙間なく密に配置される。一方、本変形例のように、積層部Ｂ２が表示領域Ａの全域に形成される場合には、例えば図８Ｂに示したように、回路要素Ｄ１〜Ｄ３をそれぞれ細分化し、間隙Ｓａをおいて配置させることができる。あるいは、図８Ｃに示したように、回路要素Ｄ１〜Ｄ３をＸ方向に沿って延在する細長い領域にわたって配置することもできる。走査線駆動回路１３０は、一般的に画素部１１０Ａの１辺に対応する領域にＹ方向に沿って延在するように形成されるが、本変形例では、回路部１１０Ｂのレイアウトの制限が小さいことから、Ｘ方向に沿って延在するように形成することもできる。また、このようなＸ方向に伸びる回路要素Ｄ１〜Ｄ３を複数本配列させることも可能である。
このように、第１層Ｆ１に回路部１１０Ｂの回路要素を分散して配置してもよく、これにより、回路部１１０Ｂのレイアウトの自由度が高まる。また、回路部１１０Ｂの分散配置により、回路要素の密度が低くなることから、空いた領域に透過窓を形成して表示領域Ａの透明性を高めることもできる（詳細は後述）。なお、上記の回路部１１０Ｂのレイアウトは一例であり、用途や他の素子のレイアウトに応じて様々なレイアウトを取りうる。
＜変形例２＞
図９は、上記第１の実施の形態の変形例（変形例２）に係る表示装置（表示装置１Ｂ）の画素部１１０Ａと回路部１１０Ｂとのレイアウトを説明するための平面模式図である。図１０は、図９のＩＢ−ＩＢ線における矢視断面図である。上記第１の実施の形態では、回路部１１０Ｂが第１層Ｆ１において、選択的な領域（矩形状の３辺に対応する領域）に偏って配置される場合について説明したが、回路部１１０Ｂのレイアウトはこれに限定されない。例えば、本変形例のように、回路部１１０Ｂを構成する複数の回路要素が第１層Ｆ１において、矩形状の２辺に対応する領域に配置されていてもよい。具体的には、回路部１１０Ｂのうち走査線駆動回路１３０が、矩形状の１辺に集約して設けられている。この場合にも、第１層Ｆ１のうち、画素部１１０Ａと回路部１１０Ｂとの積層部Ｂ１以外の領域１１０Ｃには、上記第１の実施の形態と同様、配線層１３４を形成することができる。その一例を、図１１に示す。あるいは、領域１１０Ｃには、上述したような機能素子が形成されていてもよい。
図９は、上記第１の実施の形態の変形例（変形例２）に係る表示装置（表示装置１Ｂ）の画素部１１０Ａと回路部１１０Ｂとのレイアウトを説明するための平面模式図である。図１０は、図９のＩＢ−ＩＢ線における矢視断面図である。上記第１の実施の形態では、回路部１１０Ｂが第１層Ｆ１において、選択的な領域（矩形状の３辺に対応する領域）に偏って配置される場合について説明したが、回路部１１０Ｂのレイアウトはこれに限定されない。例えば、本変形例のように、回路部１１０Ｂを構成する複数の回路要素が第１層Ｆ１において、矩形状の２辺に対応する領域に配置されていてもよい。具体的には、回路部１１０Ｂのうち走査線駆動回路１３０が、矩形状の１辺に集約して設けられている。この場合にも、第１層Ｆ１のうち、画素部１１０Ａと回路部１１０Ｂとの積層部Ｂ１以外の領域１１０Ｃには、上記第１の実施の形態と同様、配線層１３４を形成することができる。その一例を、図１１に示す。あるいは、領域１１０Ｃには、上述したような機能素子が形成されていてもよい。
このように、走査線駆動回路１３０を矩形状の１辺（信号線駆動回路１２０とは異なる１つの辺）に対応する領域に集約して形成することにより、即ち回路部分を矩形状の２辺に集約して形成することにより、後述の透明ディスプレイ用途において、次のような効果がある。詳細は後述するが、回路部分が集約されていない２辺に対応する領域の第２層Ｆ２の画素部１１０Ａに透過窓を設けることで、額縁レスの２辺透明ディスプレイを実現できる。また、信号線駆動回路１２０と走査線駆動回路１３０とを、矩形状の１辺に集約して配置するようにしてもよく、この場合には、額縁レスの３辺透明ディスプレイを実現可能となる。
＜第２の実施の形態＞
上記第１の実施の形態において説明したように、画素部１１０Ａと回路部１１０Ｂとの積層（第１層Ｆ１と第２層Ｆ２との積層）により、第１層Ｆ１におけるレイアウトの自由度が高まり、回路部１１０Ｂを分散して配置することが可能となる。このような回路部１１０Ｂの分散配置を利用して、例えば、光透過性を有し、背面側の景色が透けて見えるような透明ディスプレイを実現可能となる。
上記第１の実施の形態において説明したように、画素部１１０Ａと回路部１１０Ｂとの積層（第１層Ｆ１と第２層Ｆ２との積層）により、第１層Ｆ１におけるレイアウトの自由度が高まり、回路部１１０Ｂを分散して配置することが可能となる。このような回路部１１０Ｂの分散配置を利用して、例えば、光透過性を有し、背面側の景色が透けて見えるような透明ディスプレイを実現可能となる。
ここで、一般的なディスプレイでは、図１２に示したように、例えば４色の画素１０Ｒ，１０Ｇ，１０Ｂ，１０Ｗのそれぞれに発光部（発光開口）Ｅ１が形成され、この発光部Ｅ１からのみ光が出射するように構成されている。これに対し、図１３に示したように、透明ディスプレイでは、画素１０Ｒ，１０Ｇ，１０Ｂ，１０Ｗのそれぞれに、発光部Ｅ１と、光透過用の窓（透過部Ｔ１）とが形成されている。この透過部Ｔ１により、各画素を光が透過可能となり、透明性を有するディスプレイを実現可能となる。
図１４は、本開示の第２の実施の形態の表示装置（表示装置２）の要部構成を表すＸＹ平面図である。図１４において、上図は、画素部１１０Ａを含む第２層Ｆ２の要部構成を、下図は、回路部１１０Ｂを含む第１層Ｆ１の要部構成を、それぞれ表す。このように、本実施の形態では、第２層Ｆ２において、有機ＥＬ素子１０毎（画素ＰＸＬＣ毎）に、発光部Ｅ１と透過部Ｔ１とが設けられている。一方、第１層Ｆ１にも、透過部Ｔ２が設けられている。上記変形例１と同様、第１層Ｆ１では、回路部１１０Ｂの回路要素Ｄ１〜Ｄ３が分散配置され、これによって生じた間隙に透過部Ｔ２が形成されている。第１層Ｆ１における透過部Ｔ２と第２層Ｆ２における透過部Ｔ１とは、積層方向において互いに連通する位置に設けられ、これらの透過部Ｔ１，Ｔ２を貫通して光が透過する。なお、第１層Ｆ１では、回路要素Ｄ１，Ｄ２，Ｄ３をそれぞれ電気的に接続する配線層１３９が、透過部Ｔ２を避けるように配置されている。
図１５は、表示装置２の具体的な断面構成を表したものである。このように、第１層Ｆ１に回路部１１０Ｂの回路要素が分散配置されており（ここではトランジスタ１３Ｂのみを図示する）、積層方向において連通する透過部Ｔ１，Ｔ２を光が透過する。なお、本実施の形態では、ブラックマトリクスは形成されておらず、樹脂層１８上には、赤色フィルタ２１Ｒ，緑色フィルタ２１Ｇ，青色フィルタ２１Ｂを含むＣＦ層２１が形成されている。ＣＦ層２１の表面は、オーバーコート層１１９によって覆われている。
図１６は、発光部Ｅ１および透過部Ｔ１，Ｔ２付近の素子構造を拡大したものである。このように、発光部Ｅ１に対応する領域では、トランジスタ１３Ａ，１３Ｂが重畳すると共に、有機ＥＬ素子１０が形成されている。金属などの不透明な層は、透過部Ｔ１，Ｔ２を避けて設けられている。一方、透過部Ｔ１，Ｔ２に対応する領域では、比較的透明性の高い膜が積層されている。材料や厚みに起因して透明性が低い層（例えば、ここでは平坦化膜１１８、画素間絶縁膜１５）では、開口（開口Ｈ２）を設けることにより、あるいは厚みを薄くすることによって光透過性が高められている。なお、図１６において、トランジスタ「１３Ａ」，「１３Ｂ」として図示した部分は、厳密にはトランジスタ構造となっていないが、説明上そのように付記している。図示した部分は、トランジスタ１３Ａ，１３Ｂがそれぞれ形成される層構造に相当する。
本実施の形態の表示装置２においても、回路部１１０Ｂを含む第１層Ｆ１と、画素部１１０Ａを含む第２層Ｆ２とが積層されることにより、画素部１１０Ａの周辺領域における回路部１１０Ｂの配置スペースを削減することができる。よって、上記第１の実施の形態と同等の効果を得ることができる。また、第１層Ｆ１内に回路部１１０Ｂを分散して配置することにより、第１層Ｆ１と第２層Ｆ２とにおいて連通する透過部Ｔ１，Ｔ２を形成することができ、透明ディスプレイを実現可能となる。
また、上記変形例２において述べたように走査線駆動回路１３０を矩形状の１辺（信号線駆動回路１２０とは異なる１つの辺）に対応する領域に集約し、即ち回路部分を矩形状の２辺に集約して形成する。その上で、他の２辺に対応する領域の第２層Ｆ２の画素部１１０Ａに透過窓を設けることで、図１７Ａに示したように、回路部１１０Ｂが形成されていない２辺に対応する領域を透明にし、かつ端面発光とすることができる。つまり、回路部１１０Ｂの集約されている２辺を除いた領域が透明領域（透明領域１１０Ｄ）となり、額縁レスの２辺透明ディスプレイを実現可能となる。また、信号線駆動回路１２０と走査線駆動回路１３０とを、矩形状の１辺に集約して配置するようにしてもよく、この場合には、額縁レスの３辺透明ディスプレイを実現可能となる（図１７Ｂ）。但し、この場合、走査線ＷＳＬは、信号線ＤＴＬと同様にＹ方向に沿って延伸して形成される。この走査線ＷＳＬは、他の層にＸ方向に沿って形成された配線とクロスする位置で層間接続される。
＜変形例３＞
図１８は、上記第１，第２の実施の形態の変形例（変形例３）に係る表示装置（表示装置２Ａ）の断面構成を表したものである。上記実施の形態等では、トップエミッション方式の有機ＥＬ素子１０を用いた表示装置を例に挙げて説明したが、本変形例のように、ボトムエミッション方式（下面発光方式）の有機ＥＬ素子(有機ＥＬ素子２０)が用いられてもよい。本変形例の表示装置２Ａでは、第１層Ｆ１において、上記変形例１および第２の実施の形態と同様、回路部１１０Ｂが分散配置され、回路要素同士の間隙を光（発光光、あるいは発光光および透過光）が通るように構成される。有機ＥＬ素子２０は、第１電極２２と第２電極２３との間に有機層１６を有している。有機ＥＬ素子２０（発光部Ｅ２）が、トランジスタ１３Ａ，１３Ｂに非重畳となるように形成されている。第１電極２２は、ＩＴＯなどの透明導電膜により構成され、画素間絶縁膜１５によって画素毎に電気的に分離されている。第２電極２３は、反射電極であり、例えば上記第１の実施の形態の第１電極１４と同様の材料により構成されている。カラーフィルタ（赤色フィルタ２４Ｒ，緑色フィルタ２４Ｇ，青色フィルタ２４Ｂ）は、第１電極２２よりも下層に形成され、いわゆるオンチップカラーフィルタ（ＯＣＣＦ）となっている。
図１８は、上記第１，第２の実施の形態の変形例（変形例３）に係る表示装置（表示装置２Ａ）の断面構成を表したものである。上記実施の形態等では、トップエミッション方式の有機ＥＬ素子１０を用いた表示装置を例に挙げて説明したが、本変形例のように、ボトムエミッション方式（下面発光方式）の有機ＥＬ素子(有機ＥＬ素子２０)が用いられてもよい。本変形例の表示装置２Ａでは、第１層Ｆ１において、上記変形例１および第２の実施の形態と同様、回路部１１０Ｂが分散配置され、回路要素同士の間隙を光（発光光、あるいは発光光および透過光）が通るように構成される。有機ＥＬ素子２０は、第１電極２２と第２電極２３との間に有機層１６を有している。有機ＥＬ素子２０（発光部Ｅ２）が、トランジスタ１３Ａ，１３Ｂに非重畳となるように形成されている。第１電極２２は、ＩＴＯなどの透明導電膜により構成され、画素間絶縁膜１５によって画素毎に電気的に分離されている。第２電極２３は、反射電極であり、例えば上記第１の実施の形態の第１電極１４と同様の材料により構成されている。カラーフィルタ（赤色フィルタ２４Ｒ，緑色フィルタ２４Ｇ，青色フィルタ２４Ｂ）は、第１電極２２よりも下層に形成され、いわゆるオンチップカラーフィルタ（ＯＣＣＦ）となっている。
このように、第１層Ｆ１と第２層Ｆ２との積層構造において、第１層Ｆ１内に回路部１１０Ｂを分散配置することにより、ボトムエミッション方式のディスプレイ、あるいはボトムエミッション方式の透明ディスプレイを実現可能となる。表示装置２Ａにおいても、狭額縁あるいは額縁レスを実現可能となる。
＜第３の実施の形態＞
図１９は、本開示の第３の実施の形態の表示装置（表示装置３）の断面構成を表したものである。本実施の形態においても、上記第１の実施の形態と同様、回路部１１０Ｂを含む第１層Ｆ１と、画素部１１０Ａを含む第２層Ｆ２とが積層されている。また、回路部１１０Ｂと画素部１１０Ａとは、積層部Ｂ１において重畳する。但し、本実施の形態では、上記第１の実施の形態と異なり、画素ＰＸＬＣのうちの一部が、第２層Ｆ２ではなく第１層Ｆ１に形成されている。例えば、書き込みトランジスタＷｓＴｒに相当するトランジスタ１３Ｃが第１層Ｆ１に形成されている。第２層Ｆ２には、駆動トランジスタＤＲＴｒに相当するトランジスタ１３Ａが、トランジスタ１３Ｃに平面視的に重畳するように形成されている。トランジスタ１３Ａとトランジスタ１３Ｃとは、平坦化膜１１４等を介して層間接続されている。
図１９は、本開示の第３の実施の形態の表示装置（表示装置３）の断面構成を表したものである。本実施の形態においても、上記第１の実施の形態と同様、回路部１１０Ｂを含む第１層Ｆ１と、画素部１１０Ａを含む第２層Ｆ２とが積層されている。また、回路部１１０Ｂと画素部１１０Ａとは、積層部Ｂ１において重畳する。但し、本実施の形態では、上記第１の実施の形態と異なり、画素ＰＸＬＣのうちの一部が、第２層Ｆ２ではなく第１層Ｆ１に形成されている。例えば、書き込みトランジスタＷｓＴｒに相当するトランジスタ１３Ｃが第１層Ｆ１に形成されている。第２層Ｆ２には、駆動トランジスタＤＲＴｒに相当するトランジスタ１３Ａが、トランジスタ１３Ｃに平面視的に重畳するように形成されている。トランジスタ１３Ａとトランジスタ１３Ｃとは、平坦化膜１１４等を介して層間接続されている。
図２０は、画素ＰＸＬＣの構成要素（書き込みトランジスタＷＳＴｒ，駆動トランジスタＤＲＴｒ，キャパシタＣｓ）を１つの層に配置（以下、「単層配置」という）した場合と、２層（第１層Ｆ１と第２層Ｆ２）に分けて配置（以下、「積層配置」という）した場合とレイアウトの一例を表したものである。なお、信号線ＤＴＬ，走査線ＷＳＬおよび電源線ＤＳＬについても図示している。このように、単層配置の場合には、書き込みトランジスタＷＳＴｒ，駆動トランジスタＤＲＴｒ，キャパシタＣｓが互いに重畳しないように配置される。一方、積層配置の場合には、例えば第１層Ｆ１に、書き込みトランジスタＷＳＴｒと、信号線ＤＴＬ，走査線ＷＳＬおよび電源線ＤＳＬとが配置され、第２層Ｆ２に、駆動トランジスタＤＲＴｒとキャパシタＣｓとが配置される。このように、積層配置では、第１層Ｆ１および第２層ｆ２のそれぞれにおける素子の占有面積が、単層配置の場合よりも減少する。
図２１は、上記のような積層配置と、回路要素の分散配置とを組み合わせてレイアウトを行った例である。なお、領域Ｐは、１つの画素に相当する領域である。このように、第１層Ｆ１では、書き込みトランジスタＷＳＴｒと、信号線ＤＴＬ，走査線ＷＳＬおよび電源線ＤＳＬと共に、回路要素Ｄ１，Ｄ２，…が配置されている。換言すると、第１層Ｆ１では、回路要素の分散配置によって、空きスペースができることから、その空きスペースを利用して、書き込みトランジスタＷＳＴｒ等が配置される。
本実施の形態では、上記第１の実施の形態と同様、回路部１１０Ｂを含む第１層Ｆ１と、画素部１１０Ａを含む第２層Ｆ２とが積層されることにより、画素部１１０Ａの周辺領域における回路部１１０Ｂの配置スペースを削減することができる。よって、上記第１の実施の形態と同等の効果を得ることができる。また、画素部１１０Ａの一部を第１層Ｆ１に形成することにより、図２２の単層配置の場合と同じ構成要素を、図２３に示したように、第１層Ｆ１（書き込みトランジスタＷＳＴｒ，信号線ＤＴＬ，走査線ＷＳＬおよび電源線ＤＳＬ）と、第２層Ｆ２（駆動トランジスタＤＲＴｒ，キャパシタＣｓ）とにそれぞれ形成することができる。つまり、書き込みトランジスタＷＳＴｒ，信号線ＤＴＬ，走査線ＷＳＬおよび電源線ＤＳＬと、駆動トランジスタＤＲＴｒ，キャパシタＣｓとを、平面視的に重畳して配置することができる。このため、画素幅ｐ１２が、単層配置の場合の画素幅ｐ１１よりも小さくなり、高精細化を実現可能となる。
また、上記のような積層配置では、トランジスタ１３Ａ（駆動トランジスタＤＲＴｒ）とトランジスタ１３Ｃ（書き込みトランジスタＷＳＴｒ）とが、それぞれ独立したプロセスにより形成される。このため、トランジスタ１３Ａとトランジスタ１３Ｃとの性能を個別に制御することが可能である。
例えば、第２層Ｆ２のトランジスタ１３Ａ（駆動トランジスタＤＲＴｒ）では、第１層Ｆ１のトランジスタ１３Ｃ（書き込みトランジスタＷＳＴｒ）に比べ、高い性能（例えば、高移動度）が要求されない。このため、例えば、図２４Ａに示したように、トランジスタ１３Ａでは、ゲート電極１３０１とチャネル層１３０３との間のゲート絶縁膜１３０３ａの厚みを比較的大きく設定する。一方、図２４Ｂに示したように、トランジスタ１３Ｃでは、ゲート電極１３０１とチャネル層１３０３との間のゲート絶縁膜１３０３ｂの厚みを比較的小さく設定する。このようにトランジスタ１３Ａ，１３Ｃの性能を個別に制御することができる。
また、第１層Ｆ１には、同一のパターニング工程により、トランジスタ１３Ｃを含む複数のトランジスタが形成されてもよい。例えば、図２４Ｃに示したように、ゲート絶縁膜１３０２ｃを間にしてゲート電極１３０１ａとチャネル層１３０３ａが配置されたトランジスタと、ゲート絶縁膜１３０２ｄを間にしてゲート電極１３０１ｂとチャネル層１３０３ｂが配置されたトランジスタとが形成されてもよい。あるいは、図２４Ｄに示したように、ゲート絶縁膜１３０２ｃを間にしてゲート電極１３０１ａとチャネル層１３０３ａが配置されたトランジスタと、ゲート絶縁膜１３０２ｃ，１３０２ｄを間にしてゲート電極１３０１ｂとチャネル層１３０３ｂが配置されたトランジスタとが形成されてもよい。なお、上述したように、上下のトランジスタにおいて、構成材料（ＬＴＰＳ，ＴＯＳ，アモルファスシリコン，微結晶シリコン，ＨＴＰＳ等）を変えることによっても性能に変化を持たせることができる。このように、積層配置によって、様々な性能のトランジスタを組み合わせて使用することができる。
＜変形例４＞
図２５は、上記第３の実施の形態の変形例（変形例４）に係る表示装置（表示装置３Ａ）の断面構成を表したものである。本変形例では、画素部１１０Ａにおいて、有機ＥＬ素子１０の第１電極（第１電極１４Ａ）が、駆動トランジスタＤＲＴｒに相当するトランジスタ（トランジスタ１３Ａ１）のソース・ドレイン電極を兼ねている。換言すると、第１電極１４Ａとトランジスタ１３Ａ１との間の接続層（図４に示したソース・ドレイン電極１３８に相当）が省略されており、上記第１の実施の形態よりも簡易な層構造となっている。詳細には、本変形例では、上記第１の実施の形態における層間絶縁膜１１７とソース・ドレイン電極１３８とが省略され、半導体層１３７に第１電極１４Ａが直接に接続されることで、プロセス工程数が削減される。この理由について、以下に説明する。
図２５は、上記第３の実施の形態の変形例（変形例４）に係る表示装置（表示装置３Ａ）の断面構成を表したものである。本変形例では、画素部１１０Ａにおいて、有機ＥＬ素子１０の第１電極（第１電極１４Ａ）が、駆動トランジスタＤＲＴｒに相当するトランジスタ（トランジスタ１３Ａ１）のソース・ドレイン電極を兼ねている。換言すると、第１電極１４Ａとトランジスタ１３Ａ１との間の接続層（図４に示したソース・ドレイン電極１３８に相当）が省略されており、上記第１の実施の形態よりも簡易な層構造となっている。詳細には、本変形例では、上記第１の実施の形態における層間絶縁膜１１７とソース・ドレイン電極１３８とが省略され、半導体層１３７に第１電極１４Ａが直接に接続されることで、プロセス工程数が削減される。この理由について、以下に説明する。
図２６は、本変形例の比較例（比較例２）として上記第１の実施の形態に係る表示装置１の要部断面構成を表したものである。図２７は、表示装置１の要部構成の平面レイアウトを表したものである。第２層Ｆ２に、画素ＰＸＬＣの構成要素（書き込みトランジスタＷＳＴｒ，駆動トランジスタＤＲＴｒ，キャパシタＣｓ等）が形成される場合、例えば図２７に示したようなレイアウトで配置される。即ち、ゲート電極１３６と同一層内に金属層（Ｍｏ層）Ｓ１がパターン形成され、半導体層１３７と同一層内には、半導体層（ｐ−Ｓｉ層）Ｓ２がパターン形成されている。これらの金属層Ｓ１および半導体層Ｓ２は、ソース・ドレイン電極１３８と同一層内にパターン形成される金属層（Ｔｉ／Ａｌ層）Ｓ３と、コンタクト部Ｃ１等を介して層間接続されている。金属層Ｓ３には、走査線ＷＳＬや電源線ＤＳＬなどの配線層も形成される。このため、比較例２では、金属層Ｓ３と同一層内に、第１電極１４を形成するスペースが乏しいことから、金属層Ｓ３とは異なる層に、第１電極１４が形成される。具体的には、第１電極１４は、平坦化膜１１８を介して形成されており、第１電極１４とソース・ドレイン電極１３８とが、コンタクト部Ｃ２を介して電気的に接続されている。
ここで、上記第３の実施の形態では、書き込みトランジスタＷＳＴｒ（トランジスタ１３Ｃ）が第１層Ｆ１に、駆動トランジスタＤＲＴｒ（トランジスタ１３Ａ）が第２層Ｆ２に、それぞれ形成された「積層配置」について説明したが、この積層配置によって、第２層Ｆ２では、上記比較例２の金属層Ｓ３のうち、書き込みトランジスタＷＳＴｒ，走査線ＷＳＬおよび電源線ＤＳＬに使用されている部分が不要となる。換言すると、本変形例の表示装置３Ａでは、上記金属層Ｓ３のうち、駆動トランジスタＤＲＴｒに使用されている部分（第１電極１４Ａを兼ねる部分）のみが配置される。このため、第１電極１４Ａの面積を比較例２よりも広く確保することができる。
図２８は、表示装置３Ａの要部断面構成を表したものである。図２９は、表示装置３Ａの要部構成の平面レイアウトを表したものである。なお、図２９の上図は第２層Ｆ２のレイアウト、下図は第１層Ｆ１のレイアウトにそれぞれ対応する。本変形例においても、上記第３の実施の形態と同様、第１層Ｆ１に、書き込みトランジスタＷＳＴｒ（トランジスタ１３Ｃ），走査線ＷＳＬ，信号線ＤＴＬおよび電源線ＤＳＬが形成されている。第２層Ｆ２には、駆動トランジスタＤＲＴｒ（トランジスタ１３Ａ１）およびキャパシタＣｓが形成されている。
第１層Ｆ１では、例えば図２９の下図に示したようなレイアウトで、ゲート電極１３１と同一層内に形成された金属層（Ｍｏ層）Ｓ１と、半導体層１３２と同一層内に形成された半導体層（ｐ−Ｓｉ層）Ｓ２と、電極層１３３と同一層内に形成された金属層（Ｔｉ／Ａｌ層）Ｓ３と、が平面視的に重畳して配置されている。第２層Ｆ２では、例えば図２９の上図に示したレイアウトで、ゲート電極１３６と同一層内に形成された金属層（Ｍｏ層）Ｓ１と、半導体層１３７と同一層内に形成された半導体層（ｐ−Ｓｉ層）Ｓ２と、第１電極１４Ａとが、平面視的に重畳して配置されている。
このような積層配置において、コンタクト部Ｃ４，Ｃ５等を介して第１層Ｆ１と第２層Ｆ２とが層間接続されている。第２層Ｆ２では、コンタクト部Ｃ３を介して半導体層１３７と第１電極１４Ａが層間接続されている。
本変形例では、上記のように、積層配置によって第２層Ｆ２内に空きスペースが生じることから、第１電極１４Ａを、金属層Ｓ３と同一層内に形成可能となる。よって、層間絶縁膜１１７およびソース・ドレイン電極１３８を省略して、第１電極１４Ａを形成可能となり、層構造およびプロセス工程を簡略化することができる。
＜変形例５＞
図３０は、上記実施の形態等の変形例（変形例５）に係る表示装置の端面付近の断面構成を表したものである。上記実施の形態等の表示装置は、第１層Ｆ１と第２層Ｆ２との積層構造を有するが、この積層構造は、本変形例のように、端面ｅ１において無機絶縁膜あるいは金属膜などにより覆われていることが望ましい。具体的には、駆動側基板１１上には、第１層Ｆ１、平坦化膜１１４、シールド層１３５、層間絶縁膜１１５および第２層Ｆ２がこの順に形成されている。第２層Ｆ２の上に、樹脂層１８およびＢＭ／ＣＦ層１９を介して封止基板１２が貼り合わせられている。
図３０は、上記実施の形態等の変形例（変形例５）に係る表示装置の端面付近の断面構成を表したものである。上記実施の形態等の表示装置は、第１層Ｆ１と第２層Ｆ２との積層構造を有するが、この積層構造は、本変形例のように、端面ｅ１において無機絶縁膜あるいは金属膜などにより覆われていることが望ましい。具体的には、駆動側基板１１上には、第１層Ｆ１、平坦化膜１１４、シールド層１３５、層間絶縁膜１１５および第２層Ｆ２がこの順に形成されている。第２層Ｆ２の上に、樹脂層１８およびＢＭ／ＣＦ層１９を介して封止基板１２が貼り合わせられている。
この積層構造のうち、特に平坦化膜１１４と、第２層Ｆ２内の平坦化膜１１８および画素間絶縁膜１５とは、有機材料から構成されることが多い。このため、これらの平坦化膜１１４，１１８および画素間絶縁膜１５を介した水分の浸入が懸念される（Ｘ１，Ｘ２，Ｘ３）。このため、表示装置の端面ｅ１では、平坦化膜１１４，１１８および画素間絶縁膜１５を覆うように、他の層（無機絶縁膜あるいは金属膜）が延在して形成されていることが望ましい。ここでは、シールド層１３５、層間絶縁膜１１５、ゲート電極１３６（Ｍｏ層Ｓ１）、層間絶縁膜１１７、ソース・ドレイン電極１３８（Ｔｉ／Ａｌ層Ｓ３）、第１電極１４および第２電極１７が端面ｅ１まで延在形成されている。なお、第２電極１７は、駆動側基板１１上の第１層Ｆ１に形成されたコンタクト部１４１（カソードコンタクト）に接続されている。また、第２層Ｆ２と樹脂層１８との間に、表示領域の全面と端面ｅ１とを覆うように保護膜１８ａが形成されている。保護膜１８ａは、例えばシリコン酸化膜あるいはシリコン窒化膜などよりなる無機膜である。
本変形例のように、端面ｅ１において無機絶縁膜あるいは金属膜よりなる層が、有機膜よりなる層を覆うように形成されることにより、表示装置の封止性能が向上し、信頼性を高めることができる。上記実施の形態等では、第１層Ｆ１と第２層Ｆ２との積層構造により、層数が増えることから、有機膜による水分の浸入経路が増える可能性があることから、本変形例のような封止構造が有効である。
＜適用例＞
以下、上記実施の形態等で説明した表示装置の適用例について説明する。上記実施の形態の表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置，ビデオカメラ，スマートフォン，タブレット型ディスプレイなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。特に、中小型のディスプレイあるいは透明ディスプレイに好適である。以下にその一例を示す。
以下、上記実施の形態等で説明した表示装置の適用例について説明する。上記実施の形態の表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置，ビデオカメラ，スマートフォン，タブレット型ディスプレイなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。特に、中小型のディスプレイあるいは透明ディスプレイに好適である。以下にその一例を示す。
図３１Ａおよび図３１Ｂは、スマートフォン２２０の外観を表したものである。このスマートフォン２２０は、例えば、表側に表示部２２１および操作部２２２を有し、裏側にカメラ２２３を有しており、表示部２２１に上記実施の形態等の表示装置が搭載されている。
図３２Ａおよび図３２Ｂは、タブレット型ディスプレイ２３０の外観を表したものである。このタブレット型ディスプレイ２３０は、例えば、タッチパネル部２３１、筐体２３２および操作部２３３を有しており、タッチパネル部２３１に上記実施の形態等の表示装置が搭載されている。操作部２３３は、タッチパネル部２３１の額縁部分に設けられていてもよいし（図３２Ａ）、筐体２３２の側面に設けられていてもよい（図３２Ｂ）。
図３３Ａおよび図３３Ｂは、携帯電話機２９０の外観を表したものである。この携帯電話機２９０は、例えば、上側筐体２９１と下側筐体２９２とを連結部（ヒンジ部）２９３で連結したものであり、ディスプレイ２９４，サブディスプレイ２９５，ピクチャーライト２９６およびカメラ２９７を有している。ディスプレイ２９４またはサブディスプレイ２９５が上記実施の形態等の表示装置により構成されている。
図３４Ａおよび図３４Ｂは、タブレット型透明ディスプレイ３００の外観を表したものである。このタブレット型透明ディスプレイ３００は、例えば表示部３１０と、操作部３１１と、筐体３１２とを有しており、表示部３１０に上記実施の形態等の表示装置が搭載されている。このタブレット型透明ディスプレイ３００では、例えばエレクトロクロミック素子を用いることにより、透明ディスプレイモードＭ１（図３４Ａ）とディスプレイモードＭ２（図３４Ｂ）とを切り替えることができる。エレクトロクロミック素子は、上記第１の実施の形態において説明したように、第１層Ｆ１の積層部Ｂ１以外のスペースを利用して配置することができる。透明ディスプレイモードＭ１では、表示部３１０の背景を透過しつつ、画像や文字情報を表示することが可能である。
図３５は、ヘッドアップディスプレイ４００の外観を表したものである。このヘッドアップディスプレイ４００は、例えば自動車のフロントガラス４１０に埋め込まれた表示部４２０を有しており、表示部４２０が上記実施の形態等の表示装置に相当する。表示部４２０は、ガラス越しの景色を透過しつつ、画像や文字情報を表示可能であり、例えばドライバーの視界を狭めることなく情報提示を行うものである。
上記実施の形態等の表示装置は、狭額縁、額縁レスあるいは透明ディスプレイを実現可能であることから、上記タブレット型透明ディスプレイ３００およびヘッドアップディスプレイ４００のような環境一体型のアンビエントディスプレイとして好適に用いることができる。また、狭額縁あるいは額縁レスの実現により、複数枚のパネルを敷き詰めて配置する、いわゆるタイリング型のディスプレイにも適している。
以上、実施の形態および変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、１つのピクセルがＲ，Ｇ，Ｂ，Ｗの４つのサブピクセルにより構成される場合を例示したが、本開示の画素構成はこれに限定されるものではない。例えば、１ピクセルを、Ｒ，Ｇ，Ｂの３画素構成としてもいし、あるいは２画素構成としてもよい。また、Ｒ，Ｇ，Ｂ，Ｙ（黄）の４画素構成であってもよい。
また、上記実施の形態等では、画素の表示素子として、有機ＥＬ素子を例に挙げたが、本開示の表示素子は、これに限定されず、他の表示素子、例えば液晶表示素子あるいは電気泳動素子などであってもよい。
さらに、上記実施の形態等では、有機電界発光素子から発せられた白色光を、カラーフィルタを用いて色分離することが可能な素子構造を例示したが、本開示は、カラーフィルタを用いない素子構造にも適用可能である。
加えて、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは特に限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
また、上記実施の形態では、アクティブマトリクス型の表示装置の場合について説明したが、本開示はパッシブマトリクス型の表示装置への適用も可能である。更にまた、アクティブマトリクス駆動のための画素駆動回路の構成は、上記実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、画素駆動回路の変更に応じて、上述した信号線駆動回路１２０や走査線駆動回路１３０のほかに、必要な駆動回路を追加してもよい。また、上記実施の形態等において説明した効果は一例であり、他の効果であってもよいし、更に他の効果を含んでいてもよい。
なお、本開示は、以下のような構成であってもよい。
（１）
それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、
前記複数の画素を表示駆動する駆動回路部と
を備え、
前記駆動回路部を含む第１層と、前記画素部を含む第２層とが積層されている
表示装置。
（２）
基板上に、前記第１層と前記第２層とがこの順に形成されている
上記（１）に記載の表示装置。
（３）
前記駆動回路部は、複数の回路要素を有し、
前記複数の回路要素は、前記第１層内に分散して設けられている
上記（１）または（２）に記載の表示装置。
（４）
前記第１層と前記第２層とは、互いに積層方向に沿って連通する光透過部を有する
上記（１）〜（３）のいずれかに記載の表示装置。
（５）
前記駆動回路部は、複数の回路要素を有し、
前記複数の回路要素は、前記第１層内に分散して設けられ、
前記光透過部は、前記複数の回路要素同士の間隙に形成されている
上記（４）に記載の表示装置。
（６）
前記駆動回路部は、複数の回路要素を有し、
前記複数の回路要素は、前記第１層のうちの選択的な第１の領域に設けられている
上記（１）〜（５）のいずれかに記載の表示装置。
（７）
前記第１層のうちの他の選択的な第２の領域に、配線層が形成されている
上記（６）に記載の表示装置。
（８）
前記第１層のうちの他の選択的な第２の領域に、機能素子が形成されている
上記（６）または（７）に記載の表示装置。
（９）
前記画素部は平面視的に矩形状を成し、
前記第１の領域は、前記矩形状の少なくとも１辺に対応する領域である
上記（６）〜（８）のいずれかに記載の表示装置。
（１０）
前記画素部に形成されたトランジスタと、前記回路部に形成されたトランジスタとは、平面視的に重畳して形成されている
上記（１）〜（９）のいずれかに記載の表示装置。
（１１）
前記画素部は複数の画素トランジスタを含み、
前記複数の画素トランジスタのうちの１つが、前記第１層に形成されている
上記（１）〜（１０）のいずれかに記載の表示装置。
（１２）
前記画素部は、前記画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、
前記書き込みトランジスタが前記第１層に形成され、前記駆動トランジスタが前記第２層に形成されている
上記（１１）に記載の表示装置。
（１３）
前記表示素子の電極は、前記駆動トランジスタのソース・ドレイン電極を兼ねている
上記（１２）に記載の表示装置。
（１４）
前記第１層に形成されたトランジスタは、低温ポリシリコンを含み、
前記第２層に形成されたトランジスタは、酸化物半導体を含む
上記（２）〜（１３）のいずれかに記載の表示装置。
（１５）
前記第１層に形成されたトランジスタと、前記第２層に形成されたトランジスタとは、いずれも酸化物半導体を含む
上記（２）〜（１３）のいずれかに記載の表示装置。
（１６）
前記第１層に形成されたトランジスタと、前記第２層に形成されたトランジスタとは、いずれも低温ポリシリコンを含む
上記（２）〜（１３）のいずれかに記載の表示装置。
（１７）
前記第１層に形成されたトランジスタは、酸化物半導体を含み、
前記第２層に形成されたトランジスタは、低温ポリシリコンを含む
上記（２）〜（１３）のいずれかに記載の表示装置。
（１８）
前記第１層と前記第２層との間に、シールド層が設けられている
上記（１）〜（１７）のいずれかに記載の表示装置。
（１９）
前記表示素子は有機電界発光素子である
上記（１）〜（１８）のいずれかに記載の表示装置。
（２０）
それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、
前記複数の画素を表示駆動する駆動回路部と
を備え、
前記駆動回路部を含む第１層と、前記画素部を含む第２層とが積層されている
表示装置を備えた電子機器。
（１）
それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、
前記複数の画素を表示駆動する駆動回路部と
を備え、
前記駆動回路部を含む第１層と、前記画素部を含む第２層とが積層されている
表示装置。
（２）
基板上に、前記第１層と前記第２層とがこの順に形成されている
上記（１）に記載の表示装置。
（３）
前記駆動回路部は、複数の回路要素を有し、
前記複数の回路要素は、前記第１層内に分散して設けられている
上記（１）または（２）に記載の表示装置。
（４）
前記第１層と前記第２層とは、互いに積層方向に沿って連通する光透過部を有する
上記（１）〜（３）のいずれかに記載の表示装置。
（５）
前記駆動回路部は、複数の回路要素を有し、
前記複数の回路要素は、前記第１層内に分散して設けられ、
前記光透過部は、前記複数の回路要素同士の間隙に形成されている
上記（４）に記載の表示装置。
（６）
前記駆動回路部は、複数の回路要素を有し、
前記複数の回路要素は、前記第１層のうちの選択的な第１の領域に設けられている
上記（１）〜（５）のいずれかに記載の表示装置。
（７）
前記第１層のうちの他の選択的な第２の領域に、配線層が形成されている
上記（６）に記載の表示装置。
（８）
前記第１層のうちの他の選択的な第２の領域に、機能素子が形成されている
上記（６）または（７）に記載の表示装置。
（９）
前記画素部は平面視的に矩形状を成し、
前記第１の領域は、前記矩形状の少なくとも１辺に対応する領域である
上記（６）〜（８）のいずれかに記載の表示装置。
（１０）
前記画素部に形成されたトランジスタと、前記回路部に形成されたトランジスタとは、平面視的に重畳して形成されている
上記（１）〜（９）のいずれかに記載の表示装置。
（１１）
前記画素部は複数の画素トランジスタを含み、
前記複数の画素トランジスタのうちの１つが、前記第１層に形成されている
上記（１）〜（１０）のいずれかに記載の表示装置。
（１２）
前記画素部は、前記画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、
前記書き込みトランジスタが前記第１層に形成され、前記駆動トランジスタが前記第２層に形成されている
上記（１１）に記載の表示装置。
（１３）
前記表示素子の電極は、前記駆動トランジスタのソース・ドレイン電極を兼ねている
上記（１２）に記載の表示装置。
（１４）
前記第１層に形成されたトランジスタは、低温ポリシリコンを含み、
前記第２層に形成されたトランジスタは、酸化物半導体を含む
上記（２）〜（１３）のいずれかに記載の表示装置。
（１５）
前記第１層に形成されたトランジスタと、前記第２層に形成されたトランジスタとは、いずれも酸化物半導体を含む
上記（２）〜（１３）のいずれかに記載の表示装置。
（１６）
前記第１層に形成されたトランジスタと、前記第２層に形成されたトランジスタとは、いずれも低温ポリシリコンを含む
上記（２）〜（１３）のいずれかに記載の表示装置。
（１７）
前記第１層に形成されたトランジスタは、酸化物半導体を含み、
前記第２層に形成されたトランジスタは、低温ポリシリコンを含む
上記（２）〜（１３）のいずれかに記載の表示装置。
（１８）
前記第１層と前記第２層との間に、シールド層が設けられている
上記（１）〜（１７）のいずれかに記載の表示装置。
（１９）
前記表示素子は有機電界発光素子である
上記（１）〜（１８）のいずれかに記載の表示装置。
（２０）
それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、
前記複数の画素を表示駆動する駆動回路部と
を備え、
前記駆動回路部を含む第１層と、前記画素部を含む第２層とが積層されている
表示装置を備えた電子機器。
１，１Ａ，１Ｂ，２，２Ａ，３，３Ａ…表示装置、１０，２０…有機ＥＬ素子、１１…駆動側基板、１２…封止基板、１３Ａ，１３Ａ１，１３Ｂ，１３Ｃ…トランジスタ、１４，２２…第１電極、１５…画素間絶縁膜，１６…有機層、１７，２３…第２電極、１８…樹脂層、１９…ＢＭ／ＣＦ層、１９Ｒ，２１Ｒ，２４Ｒ…赤色フィルタ、１９Ｇ，２１Ｇ，２４Ｇ…緑色フィルタ、１９Ｂ，２１Ｂ，２４Ｂ…青色フィルタ、１１０Ａ…画素部、１１０Ｂ…回路部、Ａ…表示領域、Ｂ１，Ｂ２…積層部、Ｆ１…第１層、Ｆ２…第２層、Ｄ１〜Ｄ３…回路要素、ｅ…端面、Ｅ１…発光部、Ｔ１，Ｔ２…透過部。
Claims (8)
- それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、
前記複数の画素を表示駆動する駆動回路部と
を備え、
基板上に、前記駆動回路部を含む第１層と、前記画素部を含む第２層とがこの順に積層され、
前記第１層と前記第２層とは、互いに積層方向に沿って連通する光透過部を有し、
前記第１層に形成されたトランジスタは、低温ポリシリコンを含み、
前記第２層に形成されたトランジスタは、酸化物半導体を含み、
前記画素部は、画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、
前記書き込みトランジスタが前記第１層に形成され、前記駆動トランジスタが前記第２層に形成されている
表示装置。 - それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、
前記複数の画素を表示駆動する駆動回路部と
を備え、
基板上に、前記駆動回路部を含む第１層と、前記画素部を含む第２層とがこの順に積層され、
前記第１層と前記第２層とは、互いに積層方向に沿って連通する光透過部を有し、
前記第１層に形成されたトランジスタと、前記第２層に形成されたトランジスタとは、いずれも低温ポリシリコンを含み、
前記画素部は、画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、
前記書き込みトランジスタが前記第１層に形成され、前記駆動トランジスタが前記第２層に形成されている
表示装置。 - 前記表示素子の電極は、前記駆動トランジスタのソース・ドレイン電極を兼ねている
請求項１または請求項２に記載の表示装置。 - 前記第１層と前記第２層との間に、シールド層が設けられている
請求項１ないし請求項３のうちいずれか１項に記載の表示装置。 - 前記シールド層は、レーザ光遮蔽機能を有する
請求項４に記載の表示装置。 - 前記表示素子は有機電界発光素子である
請求項１ないし請求項５のうちいずれか１項に記載の表示装置。 - それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、
前記複数の画素を表示駆動する駆動回路部と
を備え、
基板上に、前記駆動回路部を含む第１層と、前記画素部を含む第２層とがこの順に積層され、
前記第１層と前記第２層とは、互いに積層方向に沿って連通する光透過部を有し、
前記第１層に形成されたトランジスタは、低温ポリシリコンを含み、
前記第２層に形成されたトランジスタは、酸化物半導体を含み、
前記画素部は、画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、
前記書き込みトランジスタが前記第１層に形成され、前記駆動トランジスタが前記第２層に形成されている
表示装置を備えた電子機器。 - それぞれが表示素子を含み２次元配置された複数の画素を有する画素部と、
複数の回路要素を有し、前記複数の画素を表示駆動する駆動回路部と
を備え、
基板上に、前記駆動回路部を含む第１層と、前記画素部を含む第２層とがこの順に積層され、
前記複数の回路要素は、前記第１層内に分散して設けられ、
前記第１層と前記第２層とは、互いに積層方向に沿って連通する光透過部を有し、
前記第１層に形成されたトランジスタと、前記第２層に形成されたトランジスタとは、いずれも低温ポリシリコンを含み、
前記画素部は、画素トランジスタとして、書き込みトランジスタと駆動トランジスタとを含み、
前記書き込みトランジスタが前記第１層に形成され、前記駆動トランジスタが前記第２層に形成されている
表示装置を備えた電子機器。
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