JP6917734B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6917734B2
JP6917734B2 JP2017043076A JP2017043076A JP6917734B2 JP 6917734 B2 JP6917734 B2 JP 6917734B2 JP 2017043076 A JP2017043076 A JP 2017043076A JP 2017043076 A JP2017043076 A JP 2017043076A JP 6917734 B2 JP6917734 B2 JP 6917734B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
transistor
semiconductor film
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017043076A
Other languages
English (en)
Other versions
JP2018006733A (ja
Inventor
山崎　舜平
舜平 山崎
岡崎　健一
健一 岡崎
三宅　博之
博之 三宅
秋元　健吾
健吾 秋元
正美 神長
正美 神長
貴弘 井口
貴弘 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2018006733A publication Critical patent/JP2018006733A/ja
Priority to JP2021119669A priority Critical patent/JP7104838B2/ja
Application granted granted Critical
Publication of JP6917734B2 publication Critical patent/JP6917734B2/ja
Priority to JP2022086732A priority patent/JP7212813B2/ja
Priority to JP2022110572A priority patent/JP7213383B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Description

本発明の一態様は、酸化物半導体膜を有する半導体装置及び該半導体装置を有する表示装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トランジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、セル面積を縮小させる技術が開示されている。
また、特許文献２では、２次元配置された複数の画素を有する画素部と、複数の画素を表示駆動する駆動回路部とを備え、駆動回路部を含む第１層と、画素部を含む第２層とが積層されることにより、画素部の周辺領域における駆動回路部の配置スペースを削減する技術が開示されている。
特開２０１３−１３８１９１号公報 特開２０１５−１９４５７７号公報
特許文献１、２に示すように、複数のトランジスタを積層することで、トランジスタの配置面積を縮小させることができる。一方、複数のトランジスタを積層することで、マスク枚数または工程数が増加してしまうといった問題があった。
上記問題に鑑み、複数のトランジスタを積層する半導体装置において、本発明の一態様は、マスク枚数または工程数の増加が少ない半導体装置を提供することを課題の１つとする。または、本発明の一態様は、トランジスタの配置面積を縮小させることができる半導体装置を提供することを課題の１つとする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の１つとする。または、本発明の一態様は、製造コストを低減する半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかであり、明細書等の記載から上記以外の課題を抽出することが可能である。
本発明の一態様は、半導体装置であって、基板上に、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは第１の酸化物半導体膜を有し、第２のトランジスタは第２の酸化物半導体膜を有し、第１のトランジスタは、層間膜を有する。
第１の酸化物半導体膜は、第１の結晶部と、第２の結晶部と、を有する第１の金属酸化物膜を有し、第１の結晶部は、ｃ軸配向性を有し、第２の結晶部は、第１の結晶部よりｃ軸配向性が低い。第１の金属酸化物膜を、断面に対する電子線回折測定を行い、電子線回折パターンを観測した場合、電子線回折パターンは、第１の結晶部に起因する回折スポットを有する第１の領域と、第２の結晶部に起因する回折スポットを有する第２の領域とを有する。第２の酸化物半導体膜は、第３の結晶部と、第４の結晶部と、を有する第２の金属酸化物膜を有し、第３の結晶部は、ｃ軸配向性を有し、第４の結晶部は、第３の結晶部よりｃ軸配向性が低い。第２の金属酸化物膜を、断面に対する電子線回折測定を行い、電子線回折パターンを観測した場合、電子線回折パターンは、第３の結晶部に起因する回折スポットを有する第３の領域と、第４の結晶部に起因する回折スポットを有する第４の領域とを有する。
第１の酸化物半導体膜の、第２の領域における輝度の積分強度に対する、第１の領域における輝度の積分強度の比は、第２の酸化物半導体膜の、第４の領域における輝度の積分強度に対する、第３の領域における輝度の積分強度の比より大きいことを特徴とする。
上記構成において、第１のトランジスタの有するソース電極またはドレイン電極は、基板と、第２の酸化物半導体膜と、の間に挟まれる領域を有すると好ましい。
上記構成において、第１の酸化物半導体膜は、基板と、第２の酸化物半導体膜と、の間に挟まれる領域を有すると好ましい。
上記構成において、層間膜は、基板と、第２の酸化物半導体膜と、の間に挟まれる領域を有すると好ましい。
上記構成において、酸化物半導体膜中のＩｎ、Ｍ、及びＺｎの原子数の比は、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍であり、Ｉｎが４の場合、Ｍが１．５以上２．５以下であり、且つＺｎが２以上４以下であると好ましい。Ｉｎ、Ｍ、及びＺｎの原子数の比は、第１の酸化物半導体膜中と、第２の酸化物半導体膜中と、でそれぞれ異なっても良い。
上記構成において、飽和領域における電界効果移動度は、前記第１のトランジスタの電界効果移動度より、前記第２のトランジスタの電界効果移動度の方が大きいと好ましい。上記構成において、トランジスタのＩｄ−Ｖｇ特性は、ゲート電極に印加される電圧を３Ｖ以上１０Ｖ以下の範囲とし、且つ前記ドレイン領域に印加される電圧を１０Ｖ以上２０Ｖ以下の範囲として測定されると好ましい。
また、本発明の他の一態様は、上記各構成のいずれか一に記載の半導体装置と、発光素子とを有する表示装置である。
また、本発明の他の一態様は、該表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各態様にいずれか一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機器である。
本発明の一態様により、複数のトランジスタを積層する半導体装置において、マスク枚数または工程数の増加が少ない半導体装置を提供することができる。または、本発明の一態様により、酸化物半導体膜を有する複数のトランジスタを積層する半導体装置において、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、酸化物半導体膜を有する複数のトランジスタを積層する半導体装置において、製造コストを低減する半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の上面及び断面を説明する図。 トランジスタのＩｄ−Ｖｇ特性及びＩｄ−Ｖｄ特性を説明する図。 ＧＣＡから計算されたＩｄ−Ｖｇ特性と移動度曲線（線形・飽和）を説明する図。 トランジスタを説明する断面図。 トランジスタのＩｄ−Ｖｇ特性を説明する図。 半導体装置の回路を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 エネルギーバンドを説明する図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 酸化物半導体膜のＳＩＭＳ測定結果を説明する図。 酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する図。 酸化物半導体膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を説明する図。 酸化物半導体膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を説明する図。 酸化物半導体膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を説明する図。 酸化物半導体膜のＸＲＤ測定結果、及び電子線回折パターンを説明する図。 酸化物半導体膜のＸＲＤ測定結果、及び電子線回折パターンを説明する図。 酸化物半導体膜のＸＲＤ測定結果、及び電子線回折パターンを説明する図。 電子線回折パターンを説明する図。 電子線回折パターンのラインプロファイルを説明する図。 電子線回折パターンの輝度プロファイル、輝度プロファイルの相対輝度Ｒ、及びプロファイルの半値幅を説明する概念図。 電子線回折パターン、及び輝度プロファイルを説明する図。 酸化物半導体膜の電子線回折パターンから見積もった相対輝度を説明する図。 酸化物半導体膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 発光素子の断面模式図。 ＥＬ層の作製方法を説明する断面模式図。 液滴吐出装置を説明する概念図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 表示装置を説明する斜視図。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示しており、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル領域を介してソースとドレインの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、トランジスタのしきい値電圧とは、トランジスタにチャネルが形成されたときのゲート電圧（Ｖｇ）を指す。具体的には、トランジスタのしきい値電圧とは、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ）の平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）を指す場合がある。あるいは、トランジスタのしきい値電圧とは、チャネル長をＬ、チャネル幅をＷとし、Ｉｄ［Ａ］×Ｌ［μｍ］／Ｗ［μｍ］の値が１×１０−９［Ａ］となるゲート電圧（Ｖｇ）を指す場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。または、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
また、本明細書等において、半導体の不純物とは、半導体膜を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体を有する場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンを有する場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
酸化物半導体または金属酸化物の結晶構造の一例について説明する。なお、以下では、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法にて成膜された酸化物半導体を一例として説明する。上記ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した酸化物半導体をｓＩＧＺＯと呼称し、上記ターゲットを用いて、基板温度を室温（Ｒ．Ｔ．）として、スパッタリング法により形成した酸化物半導体をｔＩＧＺＯと呼称する。例えば、ｓＩＧＺＯは、ｎｃ（ｎａｎｏ ｃｒｙｓｔａｌ）及びＣＡＡＣのいずれか一方または双方の結晶構造を有する。また、ｔＩＧＺＯは、ｎｃの結晶構造を有する。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電体の機能と、材料の一部では誘電体（または絶縁体）の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電体は、キャリアとなる電子（またはホール）を流す機能を有し、誘電体は、キャリアとなる電子を流さない機能を有する。導電体としての機能と、誘電体としての機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電体領域、及び誘電体領域を有する。導電体領域は、上述の導電体の機能を有し、誘電体領域は、上述の誘電体の機能を有する。また、材料中において、導電体領域と、誘電体領域とは、ナノ粒子レベルで分離している場合がある。また、導電体領域と、誘電体領域とは、それぞれ材料中に偏在する場合がある。また、導電体領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電体領域と、誘電体領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、図１乃至図２３を参照して説明する。
＜１−１．半導体装置の構成例１＞
本発明の一態様の半導体装置１００Ａ、１００Ｂ、１００Ｃ、１００Ｄの断面図を示す（図１（Ａ）（Ｂ）、図２（Ａ）（Ｂ）参照）。半導体装置１００Ａ、１００Ｂ、１００Ｃ、１００Ｄは、トランジスタＴｒ１と、トランジスタＴｒ２とを有する。
半導体装置１００ＡのトランジスタＴｒ１はトップゲート型のトランジスタであり、トランジスタＴｒ２はボトムゲート型のトランジスタである。半導体装置１００ＢのトランジスタＴｒ１及びトランジスタＴｒ２はトップゲート型の構造のトランジスタである。半導体装置１００ＣのトランジスタＴｒ１及びトランジスタＴｒ２はボトムゲート型のトランジスタである。半導体装置１００ＤのトランジスタＴｒ１はボトムゲート型のトランジスタであり、トランジスタＴｒ２はトップゲート型のトランジスタである。
半導体装置１００Ａ、１００Ｂ、１００Ｃ、１００Ｄの、いずれのトランジスタＴｒ１、Ｔｒ２も、酸化物半導体膜を有する。この酸化物半導体膜は、それぞれ、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎとを含む、金属酸化物を有する。後述の部分で説明するが、ｃ軸配向性を有する結晶部の存在割合において、トランジスタＴｒ１の有する酸化物半導体膜の方が、トランジスタＴｒ２の有する酸化物半導体膜より大きい。すなわち、トランジスタの形状にかかわらず、本発明の一態様の半導体装置は、トランジスタＴｒ１の有する酸化物半導体膜と、トランジスタＴｒ２の有する酸化物半導体膜と、の結晶性が互いに異なる。または、本発明の一態様の半導体装置は、トランジスタＴｒ１のチャネル領域が形成される酸化物半導体膜と、トランジスタＴｒ２のチャネル領域が形成される酸化物半導体膜と、の結晶性が互いに異なる。
半導体装置１００Ａ、１００ＢのトランジスタＴｒ１は、基板１０２上の絶縁膜１０６と、絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１２０と、絶縁膜１０６、酸化物半導体膜１０８、導電膜１２０上の絶縁膜１１４とを有する。また、酸化物半導体膜１０８は、導電膜１２０と重なり、且つ絶縁膜１１０と接するチャネル領域１０８ｉと、絶縁膜１１４と接するソース領域１０８ｓと、絶縁膜１１４と接するドレイン領域１０８ｄと、を有する。
また、トランジスタＴｒ１は、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１４及び絶縁膜１１６に設けられた開口部を介して、ソース領域１０８ｓにおいて酸化物半導体膜１０８に電気的に接続される導電膜１１２ａと、絶縁膜１１４及び絶縁膜１１６に設けられた開口部を介して、ドレイン領域１０８ｄにおいて酸化物半導体膜１０８に電気的に接続される導電膜１１２ｂと、絶縁膜１１６、導電膜１１２ａ、及び導電膜１１２ｂ上の絶縁膜１１８と、を有する。
また半導体装置１００Ａの、トランジスタＴｒ２は、導電膜１１２ｂと、導電膜１１２ｂ上の絶縁膜１１８と、絶縁膜１１８上の酸化物半導体膜１２８と、酸化物半導体膜１２８上の導電膜１２２ａと、酸化物半導体膜１２８上の導電膜１２２ｂと、酸化物半導体膜１２８、導電膜１２２ａ、及び導電膜１２２ｂ上の絶縁膜１２４と、絶縁膜１２４上の絶縁膜１２６と、絶縁膜１２６上の導電膜１３０と、を有する。すなわちトランジスタＴｒ２は、導電膜１１２ｂと、導電膜１３０と、をゲート電極とすることができる。このとき導電膜１１２ｂをバックゲート電極とすることができる。
半導体装置１００Ｂの、トランジスタＴｒ２は、導電膜１１２ｂと、導電膜１１２ｂ上の絶縁膜１１８と、絶縁膜１１８上の酸化物半導体膜２０８と、酸化物半導体膜２０８上の絶縁膜２１０ｂと、絶縁膜２１０ｂ上の導電膜２１２ｂと、酸化物半導体膜２０８、導電膜２１２ｂ、及び絶縁膜１１８上の絶縁膜２１４と、絶縁膜２１６と、導電膜２１８ａ、２１８ｂと、を有する。すなわちトランジスタＴｒ２は、導電膜１１２ｂと、導電膜２１２ｂと、をゲート電極とすることができる。このとき導電膜１１２ｂをバックゲート電極とすることができる。
半導体装置１００Ｃ、１００ＤのトランジスタＴｒ１は、基板１０２上の導電膜１０７と、導電膜１０７上の絶縁膜１１７と、絶縁膜１１７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続される導電膜１１２ａ、１１２ｂと、絶縁膜１１８、１１９と、を有する。
半導体装置１００ＣのトランジスタＴｒ２は、導電膜１１２ｂと、導電膜１１２ｂ上の絶縁膜１１８、１１９と、絶縁膜１１９上の酸化物半導体膜１２８と、酸化物半導体膜１２８上の導電膜１２２ａと、酸化物半導体膜１２８上の導電膜１２２ｂと、絶縁膜１２４と、絶縁膜１２４上の絶縁膜１２６と、絶縁膜１２６上の導電膜１３０と、を有する。すなわちトランジスタＴｒ２は、導電膜１１２ｂと、導電膜１３０と、をゲート電極とすることができる。このとき導電膜１１２ｂをバックゲート電極とすることができる。
半導体装置１００ＤのトランジスタＴｒ２は、導電膜１１２ｂと、導電膜１１２ｂ上の絶縁膜１１８、１１９と、絶縁膜１１９上の酸化物半導体膜１２８と、酸化物半導体膜１２８上の導電膜１２２ａと、酸化物半導体膜１２８上の絶縁膜２１０ｂと、絶縁膜２１０ｂ上の導電膜２１２ｂと、絶縁膜２１６と、を有する。すなわちトランジスタＴｒ２は、導電膜１１２ｂと、導電膜２１２ｂと、をゲート電極とすることができる。このとき導電膜１１２ｂをバックゲート電極とすることができる。
また、半導体装置１００Ｃ、１００Ｄでは、導電膜１２２ａと同時に形成される導電膜１２２ｃが、トランジスタＴｒ１の酸化物半導体膜１０８と重なっている。すなわちトランジスタＴｒ１は、導電膜１０７と、導電膜１２２ｃと、をゲート電極とすることができる。このとき導電膜１２２ｃをバックゲート電極とすることができる。
半導体装置１００Ａ、１００Ｂ、１００Ｃ、１００Ｄでは、トランジスタＴｒ１の有する酸化物半導体膜と、トランジスタＴｒ２の有する酸化物半導体膜とは、互いに重なる領域を有する。トランジスタＴｒ１と、トランジスタＴｒ２とを少なくとも一部が互いに重なる領域を設けることで、トランジスタの配置面積を縮小させることができる。ただし、トランジスタＴｒ１の酸化物半導体膜に形成されるチャネル領域と、トランジスタＴｒ２の酸化物半導体膜に形成されるチャネル領域とは、互いに重ならない方が好適である。
半導体装置１００Ａと同様に、トランジスタＴｒ１とトランジスタＴｒ２とを有する構造の半導体装置１００Ｅを図３（Ａ）に示す。ただし半導体装置１００Ａと異なる点として、半導体装置１００Ｅは半導体装置１００Ａと異なり、トランジスタＴｒ１の有する酸化物半導体膜と、トランジスタＴｒ２の有する酸化物半導体膜とは、互いに重なる領域を有していない。しかしながら導電膜１１２ｂの一部がトランジスタＴｒ２の有する酸化物半導体膜と互いに重なる領域を有する。また導電膜１１２ｂの一部が導電膜１２２ａの一部と互いに重なる領域を有する。これは半導体装置１００ＢのトランジスタＴｒ１、トランジスタＴｒ２に対する半導体装置１００ＦのトランジスタＴｒ１、トランジスタＴｒ２に対しても同じである（図３（Ｂ）参照）。また、半導体装置１００Ｃ、１００Ｄのトランジスタにおいて、トランジスタＴｒ１の有する酸化物半導体膜と、トランジスタＴｒ２の有する酸化物半導体膜とは、互いに重なる領域を有していない構造としても良い。このような配置でも、露光による線幅を微細化できる限界を考慮すると、平面上にて配線間の距離を確保した場合に比べ、トランジスタの配置面積を縮小させる効果がある。
また、半導体装置１００Ａ、１００Ｂにおいて絶縁膜１１６、絶縁膜１１８、半導体装置１００Ｃ、１００Ｄにおいて、絶縁膜１１７、絶縁膜１１８、絶縁膜１１９、が水素を透過しにくい膜を有したとする。基板１０２が水素を放出しやすい材料である場合、この水素の拡散は、トランジスタＴｒ１の有する酸化物半導体膜中への量より、トランジスタＴｒ２の有する酸化物半導体膜中への量の方が小さくすることができる。つまりトランジスタＴｒ２は、トランジスタＴｒ１に比べて水素の拡散に対して閾値が変動しやすい特性のトランジスタでも、用いることができる。
図４（Ａ）は、本発明の一態様の半導体装置１００Ａの上面図であり、図４（Ｂ）は半導体装置１００Ａの、図４（Ａ）に示す一点鎖線Ａ１−Ａ２間における切断面の断面図に相当する。なお、図４（Ｂ）は、トランジスタＴｒ１のチャネル長（Ｌ）方向の断面、及びトランジスタＴｒ２のチャネル長（Ｌ）方向の断面を含む。
また、図４（Ａ）において、煩雑になることを避けるため、半導体装置１００Ａの構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）、及び構成要素の符号の一部を省略して図示している。なお、半導体装置の上面図においては、以降の図面においても図４（Ａ）と同様に、構成要素の一部及び構成要素の符号の一部を省略して図示する場合がある。
半導体装置１００Ａと構造が異なる半導体装置１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆも半導体装置１００Ａと同様に図４（Ａ）に示すような配置をすることができる。
本発明の一態様では、トランジスタＴｒ１と、トランジスタＴｒ２とは、それぞれ電界効果移動度が異なる。Ｉｄ−Ｖｇ測定にて飽和領域における、電界効果移動度は、トランジスタＴｒ２の方が、トランジスタＴｒ１より高い。また詳細は後述の部分にて説明するが、トランジスタＴｒ１が有する酸化物半導体膜の成膜温度の方がトランジスタＴｒ２が有する酸化物半導体膜の成膜温度より高い。また、トランジスタＴｒ２は、トランジスタのＩｄ−Ｖｇ測定にて飽和領域における、電界効果移動度の最小値と、電界効果移動度の最大値との差が１５ｃｍ２／Ｖｓ以内であるとよい。
本発明の一態様では、半導体装置１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、の構造いずれにおいても、トランジスタＴｒ２の飽和領域の電界効果移動度がトランジスタＴｒ１のものより高くなる。すなわち本発明の一態様は、半導体装置１００Ａ、１００Ｂ、１００Ｃ、１００Ｄのいずれの構造としても良い。また、それぞれトランジスタＴｒ１の有する酸化物半導体膜と、トランジスタＴｒ２の有する酸化物半導体膜とが、互いに重なる領域を有していない半導体装置１００Ｅ、または１００Ｆの構造としても良い。
トランジスタＴｒ１のチャネル領域と、トランジスタＴｒ２のチャネル領域とが互いに重なる場合、いずれか一方のトランジスタが動作しているときに他方に影響を与える場合がある。この影響を回避するために、トランジスタＴｒ１とトランジスタＴｒ２との間の間隔を大きくする構成、またはトランジスタＴｒ１とトランジスタＴｒ２との間に導電膜を設ける構成などが挙げられる。しかしながら、前者の構成の場合、半導体装置が厚くなるため、例えば、半導体装置１００Ａをフレキシブル基板等に形成する場合、曲げ性等が問題になる場合がある。また、後者の構成の場合、導電膜を形成する工程の増加、及び前者の構成の場合と同様に半導体装置が厚くなるため問題になる場合がある。
また酸化物半導体膜１０８及び酸化物半導体膜１２８が、それぞれＩｎの原子数比がＭの原子数比より多い領域を有することで、トランジスタＴｒ１及びトランジスタＴｒ２の電界効果移動度をいずれも高くすることができる。
例えば、上記の電界効果移動度が高いトランジスタを、表示装置が有するゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、表示装置が有する信号線からの信号の供給を行うソースドライバ（とくに、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、表示装置が有する画素回路の選択トランジスタ及び駆動トランジスタのいずれか一方または双方に用いることで、表示品位が高い表示装置を提供することができる。
また、図４（Ａ）（Ｂ）に示す半導体装置１００Ａは、表示装置の画素回路に好適に用いることができ、図４（Ａ）（Ｂ）に示すような配置とすることで、表示装置の画素密度を高めることが可能となる。例えば、表示装置の画素密度が１０００ｐｐｉ（ｐｉｘｅｌ ｐｅｒ ｉｎｃｈ）を超える、または表示装置の画素密度が２０００ｐｐｉを超える場合においても、図４（Ａ）（Ｂ）に示すような配置とすることで、画素の開口率を高めることができる。なお、ｐｐｉは、１インチあたりの画素数を表す単位である。
以下、半導体装置１００Ａの構造を例とし、酸化物半導体膜１０８と、酸化物半導体膜１２８と、の違いを説明する。特にトランジスタのＩｄ−Ｖｇ測定にて飽和領域における、電界効果移動度について説明する。
＜１−２ 飽和領域の電界効果移動度＞
初めにトランジスタの一般的な特性について、図５及び図６を用いて説明を行う。
［トランジスタのＩｄ−Ｖｇ特性］
トランジスタのドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）について説明する。図５（Ａ）はトランジスタのＩｄ−Ｖｇ特性の一例を説明する図である。なお、図５（Ａ）において、理解を簡単にするためにトランジスタの活性層には、多結晶シリコンを用いた場合を想定している。また、図５（Ａ）において、縦軸がＩｄを横軸がＶｇをそれぞれ表す。
図５（Ａ）に示すように、Ｉｄ−Ｖｇ特性は、大きく分けて３つの領域に分けられる。１つ目の領域をオフ領域（ＯＦＦ ｒｅｇｉｏｎ）と、２つ目の領域をサブスレッショルド領域（ｓｕｂｔｈｒｅｓｈｏｌｄ ｒｅｇｉｏｎ）と、３つ目の領域をオン領域（ＯＮ ｒｅｇｉｏｎ）と、それぞれ呼称する。また、サブスレッショルド領域とオン領域との境界のゲート電圧をしきい値電圧（Ｖｔｈ）と呼称する。
トランジスタの特性としては、オフ領域のドレイン電流（オフ電流またはＩｏｆｆともいう）が低く、オン領域のドレイン電流（オン電流またはＩｏｎともいう）が高い方が望ましい。なお、トランジスタのオン電流については、電界効果移動度を指標とする場合が多い。電界効果移動度の詳細については後述する。
また、トランジスタを低い電圧で駆動させるためには、サブスレッショルド領域でのＩｄ−Ｖｇ特性の傾きが急峻である方が望ましい。サブスレッショルド領域のＩｄ−Ｖｇ特性の変化の大きさを表わす指標として、ＳＳ（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）またはＳ値などと呼称される。なお、Ｓ値は、以下の式（１）で表される。
Figure 0006917734
Ｓ値は、サブスレッショルド領域において、ドレイン電流が１桁変化するのに必要なゲート電圧の変化量の最小値である。Ｓ値が小さいほど、オンとオフとのスイッチング動作を急峻に行うことができる。
［トランジスタのＩｄ−Ｖｄ特性］
次に、トランジスタのドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）について説明する。図５（Ｂ）はトランジスタのＩｄ−Ｖｄ特性の一例を説明する図である。また、図５（Ｂ）において、縦軸がＩｄを横軸がＶｄをそれぞれ表す。
図５（Ｂ）に示すように、オン領域は、さらに２つの領域に分けられる。１つ目の領域を線形領域（Ｌｉｎｅａｒ ｒｅｇｉｏｎ）と、２つ目の領域を飽和領域（Ｓａｔｕｒａｔｉｏｎ ｒｅｇｉｏｎ）と、それぞれ呼称する。線形領域は、ドレイン電流がドレイン電圧の上昇に伴って放物線状に大きくなる。一方で飽和領域は、ドレイン電圧が変化してもドレイン電流が大きく変化しない。なお、真空管に準じて、線形領域を３極管領域と、飽和領域を５極管領域と、それぞれ呼称する場合がある。
また、線形領域とは、Ｖｄに対してＶｇが大きい（Ｖｄ＜Ｖｇ）状態を指す場合がある。また、飽和領域とは、Ｖｇに対してＶｄが大きい（Ｖｇ＜Ｖｄ）状態を指す場合がある。ただし、実際には、トランジスタのしきい値電圧を考慮する必要がある。よって、トランジスタのしきい値電圧を差分した値がＶｄに対して大きい状態（Ｖｄ＜Ｖｇ−Ｖｔｈ）を線形領域とする場合がある。同様に、トランジスタのしきい値電圧を差分した値がＶｄに対して小さい状態（Ｖｇ−Ｖｔｈ＜Ｖｄ）を飽和領域とする場合がある。
トランジスタのＩｄ−Ｖｄ特性において、飽和領域の電流が一定であるような特性を、「飽和性が良い」と表現する場合がある。トランジスタの飽和性の良さは、特に有機ＥＬディスプレイへの応用で重要である。例えば、飽和性が良いトランジスタを有機ＥＬディスプレイの画素のトランジスタに用いることで、ドレイン電圧が変化しても画素の明るさの変化を抑制することができる。
［ドレイン電流の解析モデル］
次に、ドレイン電流の解析モデルについて説明する。ドレイン電流の解析モデルとしては、Ｇｒａｄｕａｌ ｃｈａｎｎｅｌ近似（ＧＣＡ）に基づくドレイン電流の解析式が知られている。ＧＣＡに基づくとトランジスタのドレイン電流は、以下の式（２）で表される。
Figure 0006917734
数式（２）において、上が線形領域におけるドレイン電流の式であり、下が飽和領域におけるドレイン電流の式である。
［電界効果移動度］
次に、電界効果移動度について説明する。トランジスタの電流駆動力の指標として、電界効果移動度が用いられる。上述したように、トランジスタのオン領域は線形領域と飽和領域に分かれる。それぞれの領域の特性から、ＧＣＡに基づくドレイン電流の解析式に基づいてトランジスタの電界効果移動度を算出することができる。区別する必要のあるときは、それぞれ線形移動度（Ｌｉｎｅａｒ ｍｏｂｉｌｉｔｙ）、飽和移動度（Ｓａｔｕｒａｔｉｏｎ ｍｏｂｉｌｉｔｙ）と呼ばれる。線形移動度は、以下の式（３）で表され、飽和移動度は、以下の式（４）で表される。
Figure 0006917734
Figure 0006917734
本明細書等においては、式（３）及び式（４）から算出される曲線を、移動度曲線と呼称する。図６に、ＧＣＡに基づくドレイン電流の解析式から計算した移動度曲線を示す。なお、図６は、トランジスタのＩｄ−Ｖｇ特性に対して、線形移動度及び飽和移動度の移動度曲線を、それぞれ重ねて示している。
図６においては、ＧＣＡに基づくドレイン電流の解析式からＩｄ−Ｖｇ特性を計算している。移動度曲線の形状は、トランジスタの内部の様子を理解するための手がかりとなる。
例えば、図６に示す飽和移動度の形状に着目する。トランジスタのキャリア（電子または正孔）は、ゲート電圧が増加することで、電界により加速されエネルギーを得る。よって、キャリアは電界によって一定の速度を得るため、飽和移動度は増加する。ただし、キャリアは、電界によって無限に加速されることはなく、熱振動する格子原子、またはイオン化した不純物原子などに衝突することによってエネルギーを失うため、飽和移動度が徐々に減少する。
［トランジスタの作製］
次に、酸化物半導体膜を有するトランジスタを作製し、当該トランジスタの電気特性を評価した。
図７に示すトランジスタは、基板１０２上の導電膜１０７と、導電膜１０７上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有する。なお、酸化物半導体膜１０８は、導電膜１１２と重なるチャネル領域１０８ｉと、絶縁膜１１６と接するソース領域１０８ｓと、絶縁膜１１６と接するドレイン領域１０８ｄと、を有する。
本実施の形態においては、図７に示すトランジスタの構成にて、以下に示す試料Ａ１乃至Ａ３を作製した。
なお、試料Ａ１乃至試料Ａ３は、それぞれ、チャネル長Ｌが２μｍ、チャネル幅Ｗが３μｍのトランジスタが形成された試料である。また、試料Ａ１及び試料Ａ２が比較用のトランジスタが形成された試料であり、試料Ａ３が本発明の一態様のトランジスタが形成された試料である。なお、試料Ａ１乃至試料Ａ３は、それぞれ酸化物半導体膜の成膜条件を変えて形成し、それ以外の工程については同じ作製方法とした。
［試料Ａ１乃至Ａ３の作製方法］
まず、ガラス基板上に厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜とを、スパッタリング装置を用いて形成した。続いて当該導電膜をフォトリソグラフィ法により加工した。
次に、基板及び導電膜上に絶縁膜を４層積層して形成した。絶縁膜は、プラズマ化学気相堆積（ＰＥＣＶＤ）装置を用いて、真空中で連続して形成した。絶縁膜は、下から厚さ５０ｎｍの窒化シリコン膜、厚さ３００ｎｍの窒化シリコン膜、厚さ５０ｎｍの窒化シリコン膜、厚さ５０ｎｍの酸化窒化シリコン膜をそれぞれ用いた。
次に、絶縁膜上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工することで、半導体層を形成した。酸化物半導体膜１０８としては、厚さ４０ｎｍの酸化物半導体膜を形成した。なお、試料Ａ１乃至Ａ３において、酸化物半導体膜の成膜条件がそれぞれ異なる。
試料Ａ１の酸化物半導体膜は、基板温度を１７０℃として、流量１４０ｓｃｃｍのアルゴンガスと、流量６０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋｗの交流電力を印加することで形成した。なお、成膜ガス全体に占める酸素の割合から、「酸素流量比」と記載する場合がある。試料Ａ１の成膜時における酸素流量比は３０％である。
試料Ａ２の酸化物半導体膜は、基板温度を１３０℃として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋｗの交流電力を印加することで形成した。なお、試料Ａ２の成膜時における酸素流量比は１０％である。
試料Ａ３の酸化物半導体膜に用いた金属酸化物膜は、試料Ａ６と同様の条件である。すなわち、基板温度を室温（Ｒ．Ｔ．）として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋｗの交流電力を印加することで形成した。なお、試料Ａ３の成膜時における酸素流量比は１０％である。
次に、絶縁膜及び酸化物半導体層上に、絶縁膜を形成した。絶縁膜としては、厚さ１５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気下で、３５０℃ １時間の熱処理とした。
次に、絶縁膜の所望の領域に開口部を形成した。開口部の形成方法としては、ドライエッチング法を用いた。
次に、開口部を覆うように絶縁膜上に厚さ１００ｎｍの酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工することで、導電膜を形成した。また、導電膜を形成後、続けて、導電膜の下側に接する絶縁膜を加工することで、絶縁膜を形成した。
導電膜としては、厚さ１０ｎｍの酸化物半導体膜と、厚さ５０ｎｍの窒化チタン膜と、厚さ１００ｎｍの銅膜とを順に形成した。なお、酸化物半導体膜の成膜条件としては、基板温度を１７０℃として、流量２００ｓｃｃｍの酸素ガスをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋｗの交流電力を印加すること形成した。また、窒化チタン膜及び銅膜としては、スパッタリング装置を用いて形成した。
次に、酸化物半導体膜、絶縁膜、及び導電膜上からプラズマ処理を行った。当該プラズマ処理としては、ＰＥＣＶＤ装置を用い、基板温度を２２０℃とし、アルゴンガスと窒素ガスとの混合ガス雰囲気下で行った。
次に、酸化物半導体膜、絶縁膜、及び導電膜上に絶縁膜を形成した。絶縁膜としては、厚さ１００ｎｍの窒化シリコン膜及び厚さ３００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて積層して形成した。
次に、形成した絶縁膜上にマスクを形成し、当該マスクを用いて絶縁膜に開口部を形成した。
次に、開口部を充填するように、導電膜を形成し、当該導電膜を島状に加工することで、ソース電極及びドレイン電極なる導電膜を形成した。当該導電膜としては、厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜とを、スパッタリング装置を用いて、それぞれ形成した。
次に、絶縁膜、及び導電膜上に絶縁膜を形成した。絶縁膜としては、厚さ１．５μｍのアクリル系の感光性樹脂を用いた。
以上のようにして、試料Ａ１乃至試料Ａ３を作製した。
［トランジスタのＩｄ−Ｖｇ特性］
次に、上記作製した試料Ａ１乃至試料Ａ３のトランジスタのＩｄ−Ｖｇ特性を測定した。なお、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、第１のゲート電極として機能する導電膜に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極として機能する導電膜に印加する電圧（Ｖｂｇ）ともいう）を、−１０Ｖから＋１０Ｖまで０．２５Ｖのステップで印加した。また、ソース電極として機能する導電膜に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機能する導電膜に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び２０Ｖとした。
図８（Ａ）（Ｂ）（Ｃ）に、試料Ａ１、試料Ａ２、及び試料Ａ３のＩｄ−Ｖｇ特性結果をそれぞれ示す。なお、図８（Ａ）（Ｂ）（Ｃ）において、第１縦軸がＩｄ（Ａ）を、第２縦軸が電界効果移動度（μＦＥ（ｃｍ２／Ｖｓ））を、横軸がＶｇ（Ｖ）を、それぞれ表す。なお、電界効果移動度については、Ｖｄを２０Ｖで測定した際の値である。
図８（Ａ）（Ｂ）（Ｃ）に示すように、酸化物半導体膜の成膜条件を変えることで、トランジスタのＩｄ−Ｖｇ特性に異なる傾向が確認される。特に、トランジスタの電界効果移動度の移動度曲線の形状に差異が確認される。
図８（Ａ）（Ｂ）（Ｃ）に示す試料Ａ１乃至試料Ａ３の移動度曲線の形状から、トランジスタの飽和領域における電界効果移動度の最小値、最大値、及び最大値から最小値を差分した結果を算出した。なお、ここでは、トランジスタの飽和領域としては、Ｖｇが３Ｖ以上１０Ｖ以下の範囲とした。当該範囲は、ディスプレイなどの用途において、よく用いられるゲート電圧となる。
試料Ａ１においてはトランジスタの飽和領域における、電界効果移動度の最小値が９．８ｃｍ２／Ｖｓであり、最大値が２８．３ｃｍ２／Ｖｓであった。すなわち、試料Ａ１のトランジスタの飽和領域における、電界効果移動度の最小値と、電界効果移動度の最大値との差が１８．５ｃｍ２／Ｖｓであった。また、試料Ａ２においてはトランジスタの飽和領域における、電界効果移動度の最小値が２３．３ｃｍ２／Ｖｓであり、最大値が５１．１ｃｍ２／Ｖｓであった。すなわち、試料Ａ２のトランジスタの飽和領域における、電界効果移動度の最小値と、電界効果移動度の最大値との差が２７．８ｃｍ２／Ｖｓであった。また、試料Ａ３においてはトランジスタの飽和領域における、電界効果移動度の最小値が５５．８ｃｍ２／Ｖｓであり、最大値が６７．０ｃｍ２／Ｖｓであった。すなわち、試料Ａ３のトランジスタの飽和領域における、電界効果移動度の最小値と、電界効果移動度の最大値との差が１１．２ｃｍ２／Ｖｓであった。
別言すると、試料Ａ１は、トランジスタの飽和領域における電界効果移動度の最小値が、電界効果移動度の最大値に対し、概ね６５．３％低い。また、試料Ａ２は、トランジスタの飽和領域における電界効果移動度の最小値が、電界効果移動度の最大値に対し、概ね５４．４％低い。また、試料Ａ３は、トランジスタの飽和領域における電界効果移動度の最小値が、電界効果移動度の最大値に対し、概ね１６．７％低い。このように、本発明の一態様のトランジスタが形成された試料Ａ３は、トランジスタの飽和領域における電界効果移動度の最小値が、電界効果移動度の最大値に対し、好ましくは３０％以下、さらに好ましくは２０％以下の特性を有する。
このように、本発明の一態様のトランジスタが形成された試料Ａ３は、トランジスタの飽和領域における電界効果移動度の最小値と、電界効果移動度の最大値との差が１５ｃｍ２／Ｖｓ以内と極めて少ない特性である。また、試料Ａ３は、低Ｖｇ（例えば、Ｖｇが０Ｖを超えて５Ｖ以内）領域において、高い電界効果移動度を有する。このような特性のトランジスタを、例えば有機ＥＬディスプレイの画素のトランジスタに用いることで、高い電流駆動能力と、高い信頼性とを付与することができる。
＜１−３．表示装置の画素回路＞
図４（Ａ）（Ｂ）に示す半導体装置１００Ａを表示装置の画素回路に適用する場合の一例について、図９を用いて説明する。
図９は、半導体装置１００Ａを表示装置が有する画素回路に適用した場合の一例を示す回路図である。
図９に示す半導体装置１００Ａは、トランジスタＴｒ１と、トランジスタＴｒ２と、容量素子Ｃｓ１と、発光素子１６０と、を有する。なお、図９においては、半導体装置１００Ａが列方向に２つ隣接する構成を例示している。半導体装置１００Ａが画素（または副画素ともいう）の一つとして機能する。また、容量素子Ｃｓ１については、図４において図示していないが、例えば、導電膜１２０と、導電膜１２２ａとの間の容量、あるいは導電膜１１２ｂと導電膜１２２ａとの間の容量を用いて形成することができる。尚、トランジスタＴｒ１を、選択トランジスタとも言う。トランジスタＴｒ２を、駆動トランジスタとも言う。トランジスタＴｒ２は主に飽和領域にて動作する。
また、図９に示す回路図においては、画素にデータ信号の書き込みを行うデータ線ＤＬ＿Ｙ−１と、隣接する画素にデータ信号の書き込みを行うデータ線ＤＬ＿Ｙと、発光素子に電位を供給するアノード線ＡＮＯＤＥ＿Ｘ−１と、隣接する発光素子に電位を供給するアノード線ＡＮＯＤＥ＿Ｘと、画素に走査信号を供給する走査線ＧＬ＿Ｘと、が示されている。
トランジスタＴｒ１のソース電極及びドレイン電極の一方は、データ線ＤＬ＿Ｙ−１に電気的に接続される。さらに、トランジスタＴｒ１の第１のゲート電極及び第２のゲート電極は、走査線ＧＬ＿Ｘに電気的に接続される。トランジスタＴｒ１は、データ信号のデータの書き込みを制御する機能を有する。
容量素子Ｃｓ１の一対の電極の一方は、トランジスタＴｒ１のソース電極及びドレイン電極の他方に電気的に接続される。また、容量素子Ｃｓ１の一対の電極の他方は、トランジスタＴｒ２の第２のゲート電極（バックゲート電極ともいう）に電気的に接続される。容量素子Ｃｓ１は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタＴｒ２のソース電極及びドレイン電極の一方は、アノード線ＡＮＯＤＥ＿Ｘ−１に電気的に接続される。
発光素子１６０の一対の電極の一方は、トランジスタＴｒ２のソース電極及びドレイン電極の他方と電気的に接続され、他方は、カソード線ＣＡＴＨＯＤＥに電気的に接続される。なお、発光素子１６０の一対の電極の一方には、容量素子Ｃｓ１の一対の電極の他方が電気的に接続される。
以上の構成が図４（Ａ）（Ｂ）に示す半導体装置１００Ａを表示装置の画素に適用する場合の一例である。
＜１−４．半導体装置の構成＞
再び、図４（Ａ）（Ｂ）に示す半導体装置１００Ａの説明を行う。図４（Ａ）（Ｂ）に示す半導体装置１００Ａを表示装置の画素に適用する場合、例えば、トランジスタのチャネル長（Ｌ）及びチャネル幅（Ｗ）、あるいはトランジスタに接続する配線及び電極の線幅などを比較的大きくすることができる。例えば、トランジスタＴｒ１とトランジスタＴｒ２とを同じ平面上に配置する場合と比較して、図４（Ａ）（Ｂ）に示すように、トランジスタＴｒ１とトランジスタＴｒ２との少なくとも一部を重ねて配置することで、線幅などを大きくすることができるため、加工寸法のばらつきを低減することが可能となる。
また、トランジスタＴｒ１と、トランジスタＴｒ２とで、導電膜及び絶縁膜のいずれか一方または双方を共通して用いることができるため、マスク枚数または工程数を削減することが可能である。
例えば、トランジスタＴｒ１において、導電膜１２０がゲート電極として機能し、導電膜１１２ａがソース電極として機能し、導電膜１１２ｂがドレイン電極として機能する。また、トランジスタＴｒ１において、絶縁膜１１０がゲート絶縁膜として機能する。また、トランジスタＴｒ２において、導電膜１１２ｂが第１のゲート電極として機能し、導電膜１２２ａがソース電極として機能し、導電膜１２２ｂがドレイン電極として機能し、導電膜１３０が第２のゲート電極として機能する。また、トランジスタＴｒ２において、絶縁膜１１８が第１のゲート絶縁膜として機能し、絶縁膜１２４、１２６が第２のゲート絶縁膜として機能する。
なお、本明細書等において、絶縁膜１１０を第１の絶縁膜と、絶縁膜１１８を第２の絶縁膜と、絶縁膜１２４、１２６を第３の絶縁膜と、それぞれ呼称する場合がある。
また、導電膜１３０上には、絶縁膜１３４と、絶縁膜１３４上の絶縁膜１３６とが設けられる。また、絶縁膜１３４、１３６には、導電膜１３０に達する開口部１８４が設けられる。また、絶縁膜１３６上には、導電膜１３８が設けられる。なお、導電膜１３８は、開口部１８４を介して、導電膜１３０と接続される。
また、導電膜１３８上には、絶縁膜１４０と、ＥＬ層１４２と、導電膜１４４とが設けられる。絶縁膜１４０は、導電膜１３８の側端部の一部を覆い、隣接する画素間での導電膜１３８の短絡を防止する機能を有する。また、ＥＬ層１４２は、発光する機能を有する。また、導電膜１３８と、ＥＬ層１４２と、導電膜１４４と、により発光素子１６０が構成される。導電膜１３８は、発光素子１６０の一方の電極として機能し、導電膜１４４は、発光素子１６０の他方の電極として機能する。
このように、本発明の一態様においては、トップゲート型のトランジスタと、ボトムゲート型のトランジスタとを組み合わせて用いることができる。
以上のように、本発明の一態様の半導体装置は、複数のトランジスタを積層構造とし、トランジスタの設置面積を縮小させる。また、複数のトランジスタにおいて、絶縁膜及び導電膜のいずれか一方または双方を共通して用いることで、マスク枚数または工程数を削減することができる。
＜１−５．ゲート電極の構成＞
また、図４（Ａ）（Ｂ）に示すように、トランジスタＴｒ２は、ゲート電極を２つ有する構成である。
ここで、ゲート電極を２つ有する構成の効果について、図４（Ａ）（Ｂ）及び、図１０を用いて説明を行う。
なお、図１０は、図４（Ａ）に示す一点鎖線Ｂ１−Ｂ２間における切断面の断面図に相当する。また、図１０は、トランジスタＴｒ２のチャネル幅（Ｗ）方向の断面を含む。
図１０に示すように、酸化物半導体膜１２８は、導電膜１１２ｂ、及び導電膜１３０と対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。導電膜１１２ｂ及び導電膜１３０のチャネル幅方向の長さは、それぞれ酸化物半導体膜１２８のチャネル幅方向の長さよりも長く、酸化物半導体膜１２８の全体は、絶縁膜１１８、１２４、１２６を介して導電膜１１２ｂと導電膜１３０よって覆われている。
別言すると、導電膜１１２ｂ及び導電膜１３０は、酸化物半導体膜１２８の側端部よりも外側に位置する領域を有する。
このような構成とすることで、トランジスタＴｒ２に含まれる酸化物半導体膜１２８を、導電膜１１２ｂ及び導電膜１３０の電界によって電気的に囲むことができる。トランジスタＴｒ２のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を、電気的に囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタＴｒ２は、Ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜１１２ｂによってチャネルを誘起させるための電界を効果的に酸化物半導体膜１２８に印加することができるため、トランジスタＴｒ２の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタＴｒ２を微細化することが可能となる。また、トランジスタＴｒ２は、酸化物半導体膜１２８が第１のゲート電極として機能する導電膜１１２ｂ及び第２のゲート電極として機能する導電膜１３０によって囲まれた構造を有するため、機械的強度を高めることができる。
なお、図４（Ｂ）に示すトランジスタＴｒ２は、第２のゲート電極として機能する導電膜１３０をトランジスタＴｒ２のソース電極またはドレイン電極として機能する導電膜１２２ａと電気的に接続させる構成を有しているが、これに限定されない。例えば、第１のゲート電極と、第２のゲート電極とを接続させる構成としてもよい。この場合、絶縁膜１１８、１２４、１２６に開口部を設けることで、第２のゲート電極として機能する導電膜１３０は、該開口部において第１のゲート電極として機能する導電膜１１２ｂと電気的に接続される。よって、導電膜１１２ｂと導電膜１３０には、同じ電位が与えられる。
このとき容量素子Ｃｓ１については、図１０において図示していないが、例えば、導電膜１１２ｂと同時に形成された膜と、導電膜１２２ａと同時に形成された膜との間の容量を用いて形成することができる。一方、トランジスタＴｒ２の寄生容量は、導電膜１１２ｂと酸化物半導体膜１２８との間と、導電膜１３０と酸化物半導体膜１２８との間と、の合計となる。
容量素子Ｃｓ１の保持容量が小さい場合、トランジスタＴｒ２のゲート電圧値は、トランジスタＴｒ２の寄生容量の影響で大きく変動する。すると発光素子１６０による表示のばらつきが生じる。トランジスタの配置面積を縮小させる目的があるため、容量素子Ｃｓ１の保持容量を大きくすることが困難な場合、トランジスタＴｒ２の寄生容量を下げることがトランジスタＴｒ２のゲート電圧値の安定のために有効である。この手段としては、絶縁膜１２６の膜厚を大きくすれば良いが、トランジスタＴｒ２のオン電流が小さくなる。
トランジスタＴｒ２は、主に飽和領域にて駆動する。図８にて、飽和領域のオン電流を比較すると、図８（Ｃ）が最も大きく、次いで図８（Ｂ）が大きく、図８（Ａ）は小さい。飽和領域にて、あるオン電流を得ようとするとき、図８（Ｂ）あるいは図８（Ｃ）が有する酸化物半導体膜を用いた方が、図８（Ａ）が有する酸化物半導体膜を用いるより、絶縁膜１２６の膜厚を大きくすることが可能となる。
すなわち、本発明の一態様は、トランジスタＴｒ２に、図８（Ｂ）あるいは図８（Ｃ）が有する酸化物半導体膜を用いることで、容量素子Ｃｓ１の保持容量を小さくすることができ、トランジスタの設置面積を縮小させることができる。
＜１−６．半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
＜基板＞
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、半導体装置１００Ａを形成してもよい。または、基板１０２と半導体装置１００Ａの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、半導体装置１００Ａは耐熱性の劣る基板や可撓性の基板にも転載できる。
＜導電膜＞
導電膜１１２ａ、導電膜１１２ｂ、導電膜１２０、導電膜１２２ａ、導電膜１２２ｂ、導電膜１３０、導電膜１３８、及び導電膜１４４としては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電膜１１２ａ、導電膜１１２ｂ、導電膜１２０、導電膜１２２ａ、導電膜１２２ｂ、導電膜１３０、導電膜１３８、及び導電膜１４４には、インジウムと錫とを有する酸化物、タングステンとインジウムとを有する酸化物、タングステンとインジウムと亜鉛とを有する酸化物、チタンとインジウムとを有する酸化物、チタンとインジウムと錫とを有する酸化物、インジウムと亜鉛とを有する酸化物、シリコンとインジウムと錫とを有する酸化物、インジウムとガリウムと亜鉛とを有する酸化物等の酸化物導電体を適用することもできる。
特に、導電膜１２０及び導電膜１３０には、上述の酸化物導電体を好適に用いることができる。ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、酸化物半導体に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体は、導電性が高くなり導電体化する。導電体化された酸化物半導体を、酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
また、導電膜１１２ａ、導電膜１１２ｂ、導電膜１２２ａ、導電膜１２２ｂ、導電膜１３０、導電膜１３８、及び導電膜１４４には、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
特に、導電膜１１２ａ、導電膜１１２ｂ、導電膜１２２ａ、導電膜１２２ｂ、及び導電膜１３０のいずれか一つまたは複数には、上述のＣｕ−Ｘ合金膜を好適に用いることができる。Ｃｕ−Ｘ合金膜としては、Ｃｕ−Ｍｎ合金膜が特に好ましい。
また、導電膜１１２ａ、導電膜１１２ｂ、導電膜１２０、導電膜１２２ａ、導電膜１２２ｂ、及び導電膜１３０のいずれか一つまたは複数には、上述の金属元素の中でも、特にアルミニウム、銅、チタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。
また、導電膜１１２ａ、導電膜１１２ｂ、導電膜１２０、導電膜１２２ａ、導電膜１２２ｂ、及び導電膜１３０のいずれか一つまたは複数には、窒素とタンタルを含む、所謂窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に対して、高いバリア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出が少ないため、酸化物半導体膜１０８と接する金属膜、または酸化物半導体膜１０８の近傍の金属膜として、最も好適に用いることができる。
＜絶縁膜＞
絶縁膜１０６、絶縁膜１１４、絶縁膜１１６、絶縁膜１１８、絶縁膜１２４、絶縁膜１２６、絶縁膜１３４、絶縁膜１３６、及び絶縁膜１４０としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。
また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。例えば、絶縁膜１１４、絶縁膜１１６、酸化物半導体膜１０８、酸化物半導体膜１２８、絶縁膜１２４、及び絶縁膜１２６のいずれか一つまたは複数が過剰酸素領域を有する場合において、絶縁膜１０６によって酸素の透過を抑制することができる。
なお、酸化物半導体膜１０８及び酸化物半導体膜１２８のいずれか一方または双方と接する絶縁膜としては、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、過剰酸素領域を有する酸化物絶縁膜は、酸素を放出することが可能な絶縁膜である。
なお、上述の過剰酸素領域を有する酸化物絶縁膜としては、例えば、酸素雰囲気下にて絶縁膜を形成する、成膜後の絶縁膜を酸素雰囲気下で熱処理を行う、または成膜後の絶縁膜中に酸素を添加することで形成すればよい。成膜後の絶縁膜中に酸素を添加する方法としては、プラズマ処理が好ましい。
また、トランジスタＴｒ１及びトランジスタＴｒ２のゲート絶縁膜として機能する絶縁膜には、酸化ハフニウムを用いてもよい。ゲート絶縁膜として機能する絶縁膜に酸化ハフニウムを用いる場合、以下の効果を奏する。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、トランジスタＴｒ１及びトランジスタＴｒ２のゲート絶縁膜として機能する絶縁膜には、窒化シリコンを用いてもよい。ゲート絶縁膜として機能する絶縁膜に窒化シリコンを用いる場合、以下の効果を奏する。窒化シリコンは、酸化シリコンと比較して比誘電率が高く、酸化シリコンと同等の静電容量を得るのに必要な膜厚が大きいため、絶縁膜を厚膜化することができる。よって、トランジスタＴｒ１及びトランジスタＴｒ２の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタＴｒ１及びトランジスタＴｒ２の静電破壊を抑制することができる。
また、絶縁膜１１０、１１６、１１８、１２４、１２６は、酸化物半導体膜１０８または酸化物半導体膜１２８のいずれか一方または双方に酸素を供給する機能を有する。すなわち、絶縁膜１１０、１１６、１１８、１２４、１２６は、酸素を有する。また、絶縁膜１１０、１２４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１０は、後に形成する導電膜１２０を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能し、絶縁膜１２４は、後に形成する絶縁膜１２６を形成する際の、酸化物半導体膜１２８へのダメージ緩和膜としても機能する。
絶縁膜１１０、１２４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１０、１２４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４、１２４に含まれる欠陥密度が多いと、欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過量が減少してしまう。
また、絶縁膜１１０、１２４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ）において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。また、上記のアンモニアの放出量は、ＴＤＳにおけるアンモニア分子に換算しての総量である。
窒素酸化物（ＮＯｘ、ｘは０を越えて２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁膜１１０、１２４などに準位を形成する。当該準位は、酸化物半導体膜１０８、１２８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１０及び酸化物半導体膜１０８の界面、または絶縁膜１２４及び酸化物半導体膜１２８の界面に拡散すると、当該準位が絶縁膜１１０、１２４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１０及び酸化物半導体膜１０８の界面近傍、または絶縁膜１２４及び酸化物半導体膜１２８の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１２４に含まれる窒素酸化物は、加熱処理において、絶縁膜１２６に含まれるアンモニアと反応するため、絶縁膜１２４に含まれる窒素酸化物が低減される。このため、絶縁膜１２４及び酸化物半導体膜１２８の界面において、電子がトラップされにくい。
絶縁膜１１０、１２４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加熱処理により、絶縁膜１１０、１２４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計は、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルのスピンの密度の合計に相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
絶縁膜１１４は、窒素または水素の少なくとも一方を有する。絶縁膜１１４としては、例えば、窒化物絶縁膜が挙げられる。該窒化物絶縁膜としては、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。絶縁膜１１４に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁膜１１４は、酸化物半導体膜１０８のソース領域１０８ｓ、及びドレイン領域１０８ｄと接する。また、絶縁膜１１４は、導電膜１２０と接する領域を有する。したがって、絶縁膜１１４と接するソース領域１０８ｓ、ドレイン領域１０８ｄ、及び導電膜１２０中の水素濃度が高くなり、ソース領域１０８ｓ、ドレイン領域１０８ｄ、及び導電膜１２０のキャリア密度を高めることができる。なお、ソース領域１０８ｓ、ドレイン領域１０８ｄ、及び導電膜１２０としては、それぞれ絶縁膜１１４と接することで、膜中の水素濃度が同じ領域を有する場合がある。
絶縁膜１１６、１１８、１２６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が放出する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳにて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である。なお、上記の酸素の放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。また、上記の酸素の放出量は、ＴＤＳにおける酸素原子に換算しての総量である。
絶縁膜１１６、１１８、１２６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６、１１８、１２６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
また、絶縁膜１２４と絶縁膜１２６は、同種の材料の絶縁膜を用いることができるため、絶縁膜１２４と絶縁膜１２６との界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁膜１２４と絶縁膜１２６との界面を、破線で図示している。
絶縁膜１３４は、トランジスタＴｒ１及びトランジスタＴｒ２の保護絶縁膜としての機能を有する。
絶縁膜１３４は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜１３４は、窒素及びシリコンを有する。また、絶縁膜１３４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有する。絶縁膜１３４を設けることで、酸化物半導体膜１０８及び酸化物半導体膜１２８からの酸素の外部への拡散と、絶縁膜１１０、１１６、１２４、１２６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８、１２８への水素、水等の入り込みを防ぐことができる。
絶縁膜１３４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。
＜酸化物半導体膜＞
酸化物半導体膜１０８及び酸化物半導体膜１２８としては、それぞれ先に示す材料を用いることができる。
酸化物半導体膜１０８及び酸化物半導体膜１２８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等が挙げられる。
また、酸化物半導体膜１０８及び酸化物半導体膜１２８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≦Ｍを満たす組成でもよい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、等が挙げられる。成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、酸化物半導体膜１０８と、酸化物半導体膜１２８と、で互いに異なっていても良い。
また、酸化物半導体膜１０８及び酸化物半導体膜１２８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタＴｒ１及びトランジスタＴｒ２のオフ電流を低減することができる。
また、酸化物半導体膜１０８及び酸化物半導体膜１２８の厚さは、それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜１０８及び酸化物半導体膜１２８に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜１０８及び酸化物半導体膜１２８は水素ができる限り低減されていることが好ましい。
具体的には、酸化物半導体膜１０８及び酸化物半導体膜１２８において、ＳＩＭＳ分析により得られる水素濃度を、それぞれ２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８及び酸化物半導体膜１２８において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体膜１０８及び酸化物半導体膜１２８において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜１０８及び酸化物半導体膜１２８におけるＳＩＭＳ分析により得られるシリコン濃度を、それぞれ２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８及び酸化物半導体膜１２８におけるＳＩＭＳ分析により得られる炭素濃度を、それぞれ２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８及び酸化物半導体膜１２８において、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、それぞれ１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜１０８及び酸化物半導体膜１２８のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
なお、上記記載の、導電膜、絶縁膜などの様々な膜としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。なお、熱ＣＶＤ法として、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガス及び酸化剤をチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスを用いて、成膜を行ってもよい。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスとを用いて初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
＜１−７．半導体装置の構成例２＞
次に、図４（Ａ）（Ｂ）に示す半導体装置１００Ａの変形例について、図１１を用いて説明する。
図１１は、図４（Ｂ）に示す半導体装置１００Ａの変形例の断面図である。
図１１は、半導体装置１００Ａが有するトランジスタＴｒ２の第２のゲート電極として機能する導電膜１３０と、導電膜１３０上の絶縁膜１３４が設けられない構成である。また、図１１では、絶縁膜１２４及び絶縁膜１２６に設けられる開口部１８２と、絶縁膜１３４及び絶縁膜１３６に設けられる開口部１８４との代わりに、絶縁膜１２４、絶縁膜１２６、及び絶縁膜１３６に開口部１８３が設けられる構成である。このように、開口部を１つとすることで、製造工程を少なくできるため好適である。
＜１−８．半導体装置の構成例３＞
次に、図４（Ａ）（Ｂ）に示す半導体装置１００Ａの変形例について、図１２（Ａ）（Ｂ）及び図１３（Ａ）（Ｂ）を用いて説明する。
ここでは、酸化物半導体膜の積層構造について説明する。
図１２（Ａ）（Ｂ）は、半導体装置１００Ａが有するトランジスタＴｒ２のチャネル長（Ｌ）方向の断面図である。
図１２（Ａ）は、トランジスタＴｒ２が有する酸化物半導体膜１２８が、酸化物半導体膜１２８ａと、酸化物半導体膜１２８ａ上の酸化物半導体膜１２８ｂと、酸化物半導体膜１２８ｂ上の酸化物半導体膜１２８ｃと、を有する構成である。すなわち酸化物半導体膜１２８が３層の積層構造である。
図１２（Ｂ）は、トランジスタＴｒ２が有する酸化物半導体膜１２８が、酸化物半導体膜１２８ｂと、酸化物半導体膜１２８ｂ上の酸化物半導体膜１２８ｃと、を有する構成である。すなわち酸化物半導体膜１２８が２層の積層構造である。
酸化物半導体膜１２８が３層の積層構造においても、酸化物半導体膜１２８が２層の積層構造においても、酸化物半導体膜１２８ｂを、図７に示すトランジスタの構成にて試料Ａ３を作製したときの酸化物半導体膜と同様の成膜条件にて成膜する。このような積層構造のトランジスタにおいて、トランジスタのＩｄ−Ｖｇ測定にて飽和領域における、電界効果移動度の最小値と最大値との差は、酸化物半導体膜１２８ｂを試料Ａ１を作製したときの酸化物半導体膜と同様の成膜条件で成膜した場合の電界効果移動度の最小値と最大値との差よりも小さくなる。
酸化物半導体膜１２８、及び酸化物半導体膜１２８に接する絶縁膜のバンド構造の一例を図１３（Ａ）（Ｂ）に示す。図１３（Ａ）は、絶縁膜１１８、酸化物半導体膜１２８ａ、１２８ｂ、１２８ｃ、及び絶縁膜１２４を有する積層構造の膜厚方向のバンド構造の一例である。また、図１３（Ｂ）は、絶縁膜１１８、酸化物半導体膜１２８ｂ、１２８ｃ、及び絶縁膜１２４を有する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶縁膜１１８、酸化物半導体膜１２８ａ、１２８ｂ、１２８ｃ、及び絶縁膜１２４の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
また、図１３（Ａ）は、絶縁膜１１８、及び絶縁膜１２４として酸化シリコン膜を用い、酸化物半導体膜１２８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１２８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１２８ｃとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
また、図１３（Ｂ）は、絶縁膜１１８、及び絶縁膜１２４として酸化シリコン膜を用い、酸化物半導体膜１２８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１２８ｃとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される金属酸化膜を用いる構成のバンド図である。
図１３（Ａ）（Ｂ）に示すように、酸化物半導体膜１２８ａ、１２８ｂ、１２８ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド構造を有するためには、酸化物半導体膜１２８ａと酸化物半導体膜１２８ｂとの界面、または酸化物半導体膜１２８ｂと酸化物半導体膜１２８ｃとの界面において、トラップ中心や再結合中心のような欠陥準位、を形成するような不純物が存在しないとする。
酸化物半導体膜１２８ａ、１２８ｂ、１２８ｃに連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。
図１３（Ａ）（Ｂ）に示す構成とすることで酸化物半導体膜１２８ｂがウェル（井戸）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１２８ｂに形成されることがわかる。
なお、酸化物半導体膜１２８ａ、１２８ｃを設けることにより、トラップ準位を酸化物半導体膜１２８ｂより遠ざけることができる。
また、トラップ準位がチャネル領域として機能する酸化物半導体膜１２８ｂの伝導帯下端のエネルギー準位（Ｅｃ）より真空準位から遠くなることがあり、トラップ準位に電子が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、トラップ準位が酸化物半導体膜１２８ｂの伝導帯下端のエネルギー準位（Ｅｃ）より真空準位に近くなるような構成にすると好ましい。このようにすることで、トラップ準位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。
また、酸化物半導体膜１２８ａ、１２８ｃは、酸化物半導体膜１２８ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１２８ｂの伝導帯下端のエネルギー準位と、酸化物半導体膜１２８ａ、１２８ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。すなわち、酸化物半導体膜１２８ａ、１２８ｃの電子親和力と、酸化物半導体膜１２８ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、酸化物半導体膜１２８ｂが電流の主な経路となり、チャネル領域として機能する。また、酸化物半導体膜１２８ａ、１２８ｃは、チャネル領域が形成される酸化物半導体膜１２８ｂを構成する金属元素の一種以上から構成される酸化物半導体膜であるため、酸化物半導体膜１２８ａと酸化物半導体膜１２８ｂとの界面、または酸化物半導体膜１２８ｂと酸化物半導体膜１２８ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
また、酸化物半導体膜１２８ａ、１２８ｃは、チャネル領域の一部として機能することを防止するため、導電率が十分に低い材料を用いる。または、酸化物半導体膜１２８ａ、１２８ｃには、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が酸化物半導体膜１２８ｂよりも小さく、伝導帯下端のエネルギー準位が酸化物半導体膜１２８ｂの伝導帯下端エネルギー準位と差分（バンドオフセット）を有する材料を用いる。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じることを抑制するためには、酸化物半導体膜１２８ａ、１２８ｃの伝導帯下端のエネルギー準位が、酸化物半導体膜１２８ｂの伝導帯下端のエネルギー準位よりも真空準位に近い材料を用いると好適である。例えば、酸化物半導体膜１２８ｂの伝導帯下端のエネルギー準位と、酸化物半導体膜１２８ａ、１２８ｃの伝導帯下端のエネルギー準位との差が、０．２ｅＶ以上、好ましくは０．５ｅＶ以上とすることが好ましい。
酸化物半導体膜１２８ａ、１２８ｃの膜厚は、導電膜１２２ａ、１２２ｂの構成元素が酸化物半導体膜１２８ｂに拡散することを抑制することのできる膜厚以上であって、絶縁膜１２４から酸化物半導体膜１２８ｂへの酸素の供給を抑制する膜厚未満とする。例えば、酸化物半導体膜１２８ａ、１２８ｃの膜厚が１０ｎｍ以上であると、導電膜１２２ａ、１２２ｂの構成元素が酸化物半導体膜１２８ｂへ拡散するのを抑制することができる。また、酸化物半導体膜１２８ａ、１２８ｃの膜厚を１００ｎｍ以下とすると、絶縁膜１２４から酸化物半導体膜１２８ｂへ効果的に酸素を供給することができる。
酸化物半導体膜１２８ａ、１２８ｃがＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）であるとき、ＭをＩｎより高い原子数比で有することで、酸化物半導体膜１２８ａ、１２８ｃのエネルギーギャップを大きく、電子親和力を小さくしうる。よって、酸化物半導体膜１２８ｂとの電子親和力の差をＭの組成によって制御することが可能となる場合がある。また、Ｍは、酸素との結合力が強い金属元素であるため、これらの元素をＩｎより高い原子数比で有することで、酸素欠損が生じにくくなる。
また、酸化物半導体膜１２８ａ、１２８ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体膜１２８ａ、１２８ｃとして、酸化ガリウム膜を用いてもよい。
また、酸化物半導体膜１２８ａ、１２８ｂ、１２８ｃが、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１２８ｂと比較して、酸化物半導体膜１２８ａ、１２８ｃに含まれるＭの原子数比が大きく、代表的には、酸化物半導体膜１２８ｂに含まれる上記原子と比較して、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比である。
また、酸化物半導体膜１２８ａ、１２８ｂ、１２８ｃが、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１２８ｂをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１２８ａ、１２８ｃをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ２／ｘ２がｙ１／ｘ１よりも大きく、好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも１．５倍以上である。より好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも２倍以上大きく、さらに好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも３倍以上または４倍以上大きい。このとき、酸化物半導体膜１２８ｂにおいて、ｙ１がｘ１以上であると、酸化物半導体膜１２８ｂを用いるトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、酸化物半導体膜１２８ｂを用いるトランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。
酸化物半導体膜１２８ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１２８ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜１２８ｂとして後述のＣＡＡＣ−ＯＳが形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
また、酸化物半導体膜１２８ａ、１２８ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１２８ａ、１２８ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。また、Ｉｎに対するＭの原子数比率を大きくすることで、酸化物半導体膜１２８ａ、１２８ｃのエネルギーギャップを大きく、電子親和力を小さくすることが可能であるため、ｙ２／ｘ２を３以上、または４以上とすることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：５、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：２、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：５等がある。
なお、酸化物半導体膜１２８ａ、１２８ｂ、１２８ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
なお、図１２（Ａ）（Ｂ）では、トランジスタＴｒ２の酸化物半導体膜１２８が、２層及び３層の積層構造について例示したが、トランジスタＴｒ１が有する酸化物半導体膜１０８においても、同様の構成としてもよい。
このように、本発明の半導体装置としては、第２のゲート電極の有無、または酸化物半導体膜の積層構造を変えて適用してもよい。また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせることが可能である。
＜１−９．半導体装置の作製方法＞
次に、本発明の一態様の半導体装置１００Ａの作製方法について、図１４乃至図２３を用いて説明する。
なお、図１４（Ａ）、図１５（Ａ）、図１６（Ａ）、図１７（Ａ）、図１８（Ａ）、図１９（Ａ）、図２０（Ａ）、図２１（Ａ）、図２２（Ａ）、及び図２３（Ａ）は、半導体装置１００Ａの作製方法を説明する上面図であり、図１４（Ｂ）、図１５（Ｂ）、図１６（Ｂ）、図１７（Ｂ）、図１８（Ｂ）、図１９（Ｂ）、図２０（Ｂ）、図２１（Ｂ）、図２２（Ｂ）、及び図２３（Ｂ）は、半導体装置１００Ａの作製方法を説明する断面図である。
まず、基板１０２上に絶縁膜１０６を形成し、絶縁膜１０６上に酸化物半導体膜を形成する。その後、当該酸化物半導体膜を島状に加工することで、酸化物半導体膜１０８を形成する（図１４（Ａ）（Ｂ）参照）。
本実施の形態では、基板１０２としてガラス基板を用いることができる。
絶縁膜１０６としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態においては、絶縁膜１０６として、ＰＥＣＶＤ装置を用い、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜とを形成する。
また、絶縁膜１０６を形成した後、絶縁膜１０６に酸素を添加してもよい。絶縁膜１０６に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁膜１０６上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１０６に酸素を添加してもよい。
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素を有する金属窒化物、上述した金属元素を有する金属酸化物、上述した金属元素を有する金属窒化酸化物等の導電性を有する材料を用いて形成することができる。
また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜１０６への酸素添加量を増加させることができる。
酸化物半導体膜１０８としては、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法等により形成することができる。なお、酸化物半導体膜１０８への加工には、酸化物半導体膜上にリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすること形成することができる。また、印刷法を用いて、素子分離された酸化物半導体膜１０８を直接形成してもよい。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。また、酸化物半導体膜を形成する場合のスパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
なお、本実施の形態においては、酸化物半導体膜１０８として、スパッタリング装置を用い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ金属酸化物（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、膜厚４０ｎｍの酸化物半導体膜を成膜する。このとき基板を１７０℃に加熱し、流量１４０ｓｃｃｍのアルゴンガスと流量６０ｓｃｃｍの酸素ガスとをスパッタリング装置の成膜チャンバーに導入する。
また、酸化物半導体膜１０８を形成した後、加熱処理を行い、酸化物半導体膜１０８の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下である。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行うことができる。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分以上２４時間以下とすればよい。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜する、または酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、二次イオン質量分析法により得られる水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
次に、絶縁膜１０６及び酸化物半導体膜１０８上に絶縁膜、及び導電膜を形成し、島状に加工することで絶縁膜１１０及び導電膜１２０を形成する（図１５（Ａ）（Ｂ）参照）。
絶縁膜１１０としては、酸化シリコン膜または酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁膜１１０として、堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、または５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１０として、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜１１０として、緻密である酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１０を、マイクロ波を用いたプラズマＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波において、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜１１０を形成することができる。
また、絶縁膜１１０を、有機シランガスを用いたＣＶＤ法を用いて形成することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁膜１１０を形成することができる。
本実施の形態では絶縁膜１１０として、ＰＥＣＶＤ装置を用い、厚さ１５０ｎｍの酸化窒化シリコン膜を形成する。
また、導電膜１２０は、酸化物導電体（ＯＣ）で形成すると好ましい。導電膜１２０の形成時において、導電膜１２０から絶縁膜１１０中に酸素が添加される。
導電膜１２０の形成方法としては、スパッタリング法を用い、形成時に酸素ガスを含む雰囲気で形成すると好ましい。形成時に酸素ガスを含む雰囲気で導電膜１２０を形成することで、絶縁膜１１０中に酸素を好適に添加することができる。
なお、導電膜１２０としては、先に記載の酸化物半導体膜１０８と同様の材料を用いることができる。
本実施の形態においては、導電膜１２０として、スパッタリング装置を用い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ金属酸化物（Ｉｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］）を用いて、膜厚２０ｎｍの導電膜を成膜する。
本実施の形態においては、導電膜１２０、及び絶縁膜１１０の加工としては、ドライエッチング法を用いて行う。
なお、導電膜１２０と、絶縁膜１１０との加工の際に、導電膜１２０が重畳しない領域の酸化物半導体膜１０８の膜厚が薄くなる場合がある。
次に、絶縁膜１０６、酸化物半導体膜１０８、及び導電膜１２０上から、不純物元素の添加を行う。
不純物元素の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
なお、不純物元素の原料ガスとして、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２及び希ガスの一以上を用いることができる。または、希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及びＨ２の一以上を用いることができる。希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及びＨ２の一以上を用いて不純物元素を酸化物半導体膜１０８及び導電膜１２０に添加することで、希ガス、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、及び塩素の一以上を酸化物半導体膜１０８及び導電膜１２０に添加することができる。
または、希ガスを添加した後、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、及びＨ２の一以上を酸化物半導体膜１０８及び導電膜１２０に添加してもよい。
または、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、及びＨ２の一以上を添加した後、希ガスを酸化物半導体膜１０８及び導電膜１２０に添加してもよい。
不純物元素の添加は、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧１０ｋＶ以上１００ｋＶ以下、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１４ｉｏｎｓ／ｃｍ２とすればよい。また、イオン注入法でリンイオンの添加を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。
また、本実施の形態においては、不純物元素として、ドーピング装置を用いて、アルゴンを酸化物半導体膜１０８及び導電膜１２０に添加する。なお、本実施の形態においては、不純物元素として、アルゴンを添加する構成について例示したがこれに限定されず、例えば、窒素を添加する構成であってもよい。また、例えば、不純物元素を添加する工程を行わなくてもよい。
次に、絶縁膜１０６、酸化物半導体膜１０８、及び導電膜１２０上に絶縁膜１１４を形成する。なお、絶縁膜１１４を形成することで、絶縁膜１１４と接する酸化物半導体膜１０８は、ソース領域１０８ｓ及びドレイン領域１０８ｄとなる。また、絶縁膜１１４と接しない酸化物半導体膜１０８、別言すると絶縁膜１１０と接する酸化物半導体膜１０８はチャネル領域１０８ｉとなる。これにより、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄを有する酸化物半導体膜１０８が形成される（図１６（Ａ）（Ｂ）参照）。
絶縁膜１１４としては、本実施の形態においては、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの窒化シリコン膜を形成する。
絶縁膜１１４として、窒化シリコン膜を用いることで、絶縁膜１１４に接する導電膜１２０、ソース領域１０８ｓ、及びドレイン領域１０８ｄに窒化シリコン膜中の水素及び窒素のいずれか一方または双方が入り込み、導電膜１２０、ソース領域１０８ｓ、及びドレイン領域１０８ｄのキャリア密度を高めることができる。
次に、絶縁膜１１４上に絶縁膜１１６を形成する。
絶縁膜１１６としては、本実施の形態においては、ＰＥＣＶＤ装置を用い、厚さ３００ｎｍの酸化窒化シリコン膜を形成する。
次に、絶縁膜１１６の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１６及び絶縁膜１１４の一部をエッチングすることで、ソース領域１０８ｓに達する開口部１４１ａと、ドレイン領域１０８ｄに達する開口部１４１ｂと、を形成する（図１６（Ａ）（Ｂ）参照）。
絶縁膜１１６及び絶縁膜１１４をエッチングする方法としては、ウエットエッチング法及び／またはドライエッチング法を適宜用いることができる。本実施の形態においては、ドライエッチング法を用い、絶縁膜１１６、及び絶縁膜１１４を加工する。
次に、開口部１４１ａ、１４１ｂを覆うように、絶縁膜１１６上に導電膜を形成し、所望の位置に、リソグラフィ工程によりマスクを形成した後、該導電膜の一部をエッチングすることで、導電膜１１２ａ、１１２ｂを形成する（図１６（Ａ）（Ｂ）参照）。
導電膜１１２ａ、１１２ｂとしては、本実施の形態においては、スパッタリング装置を用い、厚さ５０ｎｍのチタン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜の積層膜を形成する。
導電膜１１２ａ、１１２ｂの加工方法としては、ウエットエッチング法及び／またはドライエッチング法を適宜用いることができる。本実施の形態では、ドライエッチング法を用い、導電膜を加工し、導電膜１１２ａ、１１２ｂを形成する。
以上の工程により、トランジスタＴｒ１を作製することができる。
なお、トランジスタＴｒ１を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、ＡＬＤ（原子層成膜）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学気相堆積）法が挙げられる。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記記載の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛を用いる（Ｚｎ（ＣＨ３）２）。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに代えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
次に、絶縁膜１１６、及び導電膜１１２ａ、１１２ｂ上に、絶縁膜１１８を形成する。
絶縁膜１１８としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用い、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜とを形成する。
また、絶縁膜１１８を形成した後、絶縁膜１１８に酸素を添加してもよい。絶縁膜１１８に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１１８に酸素を添加してもよい。
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素を有する金属窒化物、上述した金属元素を有する金属酸化物、上述した金属元素を有する金属窒化酸化物等の導電性を有する材料を用いて形成することができる。
また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜１１８への酸素添加量を増加させることができる。
また、絶縁膜１１８として用いる窒化シリコン膜は、積層構造とする。具体的には、窒化シリコン膜を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃以下とすることができる。
絶縁膜１１８を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１１２ａ、１１２ｂに銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１１２ａ、１１２ｂからの銅（Ｃｕ）元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。
次に、絶縁膜１１８上に酸化物半導体膜１２８を形成する（図１７（Ａ）（Ｂ）参照）。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により酸化物半導体膜を形成する。また、上記酸化物半導体膜の形成時の基板温度を室温（Ｒ．Ｔ．）とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとを用いる。その後、上記酸化物半導体膜を所望の形状に加工することで、島状の酸化物半導体膜１２８を形成する。なお、酸化物半導体膜の形成には、ウエットエッチング装置を用いる。
次に、絶縁膜１１８及び酸化物半導体膜１２８上に導電膜を形成し、当該導電膜を所望の形状に加工することで、導電膜１２２ａ、１２２ｂを形成する。その後、絶縁膜１１８、酸化物半導体膜１２８、及び導電膜１２２ａ、１２２ｂ上の絶縁膜１２４、１２６を形成する（図１８（Ａ）（Ｂ）参照）。
本実施の形態では、導電膜１２２ａ、１２２ｂとして、厚さ５０ｎｍのタングステン膜と、厚さ１００ｎｍのアルミニウム膜と、厚さ５０ｎｍのチタン膜とが順に積層された積層膜をスパッタリング法により成膜する。
また、導電膜１２２ａ、１２２ｂの形成後に、酸化物半導体膜１２８の表面（バックチャネル側）を洗浄してもよい。当該洗浄方法としては、例えば、リン酸水溶液等のエッチャントを用いた洗浄が挙げられる。これにより、酸化物半導体膜１２８の表面に付着する不純物（例えば、導電膜１２２ａ、１２２ｂに含まれる元素等）を除去することができる。なお、当該洗浄を必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
また、導電膜１２２ａ、１２２ｂを形成する工程、及び上記洗浄工程のいずれか一方または双方において、酸化物半導体膜１２８の導電膜１２２ａ、１２２ｂから露出した領域が、薄くなる場合がある。
本実施の形態では、絶縁膜１２４として厚さ２０ｎｍの酸化窒化シリコン膜を、絶縁膜１２６として厚さ２００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いてそれぞれ形成する。
なお、絶縁膜１２４を形成した後、大気に曝すことなく、連続的に絶縁膜１２６を形成することが好ましい。絶縁膜１２４を形成後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜１２６を連続的に形成することで、絶縁膜１２４と絶縁膜１２６との界面において大気成分由来の不純物濃度を低減することができるとともに、絶縁膜１２４、１２６に含まれる酸素を酸化物半導体膜１２８に移動させることが可能となり、酸化物半導体膜１２８の酸素欠損量を低減することが可能となる。
本実施の形態においては、絶縁膜１２４として、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
絶縁膜１２６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１２６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１２６中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
なお、絶縁膜１２６の形成工程において、絶縁膜１２４が酸化物半導体膜１２８の保護膜となる。したがって、酸化物半導体膜１２８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１２６を形成することができる。
なお、絶縁膜１２６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜１２６の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁膜を形成することができる。この結果、トランジスタＴｒ２の信頼性を高めることができる。
また、絶縁膜１２４、１２６を成膜した後に、加熱処理（以下、第１の加熱処理とする）を行うと好適である。第１の加熱処理により、絶縁膜１２４、１２６に含まれる窒素酸化物を低減することができる。または、第１の加熱処理により、絶縁膜１２４、１２６に含まれる酸素の一部を酸化物半導体膜１２８に移動させ、酸化物半導体膜１２８に含まれる酸素欠損量を低減することができる。
第１の加熱処理の温度は、代表的には、４００℃未満、好ましくは３７５℃未満、さらに好ましくは、１５０℃以上３５０℃以下とする。第１の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等を用いることができる。
次に、絶縁膜１２４、１２６の所望の領域に導電膜１２２ａに達する開口部１８２を形成する。その後、絶縁膜１２６及び導電膜１２２ａ上に導電膜１３０を形成する（図１９（Ａ）（Ｂ）参照）。
開口部１８２の形成には、ドライエッチング装置またはウエットエッチング装置を用いる。また、導電膜１３０としては、インジウムと、錫と、シリコンとを有する酸化物（ＩＴＳＯともいう）ターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］）を用いて、厚さ１００ｎｍのＩＴＳＯ膜を形成し、その後島状に加工する。
以上の工程により、トランジスタＴｒ２を作製することができる。
次に、絶縁膜１２６、導電膜１３０上に絶縁膜１３４となる絶縁膜と、絶縁膜１３６となる絶縁膜との積層膜を形成する。その後、当該積層膜の所望の領域に導電膜１３０に達する開口部１８４を形成する（図２０（Ａ）（Ｂ）参照）。
絶縁膜１３４としては、厚さ２００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて形成する。また、絶縁膜１３６としては、厚さ１．５μｍの感光性のアクリル系の樹脂膜を形成する。
開口部１８４の形成には、ドライエッチング装置またはウエットエッチング装置を用いる。
次に、絶縁膜１３６及び導電膜１３０上に導電膜を形成し、当該導電膜を島状に加工することで、導電膜１３８を形成する（図２１（Ａ）（Ｂ）参照）。
本実施の形態では、導電膜１３８としては、厚さ１０ｎｍのＩＴＳＯ膜と、厚さ２００ｎｍの反射性の金属膜（ここでは、銀、パラジウム、及び銅を有する金属膜）と、厚さ１０ｎｍのＩＴＳＯ膜との積層膜を用いる。また、導電膜１３８への加工には、ウエットエッチング装置を用いる。
次に、絶縁膜１３６及び導電膜１３８上に島状の絶縁膜１４０を形成する（図２２（Ａ）（Ｂ）参照）。
絶縁膜１４０としては、厚さ１．５μｍの感光性のポリイミド系の樹脂膜を用いる。
次に、導電膜１３８上にＥＬ層１４２を形成し、その後、絶縁膜１４０及びＥＬ層１４２上の導電膜１４４を形成することで、発光素子１６０を形成する（図２３（Ａ）（Ｂ）参照）。
発光素子１６０の形成方法については、実施の形態４で詳細に説明する。
以上の工程で、図４（Ａ）（Ｂ）に示す半導体装置１００Ａを形成することができる。
以上から、酸化物半導体膜１０８と酸化物半導体膜１２８とがそれぞれ成膜された後の熱履歴を比較すると、酸化物半導体膜１０８の熱履歴の方が多いことが分かる。なぜなら酸化物半導体膜１０８の成膜後から酸化物半導体膜１２８の成膜前までに、少なくとも絶縁膜１１０、絶縁膜１１８等の成膜時の基板加熱があるからである。
トランジスタの信頼性を上げるためには、酸化物半導体膜の酸素欠損量を低減するための熱処理時間を十分にとることが必要である一方、製造コストを低減するためには、熱処理温度はなるべく低く、熱処理時間を短くすることが有効である。後述の部分で示すが、本発明の一態様では、図２４にて説明されるように、酸化物半導体膜１２８の方が酸化物半導体膜１０８より、膜中へ酸素が拡散しやすい。換言すれば、酸化物半導体膜１２８の方が、酸化物半導体膜１０８より、短い時間の熱処理、または低い温度の熱処理で酸素欠損量を低減することが可能である。すなわち本発明の一態様である、膜中へ酸素が拡散しやすい膜を、酸化物半導体膜１２８に用いることは、製造コストを低減するために有効である。
また例えば、基板１０２あるいは絶縁膜１０６が水素を多く放出する場合を考える。後述のようにトランジスタに水素が拡散した場合、酸素欠損に水素が結合しキャリアが増え特性が変化することから、これを避けるため水素発生源に近いトランジスタＴｒ１は水素の拡散に対して信頼性の優れた構造のものがよい。膜密度が大きいことによる水素および酸素の拡散の小さい酸化物半導体膜をトランジスタＴｒ１に有し、水素および酸素の拡散の大きい酸化物半導体膜をトランジスタＴｒ２に有することは、基板からの水素拡散による劣化を低減するためには有効である。この場合、トランジスタＴｒ２の下に、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、を例とする、水素が拡散しにくい膜を形成すると好適である。
またトランジスタの配置面積を縮小させる目的で、導電膜１１２ａと、導電膜１１２ｂと、導電膜１２２ａと、導電膜１２２ｂと、の線幅を小さくしたい場合、これら導電膜の有する材料によっては熱マイグレーションに対する耐性が小さいことがある。このとき、導電膜１１２ａと、導電膜１１２ｂと、導電膜１２２ａと、導電膜１２２ｂの形成後の熱履歴にて、プロセス温度上限を下げ、熱処理時間を短くした方が良い。本発明の一態様である、膜中へ酸素が拡散しやすい膜を、酸化物半導体膜１２８に用いることは、熱マイグレーションに対する耐性が小さい材料を用いたときの信頼性の向上に有効である。
すなわち、本実施の形態の一態様では、大きい電界効果移動度を得ることができるものの、水素拡散に対して閾値変化がしやすく、熱マイグレーションの弱いトランジスタを、設計上移動度が必要な素子に用い、逆に小さい電界効果移動度でありながら、水素拡散に対する閾値変化が小さく、熱マイグレーションに対して強いトランジスタを設計上大きな信頼性が必要な素子に用いることで、劣化を抑えつつ、トランジスタの配置面積を縮小させることが好適にできる。
なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
＜２−１．酸化物半導体膜の組成＞
以下に、本発明に係る酸化物半導体膜の組成について説明する。
酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図２５（Ａ）、図２５（Ｂ）、および図２５（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２５には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図２５（Ａ）、図２５（Ｂ）、および図２５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図２５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
図２５（Ａ）および図２５（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図２６に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２６は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２６に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２６に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。したがって、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなる。
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２５（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２５（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図２５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０９ｃｍ−３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜２−２．酸化物半導体膜のキャリア密度＞
次に、酸化物半導体膜のキャリア密度について、以下に説明を行う。
酸化物半導体膜のキャリア密度に影響を与える因子としては、酸化物半導体膜中の酸素欠損（Ｖｏ）、または酸化物半導体膜中の不純物などが挙げられる。
酸化物半導体膜中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体膜中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体膜中の欠陥準位密度を制御することで、酸化物半導体膜のキャリア密度を制御することができる。
ここで、酸化物半導体膜をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体膜のキャリア密度を低くする方が好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体膜のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体膜のキャリア密度を高くする方が好ましい。酸化物半導体膜のキャリア密度を高くする場合においては、酸化物半導体膜の不純物濃度をわずかに高める、または酸化物半導体膜の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体膜のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体膜は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体膜は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体膜を用いた場合には、トランジスタのしきい値電圧がより低くなる。
実質的に真性の酸化物半導体膜のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
また、上述の実質的に真性の酸化物半導体膜を用いることで、トランジスタの信頼性が向上する場合がある。ここで、図２７を用いて、酸化物半導体膜をチャネル領域に用いるトランジスタの信頼性が向上する理由について説明する。図２７は、酸化物半導体膜をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する図である。
図２７において、ＧＥはゲート電極を、ＧＩはゲート絶縁膜を、ＯＳは酸化物半導体膜を、ＳＤはソース電極またはドレイン電極を、それぞれ表す。すなわち、図２７は、ゲート電極と、ゲート絶縁膜と、酸化物半導体膜と、酸化物半導体膜に接するソース電極またはドレイン電極のエネルギーバンドの一例である。
また、図２７において、ゲート絶縁膜としては、酸化シリコン膜を用い、酸化物半導体膜にＩｎ−Ｇａ−Ｚｎ酸化物を用いる構成である。また、酸化シリコン膜中に形成されうる欠陥の遷移レベル（εｆ）はゲート絶縁膜の伝導帯下端から約３．１ｅＶ離れた位置に形成されるものとし、ゲート電圧（Ｖｇ）が３０Ｖの場合の酸化物半導体膜と酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）はゲート絶縁膜の伝導帯下端から約３．６ｅＶ離れた位置に形成されるものとする。なお、酸化シリコン膜のフェルミ準位は、ゲート電圧に依存し変動する。例えば、ゲート電圧を大きくすることで、酸化物半導体膜と、酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）は低くなる。また、図２７中の白丸は電子（キャリア）を表し、図２７中のＸは酸化シリコン膜中の欠陥準位を表す。
図２７に示すように、ゲート電圧が印加された状態で、例えばキャリアが熱励起されると、欠陥準位（図中Ｘ）にキャリアがトラップされ、プラス（“＋”）からニュートラル（“０”）に欠陥準位の荷電状態が変化する。すなわち、酸化シリコン膜のフェルミ準位（Ｅｆ）に上述の熱励起のエネルギーを足した値が欠陥の遷移レベル（εｆ）よりも高くなる場合、酸化シリコン膜中の欠陥準位の荷電状態は正の状態から中性となり、トランジスタのしきい値電圧がプラス方向に変動することになる。
また、電子親和力が異なる酸化物半導体膜を用いると、ゲート絶縁膜と酸化物半導体膜との界面のフェルミ準位が形成される深さが異なることがある。電子親和力の大きな酸化物半導体膜を用いると、ゲート絶縁膜と酸化物半導体膜との界面近傍において、ゲート絶縁膜の伝導帯下端が相対的に高くなる。この場合、ゲート絶縁膜中に形成されうる欠陥準位（図２７中Ｘ）も相対的に高くなるため、ゲート絶縁膜のフェルミ準位と、酸化物半導体膜のフェルミ準位とのエネルギー差が大きくなる。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラップされる電荷が少なくなる、例えば、上述の酸化シリコン膜中に形成されうる欠陥準位の荷電状態の変化が少なくなり、ゲートバイアス熱（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ：ＧＢＴともいう）ストレスにおける、トランジスタのしきい値電圧の変動を小さくできる。
また、酸化物半導体膜をチャネル領域に用いるトランジスタは、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、酸化物半導体膜の欠陥準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、欠陥準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体膜中の不純物濃度を低減することが有効である。また、酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体膜中における各不純物の影響について説明する。
酸化物半導体膜において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜において欠陥準位が形成される。このため、酸化物半導体膜におけるシリコンや炭素の濃度と、酸化物半導体膜との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体膜において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型になりやすい。この結果、窒素が含まれている酸化物半導体膜を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体膜をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物半導体膜は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上であると好ましい。
また、酸化物半導体膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
＜２−３．酸化物半導体膜の構造＞
次に、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と、それ以外の非単結晶酸化物半導体膜と、に分けられる。非単結晶酸化物半導体膜としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体膜は、非晶質酸化物半導体膜と、それ以外の結晶性酸化物半導体膜と、に分けられる。結晶性酸化物半導体膜としては、単結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体膜、及びｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
すなわち、安定な酸化物半導体膜を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体膜とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体膜を、完全な非晶質酸化物半導体膜とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体膜に近い。
［ＣＡＡＣ−ＯＳ］
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体膜の一種である。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体膜である。酸化物半導体膜の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体膜ともいえる。
なお、不純物は、酸化物半導体膜の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。
［ｎｃ−ＯＳ］
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
ｎｃ−ＯＳは、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる場合がある。
［ａ−ｌｉｋｅ ＯＳ］
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体膜との間の構造を有する酸化物半導体膜である。
ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。ａ−ｌｉｋｅ ＯＳは、鬆を有するため、不安定な構造である。
また、ａ−ｌｉｋｅ ＯＳは、鬆を有するため、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体膜は、様々な構造をとり、それぞれが様々な特性を有する。なお、本発明の一態様の酸化物半導体膜は、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上が混在していてもよい。その場合の一例を以下に示す。
本発明の一態様の酸化物半導体膜を、２種類の結晶部を含む酸化物半導体膜とすることができる。すなわち、２種類の結晶部が混在している酸化物半導体膜である。結晶部の一（第１の結晶部ともいう）は、膜の厚さ方向（膜面方向、膜の被形成面、または膜の表面に垂直な方向ともいう）に配向性を有する、すなわちｃ軸配向性を有する結晶部である。結晶部の他の一（第２の結晶部ともいう）は、ｃ軸配向性を有さずに様々な向きに配向する結晶部である。
なお、以下では説明を容易にするために、ｃ軸配向性を有する結晶部を第１の結晶部、ｃ軸配向性を有さない結晶部を第２の結晶部と分けて説明しているが、これらは結晶性や結晶の大きさなどに違いがなく区別できない場合がある。すなわち、本発明の一態様の酸化物半導体膜はこれらを区別せずに表現することもできる。
例えば、本発明の一態様の酸化物半導体膜は、複数の結晶部を有し、膜中に存在する結晶部のうち、少なくとも一の結晶部がｃ軸配向性を有していればよい。また、膜中に存在する結晶部のうち、ｃ軸配向性を有さない結晶部が、ｃ軸配向性を有する結晶部よりも存在割合を多くしてもよい。一例としては、本発明の一態様の酸化物半導体膜は、その膜厚方向の断面における透過型電子顕微鏡による観察像において、複数の結晶部が観察され、当該複数の結晶部のうちｃ軸配向性を有さない第２の結晶部が、ｃ軸配向性を有する第１の結晶部よりも多く観察される場合がある。別言すると、本発明の一態様の酸化物半導体膜は、ｃ軸配向性を有さない第２の結晶部の存在割合が多い。
酸化物半導体膜中にｃ軸配向性を有さない第２の結晶部の存在割合を多くすることで、以下の優れた効果を奏する。
酸化物半導体膜の近傍に十分な酸素供給源がある場合において、ｃ軸配向性を有さない第２の結晶部は、酸素の拡散経路になりうる。よって、酸化物半導体膜の近傍に十分な酸素供給源がある場合に、ｃ軸配向性を有さない第２の結晶部を介して、ｃ軸配向性を有する第１の結晶部に酸素を供給することができる。よって、酸化物半導体膜の膜中の酸素欠損量を低減することができる。このような酸化物半導体膜をトランジスタの半導体膜に適用することで、高い信頼性を有し、且つ高い電界効果移動度を得ることが可能となる。
また、第１の結晶部は、特定の結晶面が膜の厚さ方向に対して配向性を有する。そのため、第１の結晶部を含む酸化物半導体膜について、膜の上面に概略垂直な方向に対するＸ線回折（ＸＲＤ：Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）測定を行うと、所定の回折角（２θ）に当該第１の結晶部に由来する回折ピークが確認される。一方で酸化物半導体膜が第１の結晶部を有していても、支持基板によるＸ線の散乱、またはバックグラウンドの上昇により、回折ピークが十分に確認されないこともある。なお、回折ピークの高さ（強度）は、酸化物半導体膜中に含まれる第１の結晶部の存在割合に応じて大きくなり、酸化物半導体膜の結晶性を推し量る指標にもなりえる。
また、酸化物半導体膜の結晶性の評価方法の一つとして、電子線回折が挙げられる。例えば、断面に対する電子線回折測定を行い、本発明の一態様の酸化物半導体膜の電子線回折パターンを観測した場合、第１の結晶部に起因する回折スポットを有する第１の領域と、第２の結晶部に起因する回折スポットを有する第２の領域とが観測される。
第１の結晶部に起因する回折スポットを有する第１の領域は、ｃ軸配向性を有する結晶部に由来する。一方で第２の結晶部に起因する回折スポットを有する第２の領域は、配向性を有さない結晶部、または、あらゆる向きに無秩序に配向する結晶部に由来する。そのため電子線回折に用いる電子線のビーム径、すなわち観察する領域の面積によって、異なるパターンが確認される場合がある。なお、本明細書等において、電子線のビーム径を１ｎｍΦ以上１００ｎｍΦ以下で測定する電子線回折を、ナノビーム電子線回折（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）と呼ぶ。
ただし、本発明の一態様の酸化物半導体膜の結晶性を、ＮＢＥＤと異なる方法で評価してもよい。酸化物半導体膜の結晶性の評価方法の一例としては、電子回折、Ｘ線回折、中性子回折などが挙げられる。電子回折の中でも、先に示すＮＢＥＤの他に、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、収束電子回折（ＣＢＥＤ：Ｃｏｎｖｅｒｇｅｎｔ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）、制限視野電子回折（ＳＡＥＤ：Ｓｅｌｅｃｔｅｄ Ａｒｅａ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）などを好適に用いることができる。
また、ＮＢＥＤにおいて、電子線のビーム径を大きくした条件（例えば、２５ｎｍΦ以上１００ｎｍΦ以下、または５０ｎｍΦ以上１００ｎｍΦ以下）のナノビーム電子線回折パターンでは、リング状のパターンが確認される。また当該リング状のパターンは、動径方向に輝度の分布を有する場合がある。一方、ＮＢＥＤにおいて、電子線のビーム径を十分に小さくした条件（例えば１ｎｍΦ以上１０ｎｍΦ以下）の電子線回折像では、上記リング状のパターンの位置に、円周方向（θ方向ともいう）に分布した複数のスポットが確認される場合がある。すなわち、電子線のビーム径を大きくした条件でみられるリング状のパターンは、上記の複数のスポットの集合体により形成される。
＜２−４．酸化物半導体膜の結晶性の評価＞
以下では、条件の異なる３つの酸化物半導体膜が形成された試料（試料Ｘ１乃至試料Ｘ３）を作製し結晶性の評価を行った。まず、試料Ｘ１乃至試料Ｘ３の作製方法について、説明する。
［試料Ｘ１］
試料Ｘ１は、ガラス基板上に厚さ約１００ｎｍの酸化物半導体膜が形成された試料である。当該酸化物半導体膜は、インジウムと、ガリウムと、亜鉛とを有する。試料Ｘ１の酸化物半導体膜の形成条件としては、基板を１７０℃に加熱し、流量１４０ｓｃｃｍのアルゴンガスと流量６０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加することで形成した。なお、試料Ｘ１の作製条件における酸素流量比は３０％である。
［試料Ｘ２］
試料Ｘ２は、ガラス基板上に厚さ約１００ｎｍの酸化物半導体膜が成膜された試料である。試料Ｘ２の酸化物半導体膜の形成条件としては、基板を１３０℃に加熱し、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入して形成した。試料Ｘ２の作製条件における酸素流量比は１０％である。なお、基板温度、及び酸素流量比以外の条件としては、先に示す試料Ｘ１と同様の条件とした。
［試料Ｘ３］
試料Ｘ３は、ガラス基板上に厚さ約１００ｎｍの酸化物半導体膜が成膜された試料である。試料Ｘ３の酸化物半導体膜の形成条件としては、基板を室温（Ｒ．Ｔ．）とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入して形成した。試料Ｘ３の作製条件における酸素流量比は１０％である。なお、基板温度、及び酸素流量比以外の条件としては、先に示す試料Ｘ１と同様の条件とした。
試料Ｘ１乃至試料Ｘ３の形成条件を表１に示す。
Figure 0006917734
次に、上記作製した試料Ｘ１乃至試料Ｘ３の結晶性の評価を行った。本実施の形態においては、結晶性の評価として、断面ＴＥＭ観察、ＸＲＤ測定、及び電子線回折を行った。
［断面ＴＥＭ観察］
図２８、図２９、図３０に、試料Ｘ１乃至試料Ｘ３の断面ＴＥＭ観察結果を示す。なお、図２８（Ａ）（Ｂ）は試料Ｘ１の断面ＴＥＭ像であり、図２９（Ａ）（Ｂ）は試料Ｘ２の断面ＴＥＭ像であり、図３０（Ａ）（Ｂ）は試料Ｘ３の断面ＴＥＭ像である。
また、図２８（Ｃ）は試料Ｘ１の断面の高分解能透過型電子顕微鏡（ＨＲ−ＴＥＭ：Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ−ＴＥＭ）像であり、図２９（Ｃ）は試料Ｘ２の断面ＨＲ−ＴＥＭ像であり、図３０（Ｃ）は試料Ｘ３の断面ＨＲ−ＴＥＭ像である。なお、断面ＨＲ−ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いてもよい。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図２８及び図２９に示すように、試料Ｘ１及び試料Ｘ２では、原子が膜厚方向に層状に配列している結晶部が観察される。特に、ＨＲ−ＴＥＭ像において、層状に配列している結晶部が観察されやすい。また、図３０に示すように、試料Ｘ３では原子が膜厚方向に層状に配列している様子が確認され難い。
［ＸＲＤ測定］
次に、各試料のＸＲＤ測定結果について説明する。
図３１（Ａ）に試料Ｘ１のＸＲＤ測定結果を、図３２（Ａ）に試料Ｘ２のＸＲＤ測定結果を、図３３（Ａ）に試料Ｘ３のＸＲＤ測定結果を、それぞれ示す。
ＸＲＤ測定では、ｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種である粉末法（θ−２θ法ともいう。）を用いた。θ−２θ法は、Ｘ線の入射角を変化させるとともに、Ｘ線源に対向して設けられる検出器の角度を入射角と同じにしてＸ線回折強度を測定する方法である。なお、Ｘ線を膜表面から約０．４０°の角度から入射し、検出器の角度を変化させてＸ線回折強度を測定するｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種であるＧＩＸＲＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）法（薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。）を用いてもよい。図３１（Ａ）、図３２（Ａ）、及び図３３（Ａ）における縦軸は回折強度を任意単位で示し、横軸は角度２θを示している。
図３１（Ａ）及び図３２（Ａ）に示すように、試料Ｘ１及び試料Ｘ２においては、２θ＝３１°付近に回折強度のピークが確認される。一方で、図３３（Ａ）に示すように、試料Ｘ３においては、２θ＝３１°付近の回折強度のピークが確認され難い、または２θ＝３１°付近の回折強度のピークが極めて小さい、あるいは２θ＝３１°付近の回折強度のピークが無い。
なお、回折強度のピークがみられた回折角（２θ＝３１°付近）は、単結晶ＩｎＧａＺｎＯ４の構造モデルにおける（００９）面の回折角と一致する。したがって、試料Ｘ１及び試料Ｘ２において、上記ピークが観測されることから、ｃ軸が膜厚方向に配向する結晶部（以下、ｃ軸配向性を有する結晶部、または第１の結晶部ともいう）が含まれていることが確認できる。なお、試料Ｘ３については、ＸＲＤ測定からでは、ｃ軸配向性を有する結晶部が含まれているかを判断するのが困難である。
［電子線回折］
次に、試料Ｘ１乃至試料Ｘ３について、電子線回折測定を行った結果について説明する。電子線回折測定では、各試料の断面に対して電子線を垂直に入射したときの電子線回折パターンを取得する。また電子線のビーム径を、１ｎｍΦ及び１００ｎｍΦの２つとした。
なお、電子線回折において、入射する電子線のビーム径だけでなく、試料の厚さが厚いほど、電子線回折パターンには、その奥行き方向の情報が現れることとなる。そのため、電子線のビーム径を小さくするだけでなく、試料の奥行方向の厚さを薄くすることで、より局所的な領域の情報を得ることができる。一方で、試料の奥行き方向の厚さが薄すぎる場合（例えば試料の奥行き方向の厚さが５ｎｍ以下の場合）、極微細な領域の情報しか得られない。そのため、極微細な領域に結晶が存在していた場合には、得られる電子線回折パターンは、単結晶のものと同様のパターンとなる場合がある。極微細な領域を解析する目的でない場合には、試料の奥行き方向の厚さを、例えば１０ｎｍ以上１００ｎｍ以下、代表的には１０ｎｍ以上５０ｎｍ以下とすることが好ましい。
図３１（Ｂ）（Ｃ）に試料Ｘ１の電子線回折パターンを、図３２（Ｂ）（Ｃ）に試料Ｘ２の電子線回折パターンを、図３３（Ｂ）（Ｃ）に試料Ｘ３の電子線回折パターンを、それぞれ示す。
なお、図３１（Ｂ）（Ｃ）、図３２（Ｂ）（Ｃ）、及び図３３（Ｂ）（Ｃ）に示す電子線回折パターンは、電子線回折パターンが明瞭になるようにコントラストが調整された画像データである。また、図３１（Ｂ）（Ｃ）、図３２（Ｂ）（Ｃ）、及び図３３（Ｂ）（Ｃ）において、中央の最も明るい輝点は入射される電子線ビームによるものであり、電子線回折パターンの中心（ダイレクトスポットまたは透過波ともいう）である。
また、図３１（Ｂ）に示すように、入射する電子線のビーム径を１ｎｍΦとした場合に、円周状に分布した複数のスポットがみられることから、酸化物半導体膜は、極めて微小で且つ面方位があらゆる向きに配向した複数の結晶部が混在していることが分かる。また、図３１（Ｃ）に示すように、入射する電子線のビーム径を１００ｎｍΦとした場合に、この複数の結晶部からの回折スポットが連なり、輝度が平均化されてリング状の回折パターンとなることが確認できる。また、図３１（Ｃ）では、半径の異なる２つのリング状の回折パターンが確認できる。ここで、径の小さいほうから第１のリング、第２のリングと呼ぶこととする。第２のリングに比べて、第１のリングの方が輝度が高いことが確認できる。また、第１のリングと重なる位置に、輝度の高い２つのスポット（第１の領域）が確認される。
第１のリングの中心からの動径方向の距離は、単結晶ＩｎＧａＺｎＯ４の構造モデルにおける（００９）面の回折スポットの中心からの動径方向の距離とほぼ一致する。また、第１の領域は、ｃ軸配向性に起因する回折スポットである。
また、図３１（Ｃ）に示すように、リング状の回折パターンが見られていることから、酸化物半導体膜中には、あらゆる向きに配向している結晶部（以下、ｃ軸配向性を有さない結晶部、または第２の結晶部ともいう）が存在するとも言い換えることもできる。
また、２つの第１の領域は、電子線回折パターンの中心点に対して対称に配置され、輝度が同程度であることから、２回対称性を有することが推察される。また上述のように、２つの第１の領域はｃ軸配向性に起因する回折スポットであることから、２つの第１の領域と中心を通る線を結ぶ直線の方向が、結晶部のｃ軸の向きと一致する。図３１（Ｃ）において上下方向が膜厚方向であることから、酸化物半導体膜中には、ｃ軸が膜厚方向に配向する結晶部が存在していることが分かる。
このように、試料Ｘ１の酸化物半導体膜は、ｃ軸配向性を有する結晶部と、ｃ軸配向性を有さない結晶部とが混在している膜であることが確認できる。
図３２（Ｂ）（Ｃ）及び図３３（Ｂ）（Ｃ）に示す電子線回折パターンにおいても、図３１（Ｂ）（Ｃ）に示す電子線回折パターンと概ね同じ結果である。ただし、ｃ軸配向性に起因する２つのスポット（第１の領域）の輝度は、試料Ｘ１、試料Ｘ２、試料Ｘ３の順で明るく、ｃ軸配向性を有する結晶部の存在割合が、この順で高いことが示唆される。
［酸化物半導体膜の結晶性の定量化方法］
次に、図３４乃至図３６を用いて、酸化物半導体膜の結晶性の定量化方法の一例について説明する。
まず、電子線回折パターンを用意する（図３４（Ａ）参照）。
なお、図３４（Ａ）は、膜厚１００ｎｍの酸化物半導体膜に対して、ビーム径１００ｎｍで測定した電子線回折パターンであり、図３４（Ｂ）は、図３４（Ａ）に示す電子線回折パターンを、コントラスト調整した後の電子線回折パターンである。
図３４（Ｂ）において、ダイレクトスポットの上下に２つの明瞭なスポット（第１の領域）が観察されている。この２つのスポット（第１の領域）はＩｎＧａＺｎＯ４の構造モデルにおける（００ｌ）に対応する回折スポット、すなわちｃ軸配向性を有する結晶部に起因する。一方で、上記第１の領域とは別に、第１の領域とおおよそ同心円上に輝度の低いリング状のパターン（第２の領域）が重なって見える。これは電子ビーム径を１００ｎｍとしたことによって、ｃ軸配向性を有さない結晶部（第２の結晶部）の構造に起因したスポットの輝度が平均化され、リング状になったものである。
ここで、電子線回折パターンは、ｃ軸配向性を有する結晶部に起因する回折スポットを有する第１の領域と、第２の結晶部に起因する回折スポットを有する第２の領域とが、重なって観察される。よって、第１の領域を含むラインプロファイルと、第２の領域を含むラインプロファイルとを取得し比較することで、酸化物半導体膜の結晶性の定量化が可能となる。
まず、第１の領域を含むラインプロファイル及び第２の領域を含むラインプロファイルについて、図３５を用いて説明する。
図３５は、ＩｎＧａＺｎＯ４の構造モデルに対して、（１００）面より電子ビームを照射した際に得られる電子線回折のシミュレーションパターンに、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’の補助線を付した図である。
図３５に示す領域Ａ−Ａ’は、ｃ軸配向性を有する第１の結晶部に起因する２つの回折スポットと、ダイレクトスポットとを通る直線を含む。また、図３５に示す領域Ｂ−Ｂ’及び領域Ｃ−Ｃ’は、ｃ軸配向性を有する第１の結晶部に起因する回折スポットが観察されない領域と、ダイレクトスポットとを通る直線を含む。なお、領域Ａ−Ａ’と領域Ｂ−Ｂ’または領域Ｃ−Ｃ’とが交わる角度は、３４°近傍、具体的には、３０°以上３８°以下、好ましくは３２°以上３６°以下、さらに好ましくは３３°以上３５°以下とすればよい。
なお、ラインプロファイルは、酸化物半導体膜の構造に応じて、図３６に示すような傾向を有する。図３６は、各構造に対するラインプロファイルのイメージ図、相対輝度Ｒ、及び電子線回折パターンで得られるｃ軸配向性に起因するスペクトルの半値幅（ＦＷＨＭ：Ｆｕｌｌ Ｗｉｄｔｈ ａｔ Ｈａｌｆ Ｍａｘｉｍｕｍ）を説明する図である。
なお、図３６に示す相対輝度Ｒとは、領域Ａ−Ａ’における輝度の積分強度を、領域Ｂ−Ｂ’における輝度の積分強度または領域Ｃ−Ｃ’における輝度の積分強度で割った値である。なお、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’における輝度の積分強度としては、中央の位置に現れるダイレクトスポットに起因するバックグラウンドの輝度をを除去したものである。
相対輝度Ｒを計算することによって、ｃ軸配向性の強さを定量的に規定することができる。例えば、図３６に示すように、単結晶の酸化物半導体膜では、領域Ａ−Ａ’のｃ軸配向性を有する第１の結晶部に起因する回折スポットのピーク強度が高く、領域Ｂ−Ｂ’及び領域Ｃ−Ｃ’にはｃ軸配向性を有する第１の結晶部に起因する回折スポットが見られないため、相対輝度Ｒは、１を超えて極めて大きくなる。また、相対輝度Ｒは、単結晶、ＣＡＡＣ（ＣＡＡＣの詳細については後述する）のみ、ＣＡＡＣ＋Ｎａｎｏｃｒｙｓｔａｌ、Ｎａｎｏｃｒｙｓｔａｌ、Ａｍｏｒｐｈｏｕｓの順で低くなる。特に、特定の配向性を有さないＮａｎｏｃｒｙｓｔａｌ、及びａｍｏｒｐｈｏｕｓでは、相対輝度Ｒは１となる。
また、結晶の周期性の高い構造ほど、ｃ軸配向性を有する第１の結晶部に起因するスペクトルの強度は高くなり、当該スペクトルの半値幅も小さくなる。そのため、単結晶の半値幅が最も小さく、ＣＡＡＣのみ、ＣＡＡＣ＋Ｎａｎｏｃｒｙｓｔａｌ、Ｎａｎｏｃｒｙｓｔａｌの順に半値幅が大きくなり、ａｍｏｒｐｈｏｕｓでは、半値幅が非常に大きく、ハローと呼ばれるプロファイルになる。
［ラインプロファイルによる解析］
上述のように、第１の領域における輝度の積分強度と、第２の領域における輝度の積分強度との強度比は、配向性を有する結晶部の存在割合を推し量る点で重要な情報である。
そこで、先に示す試料Ｘ１乃至試料Ｘ３の電子線回折パターンから、ラインプロファイルによる解析を行った。
試料Ｘ１のラインプロファイルによる解析結果を図３７（Ａ１）（Ａ２）に、試料Ｘ２のラインプロファイルによる解析結果を図３７（Ｂ１）（Ｂ２）に、試料Ｘ３のラインプロファイルによる解析結果を図３７（Ｃ１）（Ｃ２）に、それぞれ示す。
なお、図３７（Ａ１）は、図３１（Ｃ）に示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図３７（Ｂ１）は、図３２（Ｃ）に示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図３７（Ｃ１）は、図３３（Ｃ）に示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンである。
また、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’としては、電子線回折パターンの中心位置に現れるダイレクトスポットの輝度で規格化することにより求めることができる。またこれにより、各試料間での相対的な比較を行うことができる。
また、輝度のプロファイルを算出する際に、試料からの非弾性散乱等に起因する輝度の成分を、バックグラウンドとして差し引くと、より精度の高い比較を行うことができる。ここで非弾性散乱に起因する輝度の成分は、動径方向において極めてブロードなプロファイルを取るため、バックグラウンドの輝度を直線近似で算出してもよい。例えば、対象となるピークの両側の裾に沿って直線を引き、その直線よりも低輝度側に位置する領域をバックグラウンドとして差し引くことができる。
ここでは、上述の方法によりバックグラウンドを差し引いたデータから、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’における輝度の積分強度を算出した。そして、領域Ａ−Ａ’における輝度の積分強度を、領域Ｂ−Ｂ’における輝度の積分強度、または領域Ｃ−Ｃ’における輝度の積分強度で割った値を、相対輝度Ｒとして求めた。
図３８に試料Ｘ１乃至試料Ｘ３の相対輝度Ｒを示す。なお、図３８においては、図３７（Ａ２）、図３７（Ｂ２）、及び図３７（Ｃ２）に示す輝度のプロファイル中のダイレクトスポットの左右の位置するスペクトルにおいて、領域Ａ−Ａ’における輝度の積分強度を領域Ｂ−Ｂ’における輝度の積分強度で割った値、及び領域Ａ−Ａ’における輝度の積分強度を領域Ｃ−Ｃ’における輝度の積分強度で割った値をそれぞれ求めた。
図３８に示す結果から算出すると、試料Ｘ１乃至試料Ｘ３の積分強度は以下に示す通りである。
・試料Ｘ１の積分強度＝２５．００
・試料Ｘ２の積分強度＝３．０４
・試料Ｘ３の積分強度＝１．０５
なお、上述の積分強度は、４つの位置での平均値とした。このように、積分強度は、試料Ｘ１、試料Ｘ２、試料Ｘ３の順で高い。
本発明の一態様の酸化物半導体膜をトランジスタのチャネルが形成される半導体膜に用いる場合には、相対輝度Ｒが１を超えて４０以下、好ましくは１を超えて１０以下、さらに好ましくは１を超えて３以下の強度比となる酸化物半導体膜を用いると好適である。このような酸化物半導体膜を半導体膜に用いることで、電気特性の高い安定性と、ゲート電圧が低い領域での高い電界効果移動度を両立することができる。
＜２−５．結晶部の存在割合＞
酸化物半導体膜中の結晶部の存在割合は、断面ＴＥＭ像を解析することで見積もることができる。
まず、画像解析の方法について説明する。画像解析の方法としては、高分解能で撮像されたＴＥＭ像に対して２次元高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理し、ＦＦＴ像を取得する。得られたＦＦＴ像に対し、周期性を有する範囲を残し、それ以外を除去するマスク処理を施す。そしてマスク処理したＦＦＴ像を、２次元逆フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理し、ＦＦＴフィルタリング像を取得する。
これにより、結晶部のみを抽出した実空間像を得ることができる。ここで、残存した像の面積の割合から、結晶部の存在割合を見積もることができる。また、計算に用いた領域（元の像の面積ともいう）の面積から、残存した面積を差し引くことにより、結晶部以外の部分の存在割合を見積もることができる。
図３９（Ａ１）に試料Ｘ１の断面ＴＥＭ像を、図３９（Ａ２）に試料Ｘ１の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図３９（Ｂ１）に試料Ｘ２の断面ＴＥＭ像を、図３９（Ｂ２）に試料Ｘ２の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図３９（Ｃ１）に試料Ｘ３の断面ＴＥＭ像を、図３９（Ｃ２）に試料Ｘ３の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。
画像解析後に得られた像において、酸化物半導体膜中の白く表示されている領域が、配向性を有する結晶部を含む領域に対応し、黒く表示されている領域が、配向性を有さない結晶部、または様々な向きに配向する結晶部を含む領域に対応する。
図３９（Ａ２）に示す結果より、試料Ｘ１における配向性を有する結晶部を含む領域を除く面積の割合は約４３．１％であった。また、図３９（Ｂ２）に示す結果より、試料Ｘ２における配向性を有する結晶部を含む領域を除く面積の割合は約６１．７％であった。また、図３９（Ｃ２）に示す結果より、試料Ｘ３における配向性を有する結晶部を含む領域を除く面積の割合は約８９．５％であった。
このように見積もられた、酸化物半導体膜中の配向性を有する結晶部を除く部分の割合が、５％以上４０％未満である場合、その酸化物半導体膜は極めて結晶性の高い膜であり、酸素欠損を作り難く、電気特性が非常に安定であるため好ましい。一方で、酸化物半導体膜中の配向性を有する結晶部を除く部分の割合が、４０％以上１００％未満、好ましくは６０％以上９０％以下である場合、その酸化物半導体膜は配向性を有する結晶部と配向性を有さない結晶部が適度な割合で混在し、電気特性の安定性と高移動度化を両立させることができる。
ここで、断面ＴＥＭ像により、または断面ＴＥＭ像の画像解析等により明瞭に確認できる結晶部を除く領域のことを、Ｌａｔｅｒａｌ Ｇｒｏｗｔｈ Ｂｕｆｆｅｒ Ｒｅｇｉｏｎ（ＬＧＢＲ）と呼称することもできる。
＜２−６．酸化物半導体膜への酸素拡散について＞
次に、酸化物半導体膜への酸素の拡散のしやすさを評価した結果について説明する。
ここでは、以下に示す３つの試料（試料Ｙ１乃至試料Ｙ３）を作製した。
［試料Ｙ１］
まず、ガラス基板上に、先に示す試料Ｘ１と同様の方法により、厚さ約５０ｎｍの酸化物半導体膜を成膜した。続いて、酸化物半導体膜上に、厚さ約３０ｎｍの酸化窒化シリコン膜、厚さ約１００ｎｍの酸化窒化シリコン膜、厚さ約２０ｎｍの酸化窒化シリコン膜を、プラズマＣＶＤ法により積層して形成した。なお、以下の説明において、酸化物半導体膜をＯＳと、酸化窒化シリコン膜をＧＩとしてそれぞれ記載する場合がある。
次に、窒素雰囲気下で３５０℃、１時間の熱処理を行った。
続いて、厚さ５ｎｍのＩｎ−Ｓｎ−Ｓｉ酸化物膜をスパッタリング法により成膜した。
続いて、酸化窒化シリコン膜中に酸素添加処理を行った。当該酸素添加条件としては、アッシング装置を用い、基板温度を４０℃とし、流量１５０ｓｃｃｍの酸素ガス（１６Ｏ）と、流量１００ｓｃｃｍの酸素ガス（１８Ｏ）とをチャンバー内に導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるように、アッシング装置内に設置された平行平板の電極間に４５００ＷのＲＦ電力を６００ｓｅｃ供給して行った。なお、酸素ガス（１８Ｏ）を用いた理由としては、酸化窒化シリコン膜中に酸素（１６Ｏ）が主成分レベルで含有されているため、酸素添加処理によって、添加される酸素を正確に測定するためである。
続いて、厚さ約１００ｎｍの窒化シリコン膜をプラズマＣＶＤ法により成膜した。
［試料Ｙ２］
試料Ｙ２は、試料Ｙ１の酸化物半導体膜の成膜条件を異ならせた試料である。試料Ｙ２は、先に示す試料Ｘ２と同様の方法により、厚さ約５０ｎｍの酸化物半導体膜を成膜した。
［試料Ｙ３］
試料Ｙ３は、試料Ｙ１の酸化物半導体膜の成膜条件を異ならせた試料である。試料Ｙ３は、先に示す試料Ｘ３と同様の方法により、厚さ約５０ｎｍの酸化物半導体膜を成膜した。
以上の工程により試料Ｙ１乃至試料Ｙ３を作製した。
［ＳＩＭＳ分析］
試料Ｙ１乃至試料Ｙ３について、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により、１８Ｏの濃度を測定した。なお、ＳＩＭＳ分析においては、上記作製した試料Ｙ１乃至試料Ｙ３を、熱処理を行わず評価する条件と、試料Ｙ１乃至試料Ｙ３を窒素雰囲気下にて３５０℃ １時間の熱処理を行う条件と、試料Ｙ１乃至試料Ｙ３を窒素雰囲気下にて４５０℃、１時間の熱処理を行う条件と、の３つの条件とした。
図２４（Ａ）（Ｂ）（Ｃ）に、ＳＩＭＳ測定結果を示す。なお、図２４（Ａ）が試料Ｙ１のＳＩＭＳ測定結果であり、図２４（Ｂ）が試料Ｙ２のＳＩＭＳ測定結果であり、図２４（Ｃ）が試料Ｙ３のＳＩＭＳ測定結果である。
また、図２４（Ａ）（Ｂ）（Ｃ）においては、ＧＩ及びＯＳを含む領域の分析結果を示している。なお、図２４（Ａ）（Ｂ）（Ｃ）は、基板側からＳＩＭＳ分析（ＳＳＤＰ（Ｓｕｂｓｔｒａｔｅ Ｓｉｄｅ Ｄｅｐｔｈ Ｐｒｏｆｉｌｅ）−ＳＩＭＳともいう）した結果である。
また、図２４（Ａ）（Ｂ）（Ｃ）において、太い破線が熱処理を行っていない試料のプロファイルであり、細い破線が３５０℃の熱処理を行った試料のプロファイルであり、実線が４５０℃の熱処理を行った試料のプロファイルである。
試料Ｙ１乃至試料Ｙ３のそれぞれにおいて、ＧＩ中に１８Ｏが拡散していること、及びＯＳ中に１８Ｏが拡散していることが確認できる。また、試料Ｙ１、試料Ｙ２、試料Ｙ３の順に、より深い位置まで１８Ｏが拡散していることが確認できる。また、３５０℃及び４５０℃の熱処理を行うことで、さらに深い位置まで１８Ｏが拡散していることが確認できる。
以上の結果から、配向性を有する結晶部と配向性を有さない結晶部が混在し、且つ配向性を有する結晶部の存在割合が低い酸化物半導体膜は、酸素が透過しやすい膜、言い換えると酸素が拡散しやすい膜であることが確認できる。また、３５０℃及び４５０℃の熱処理を行うことで、ＧＩ膜中の酸素がＯＳ中に拡散することが確認できる。
以上の結果は、配向性を有する結晶部の存在割合（密度）が高いほど、厚さ方向へ酸素が拡散しにくく、当該密度が低いほど厚さ方向へ酸素が拡散しやすいことを示している。酸化物半導体膜における酸素の拡散のしやすさについて、以下のように考察することができる。
配向性を有する結晶部と、配向性を有さない極微細な結晶部が混在している酸化物半導体膜において、断面観察像で明瞭に観察できる結晶部以外の領域（ＬＧＢＲ）は、酸素が拡散しやすい領域、すなわち酸素の拡散経路になりうる。したがって、酸化物半導体膜の近傍に十分な酸素供給源がある場合において、ＬＧＢＲを介して配向性を有する結晶部にも、酸素が供給されやすくなるため、膜中の酸素欠損量を低減することができると考えられる。
例えば、酸化物半導体膜に接して酸素を放出しやすい酸化膜を設け、加熱処理を施すことにより、当該酸化膜から放出される酸素は、ＬＧＢＲにより酸化物半導体膜の膜厚方向に拡散する。そして、ＬＧＢＲを経由して、配向性を有する結晶部に横方向から酸素が供給されうる。これにより、酸化物半導体膜の配向性を有する結晶部、及びこれ以外の領域に、十分に酸素が行き渡り、膜中の酸素欠損を効果的に低減することができる。
例えば、酸化物半導体膜中に、金属原子と結合していない水素原子が存在すると、これと酸素原子が結合し、ＯＨが形成され、固定化してしまう場合がある。そこで、成膜時に低温で成膜することで酸化物半導体膜中に酸素欠損（Ｖｏ）に水素原子がトラップされた状態（ＶｏＨと呼ぶ）を一定量（例えば１×１０１７ｃｍ−３程度）形成することで、ＯＨが生成されることを抑制する。またＶｏＨは、キャリアを生成するため、酸化物半導体膜中にキャリアが一定量存在する状態となる。これにより、キャリア密度が高められた酸化物半導体膜を形成できる。また成膜時には、酸素欠損も同時に形成されるが、当該酸素欠損は、上述のようにＬＧＢＲを介して酸素を導入することにより低減することができる。このような方法により、キャリア密度が比較的高く、且つ酸素欠損が十分に低減された酸化物半導体膜を形成することができる。
また、配向性を有する結晶部以外の領域は、成膜時に配向性を有さない極めて微細な結晶部を構成するため、酸化物半導体膜には明瞭な結晶粒界は確認できない。また当該微細な結晶部は、配向性を有する複数の結晶部の間に位置する。当該微細な結晶部は、成膜時の熱により横方向に成長することで、隣接する配向性を有する結晶部と結合する。また当該微細な結晶部はキャリアを発生する領域としても機能する。これにより、このような構成を有する酸化物半導体膜は、トランジスタに適用することでその電界効果移動度を著しく向上させることができると考えられる。
また酸化物半導体膜を形成し、その上に酸化シリコン膜などの酸化物絶縁膜を成膜した後に、酸素雰囲気でのプラズマ処理を行うことが好ましい。このような処理により、膜中に酸素を供給すること以外に、水素濃度を低減することができる。例えば、プラズマ処理中に、同時にチャンバー内に残存するフッ素も酸化物半導体膜中にドープされる場合がある。フッ素はマイナスの電荷を帯びたフッ素原子として存在し、プラスの電荷を帯びた水素原子とクーロン力により結合し、ＨＦが生成される。ＨＦは当該プラズマ処理中に酸化物半導体膜外へ放出され、その結果として、酸化物半導体膜中の水素濃度を低減することができる。また、プラズマ処理において、酸素原子と水素原子とが結合してＨ２Ｏとして膜外へ放出される場合もある。
また、酸化物半導体膜に酸化シリコン膜（または酸化窒化シリコン膜）が積層された構成を考える。酸化シリコン膜中のフッ素は、膜中の水素と結合し、電気的に中性であるＨＦとして存在しうるため、酸化物半導体膜の電気特性に影響を与えない。なお、Ｓｉ−Ｆ結合が生じる場合もあるがこれも電気的に中性となる。また酸化シリコン膜中のＨＦは、酸素の拡散に対して影響しないと考えられる。
以上のようなメカニズムにより、酸化物半導体膜中の酸素欠損が低減され、且つ膜中の金属原子と結合していない水素が低減されることにより、信頼性を高めることができると考えられる。また酸化物半導体膜のキャリア密度が一定以上であることで、電気特性が向上すると考えられる。
＜２−７．酸化物半導体膜の成膜方法＞
以下では、本発明の一態様の酸化物半導体膜の成膜方法について説明する。
本発明の一態様の酸化物半導体膜は、酸素を含む雰囲気下にてスパッタリング法によって成膜することができる。
成膜時の基板温度は、室温以上１５０℃以下、好ましくは５０℃以上１５０℃以下、より好ましくは１００℃以上１５０℃以下、代表的には１３０℃の温度とすることが好ましい。基板の温度を上述の範囲とすることで、配向性を有する結晶部と、配向性を有さない結晶部との割合を制御することができる。
また、成膜時の酸素の流量比（酸素分圧）を、１％以上３３％未満、好ましくは５％以上３０％以下、より好ましくは５％以上２０％以下、さらに好ましくは５％以上１５％以下、代表的には１０％とすることが好ましい。酸素流量を低減することにより、配向性を有さない結晶部をより多く膜中に含ませることができる。
したがって、成膜時の基板温度と、成膜時の酸素流量を上述の範囲とすることで、配向性を有する結晶部と、配向性を有さない結晶部とが混在した酸化物半導体膜を得ることができる。また、基板温度と酸素流量を上述の範囲内とすることにより、配向性を有する結晶部と配向性を有さない結晶部の存在割合を制御することが可能となる。
酸化物半導体膜の成膜に用いることの可能な酸化物ターゲットとしては、Ｉｎ−Ｇａ−Ｚｎ系酸化物に限られず、例えば、Ｉｎ−Ｍ−Ｚｎ系酸化物（Ｍは、Ａｌ、Ｇａ、Ｙ、またはＳｎ）を適用することができる。
また、複数の結晶粒を有する多結晶酸化物を含むスパッタリングターゲットを用いて、酸化物半導体膜である結晶部を含む酸化物半導体膜を成膜すると、多結晶酸化物を含まないスパッタリングターゲットを用いた場合に比べて、結晶性を有する酸化物半導体膜が得られやすい。
以下に、酸化物半導体膜の成膜メカニズムにおける一考察について説明する。スパッタリング用ターゲットが複数の結晶粒を有し、且つ、その結晶粒が層状構造を有しており、当該結晶粒に劈開しやすい界面が存在する場合、当該スパッタリング用ターゲットにイオンを衝突させることで、結晶粒が劈開して、平板状又はペレット状のスパッタリング粒子が得られることがある。該得られた平板状又はペレット状のスパッタリング粒子が、基板上に堆積することでナノ結晶を含む酸化物半導体膜が成膜されると考えられる。また、基板を加熱することにより、基板表面において当該ナノ結晶同士の結合、または再配列が進むことにより、配向性を有する結晶部を含む酸化物半導体膜が形成されやすくなると考えられる。
なお、ここではスパッタリング法により形成する方法について説明したが、特にスパッタリング法を用いることで、結晶性の制御が容易であるため好ましい。なお、スパッタリング法以外に、例えばパルスレーザー堆積（ＰＬＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ）法、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法などを用いてもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、図４０乃至図４７を参照して説明する。
＜３−１．半導体装置の構成例１＞
図４０（Ａ）は、本発明の一態様の半導体装置２００の上面図であり、図４０（Ｂ）は、図４０（Ａ）に示す一点鎖線Ａ１−Ａ２間における切断面の断面図に相当する。なお、図４０（Ｂ）は、トランジスタＴｒ１のチャネル長（Ｌ）方向の断面、及びトランジスタＴｒ２のチャネル長（Ｌ）方向の断面を含む。
図４０（Ａ）（Ｂ）に示す半導体装置２００は、トランジスタＴｒ１と、トランジスタＴｒ１と少なくとも一部が互いに重なるトランジスタＴｒ２と、を有する。なお、トランジスタＴｒ１及びトランジスタＴｒ２は、双方ともトップゲート型のトランジスタである。
トランジスタＴｒ１と、トランジスタＴｒ２とを少なくとも一部が互いに重なる領域を設けることで、トランジスタの配置面積を縮小させることができる。
トランジスタＴｒ１は、基板１０２上の絶縁膜１０６と、絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１２０と、絶縁膜１０６、酸化物半導体膜１０８、導電膜１２０上の絶縁膜１１４とを有する。また、実施の形態１と同様に、酸化物半導体膜１０８は、導電膜１２０と重なり、且つ絶縁膜１１０と接するチャネル領域１０８ｉと、絶縁膜１１４と接するソース領域１０８ｓと、絶縁膜１１４と接するドレイン領域１０８ｄと、を有する。
また、トランジスタＴｒ１は、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１４及び絶縁膜１１６上に設けられた開口部１４１ａを介して、酸化物半導体膜１０８に電気的に接続される導電膜１１２ａと、絶縁膜１１４及び絶縁膜１１６に設けられた開口部１４１ｂを介して、酸化物半導体膜１０８に電気的に接続される導電膜１１２ｂと、絶縁膜１１６、導電膜１１２ａ、及び導電膜１１２ｂ上の絶縁膜１１８と、を有する。
また、トランジスタＴｒ２は、導電膜１１２ｂと、導電膜１１２ｂ上の絶縁膜１１８と、絶縁膜１１８上の酸化物半導体膜２０８と、酸化物半導体膜２０８上の絶縁膜２１０ｂと、絶縁膜２１０ｂ上の導電膜２１２ｂと、酸化物半導体膜２０８及び導電膜２１２ｂ上の絶縁膜２１４とを有する。また、酸化物半導体膜１０８と同様に、酸化物半導体膜２０８は、導電膜２１２ｂと重なり、且つ絶縁膜２１０ｂと接するチャネル領域２０８ｉと、絶縁膜２１４と接するソース領域２０８ｓと、絶縁膜２１４と接するドレイン領域２０８ｄと、を有する。
また、トランジスタＴｒ２は、絶縁膜２１４上の絶縁膜２１６と、絶縁膜２１６上に設けられ、酸化物半導体膜２０８に電気的に接続される導電膜２１８ａと、絶縁膜２１６上に設けられ、酸化物半導体膜２０８に電気的に接続される導電膜２１８ｂと、を有する。
なお、図４０（Ａ）（Ｂ）に示すように、酸化物半導体膜１０８と、酸化物半導体膜２０８とは、互いに重なる領域を有する。
酸化物半導体膜１０８としては、実施の形態１に示す構成と同様とすることができる。酸化物半導体膜２０８としては、実施の形態１に示す酸化物半導体膜１２８と同様の構成とすることができる。
したがって、トランジスタＴｒ２の電界効果移動度を高く形成することが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、表示装置が有するゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、表示装置が有する信号線からの信号の供給を行うソースドライバ（とくに、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、表示装置が有する画素回路の選択トランジスタ及び駆動トランジスタのいずれか一方または双方に用いることで、表示品位が高い表示装置を提供することができる。
図４０に示す半導体装置１００Ａは、容量素子Ｃｓ１については図示していないが、導電膜１１２ｂと同時に形成された膜と、導電膜２１２ｂと同時に形成された膜との間の容量を用いて形成することができる。この容量を形成する絶縁膜は、絶縁膜１１８と同時に形成された膜と、絶縁膜２１０ｂと同時に形成された膜と、の両方あるいはいずれか一となる。
本発明の一態様は、この容量を形成する絶縁膜に、絶縁膜１１８と同時に形成された膜のみを用いた場合とする。飽和領域にて、あるオン電流を得ようとしたとき、酸化物半導体膜２０８に図８（Ｂ）あるいは図８（Ｃ）にて測定されたトランジスタが有する酸化物半導体膜を用いることで、図８（Ａ）にて測定されたトランジスタが有する酸化物半導体膜を用いる場合より、絶縁膜２１０ｂと同時に形成された膜の膜厚を大きくすることができる。
すなわち、トランジスタＴｒ２に、図８（Ｂ）あるいは図８（Ｃ）にて測定されたトランジスタが有する酸化物半導体膜を用いることで、容量素子Ｃｓ１の保持容量を小さくすることができ、トランジスタの設置面積を縮小させることができる。
また、図４０（Ａ）（Ｂ）に示す半導体装置２００は、表示装置の画素回路に好適に用いることができ、図４０（Ａ）（Ｂ）に示すような配置とすることで、表示装置の画素密度を高めることが可能となる。例えば、表示装置の画素密度が１０００ｐｐｉを超える、または表示装置の画素密度が２０００ｐｐｉを超える場合においても、図４０（Ａ）（Ｂ）に示すような配置とすることで、画素の開口率を高めることができる。
なお、図４０（Ａ）（Ｂ）に示す半導体装置２００を表示装置の画素回路に適用する場合においては、図９に示す画素回路と同様の構成とすることができる。
また、図４０（Ａ）（Ｂ）に示す半導体装置２００を表示装置の画素に適用する場合、例えば、トランジスタのチャネル長（Ｌ）及びチャネル幅（Ｗ）、あるいはトランジスタに接続する配線及び電極の線幅などを比較的大きくすることができる。例えば、トランジスタＴｒ１とトランジスタＴｒ２とを同じ平面上に配置する場合と比較して、図４０（Ａ）（Ｂ）に示すように、トランジスタＴｒ１とトランジスタＴｒ２との少なくとも一部を重ねて配置することで、線幅などを大きくすることができるため、加工寸法のばらつきを低減することが可能となる。
また、トランジスタＴｒ１と、トランジスタＴｒ２とで、導電膜及び絶縁膜のいずれか一方または双方を共通して用いることができるため、マスク枚数または工程数を削減することが可能である。
例えば、トランジスタＴｒ１において、導電膜１２０がゲート電極として機能し、導電膜１１２ａがソース電極として機能し、導電膜１１２ｂがドレイン電極として機能する。また、トランジスタＴｒ１において、絶縁膜１１０がゲート絶縁膜として機能する。また、トランジスタＴｒ２において、導電膜１１２ｂが第１のゲート電極として機能し、導電膜２１８ａがソース電極として機能し、導電膜２１８ｂがドレイン電極として機能し、導電膜２１２ｂが第２のゲート電極として機能する。また、トランジスタＴｒ２において、絶縁膜１１８が第１のゲート絶縁膜として機能し、絶縁膜２１０ｂが第２のゲート絶縁膜として機能する。
なお、本明細書等において、絶縁膜２１０ｂを第４の絶縁膜と呼称する場合がある。
また、絶縁膜２１６、及び導電膜２１８ａ、２１８ｂ上には、絶縁膜１３６が設けられる。また、絶縁膜１３６には、導電膜２１８ｂに達する開口部１８６が設けられる。また、絶縁膜１３６上には、導電膜１３８が設けられる。なお、導電膜１３８は、開口部１８６を介して、導電膜２１８ａと接続される。
また、導電膜１３８上には、絶縁膜１４０と、ＥＬ層１４２と、導電膜１４４とが設けられる。また、導電膜１３８と、ＥＬ層１４２と、導電膜１４４と、により発光素子１６０が構成される。
また、図面において図示しないが、図４０（Ａ）（Ｂ）に示すトランジスタＴｒ１及びトランジスタＴｒ２を、実施の形態１で説明したＳ−ｃｈａｎｎｅｌ構造としてもよい。
また、本実施の形態に示す半導体装置２００が有するトランジスタＴｒ１及びトランジスタＴｒ２と、実施の形態１に示す半導体装置１００Ａが有するトランジスタＴｒ１及びトランジスタＴｒ２と、を組み合わせて用いることが可能である。
以上のように、本発明の一態様の半導体装置は、複数のトランジスタを積層構造とし、トランジスタの設置面積を縮小させる。また、複数のトランジスタにおいて、絶縁膜及び導電膜のいずれか一方または双方を共通して用いることで、マスク枚数または工程数を削減することができる。
＜３−２．半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
＜導電膜＞
導電膜２１２ｂ、２１８ａ、２１８ｂとしては、実施の形態１に記載の導電膜（導電膜１１２ａ、導電膜１１２ｂ、導電膜１２２ａ、導電膜１２２ｂ、導電膜１２０、導電膜１３０、導電膜１３８、及び導電膜１４４）の材料を用いることができる。特に、導電膜２１２ｂには、酸化物導電体（ＯＣ）を用いると、絶縁膜２１０ｂに酸素を添加できるため好適である。
＜絶縁膜＞
絶縁膜２１４、２１６、２１０ｂとしては、実施の形態１に記載の絶縁膜（絶縁膜１０６、絶縁膜１１４、絶縁膜１１６、絶縁膜１１８、絶縁膜１２４、絶縁膜１２６、絶縁膜１３４、絶縁膜１３６、及び絶縁膜１４０）の材料を用いることができる。
また、絶縁膜１１８としては、酸化物半導体膜２０８と接するため、酸化物絶縁膜が好ましく、特に酸化シリコン膜または酸化窒化シリコン膜が好ましい。また、絶縁膜２１０ｂとしては、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することがより好ましい。絶縁膜２１０ｂとしては、酸化シリコン膜または酸化窒化シリコン膜を用いると好適である。
また、絶縁膜２１４は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜２１４は、窒素及びシリコンを有する。また、絶縁膜２１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。酸化物半導体膜２０８と絶縁膜２１４とが接することで、絶縁膜２１４中の水素及び窒素のいずれか一方または双方が、酸化物半導体膜２０８中に入り込み、酸化物半導体膜２０８のキャリア密度を高くすることができる。したがって、酸化物半導体膜２０８と絶縁膜２１４とが接する酸化物半導体膜２０８中の領域は、ソース領域またはドレイン領域として機能する。
＜酸化物半導体膜＞
酸化物半導体膜２０８としては、実施の形態１に記載の酸化物半導体膜（酸化物半導体膜１０８、及び酸化物半導体膜１２８）の材料を用いることができる。
＜３−３．半導体装置の作製方法＞
次に、本発明の一態様の半導体装置２００の作製方法について、図４１乃至図４７を用いて説明する。
なお、図４１（Ａ）、図４２（Ａ）、図４３（Ａ）、図４４（Ａ）、図４５（Ａ）、図４６（Ａ）、及び図４７（Ａ）は、半導体装置２００の作製方法を説明する上面図であり、図４１（Ｂ）、図４２（Ｂ）、図４３（Ｂ）、図４４（Ｂ）、図４５（Ｂ）、図４６（Ｂ）、及び図４７（Ｂ）は、半導体装置２００の作製方法を説明する断面図である。
トランジスタＴｒ１の作製方法については、実施の形態１で説明した方法を用いることができる。したがって、基板１０２上に絶縁膜１０６、酸化物半導体膜１０８、絶縁膜１１０、導電膜１２０、絶縁膜１１４、絶縁膜１１６、導電膜１１２ａ、導電膜１１２ｂ、絶縁膜１１８の形成方法については、実施の形態１及び図１４乃至図１６を参酌すればよい。
次に、絶縁膜１１６及び導電膜１１２ａ、導電膜１１２ｂ上に、絶縁膜１１８を形成する。絶縁膜１１８は、実施の形態１と同様の方法で形成することができる。
次に、絶縁膜１１８上に酸化物半導体膜２０８を形成する（図４１（Ａ）（Ｂ）参照）。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により酸化物半導体膜を形成する。また、上記酸化物半導体膜の形成時の基板温度を１７０℃とし、形成時の成膜ガスとしては、流量６０ｓｃｃｍの酸素ガスと、流量１４０ｓｃｃｍのアルゴンガスと、を用いる。その後、上記酸化物半導体膜を所望の形状に加工することで、島状の酸化物半導体膜２０８を形成する。なお、酸化物半導体膜の形成には、ウエットエッチング装置を用いる。
次に、絶縁膜１１８及び酸化物半導体膜２０８上に絶縁膜と、導電膜との積層膜を形成する。その後、当該積層膜を所望の形状に加工することで、島状の絶縁膜２１０ｂと、島状の導電膜２１２ｂとを形成する（図４２（Ａ）（Ｂ）参照）。
その後、絶縁膜１１８、酸化物半導体膜２０８、及び導電膜２１２ｂ上に絶縁膜２１４、２１６を形成する。なお、絶縁膜２１４を形成することで、絶縁膜２１４と接する酸化物半導体膜２０８は、ソース領域２０８ｓ及びドレイン領域２０８ｄとなる。また、絶縁膜２１４と接しない酸化物半導体膜２０８、別言すると絶縁膜２１０ｂと接する酸化物半導体膜２０８はチャネル領域２０８ｉとなる。これにより、チャネル領域２０８ｉ、ソース領域２０８ｓ、及びドレイン領域２０８ｄを有する酸化物半導体膜２０８が形成される（図４３（Ａ）（Ｂ）参照）。
本実施の形態では、絶縁膜２１０ｂとしては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成する。また、導電膜２１２ｂとしては、厚さ２００ｎｍの酸化物半導体膜を、スパッタリング装置を用いて形成する。なお、当該酸化物半導体膜としては、酸化物半導体膜２０８と同じ組成を用いる。また、絶縁膜２１４としては、厚さ１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成する。また、絶縁膜２１６としては、厚さ２００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成する。
絶縁膜２１４として、窒化シリコン膜を用いることで、絶縁膜２１４に接する導電膜２１２ｂ、ソース領域２０８ｓ、及びドレイン領域２０８ｄに窒化シリコン膜中の水素及び窒素のいずれか一方または双方が入り込み、導電膜２１２ｂ、ソース領域２０８ｓ、及びドレイン領域２０８ｄのキャリア密度を高めることができる。そのため、酸化物半導体膜２０８の一部の領域と、導電膜２１２ｂとは、酸化物導電体（ＯＣ）となる。
なお、絶縁膜２１０ｂは、導電膜２１２ｂをマスクに自己整合的に形成される。
次に、絶縁膜２１４、２１６の所望の領域に酸化物半導体膜２０８に達する開口部２８２ａ、２８２ｂを形成する（図４３（Ａ）（Ｂ）参照）。
開口部２８２ａ、２８２ｂの形成には、ドライエッチング装置またはウエットエッチング装置を用いる。
次に、開口部２８２ａ、２８２ｂを覆うように、絶縁膜２１６及び酸化物半導体膜２０８上に導電膜を形成し、当該導電膜を島状に加工することで、導電膜２１８ａ、２１８ｂを形成する（図４３（Ａ）（Ｂ）参照）。
導電膜２１８ａ、２１８ｂとして、厚さ１００ｎｍのタングステン膜と、厚さ２００ｎｍの銅膜とをスパッタリング法により形成する。
以上の工程により、トランジスタＴｒ２を作製することができる。
次に、絶縁膜２１６及び導電膜２１８ａ、２１８ｂ上に絶縁膜１３６を形成する。その後、絶縁膜１３６の所望の領域を加工することで、導電膜２１８ａに達する開口部１８６を形成する（図４４（Ａ）（Ｂ）参照）。
本実施の形態では、絶縁膜１３６として、厚さ１．５μｍの感光性のアクリル系の樹脂膜を形成する。
次に、絶縁膜１３６及び導電膜２１８ａ上に導電膜を形成し、当該導電膜を島状に加工することで、導電膜１３８を形成する（図４５（Ａ）（Ｂ）参照）。
本実施の形態では、導電膜１３８としては、厚さ１０ｎｍのＩＴＳＯ膜と、厚さ２００ｎｍの反射性の金属膜（ここでは、銀、パラジウム、及び銅を有する金属膜）と、厚さ１０ｎｍのＩＴＳＯ膜との積層膜を用いる。また、導電膜１３８への加工には、ウエットエッチング装置を用いる。
次に、絶縁膜１３６及び導電膜１３８上に島状の絶縁膜１４０を形成する（図４６（Ａ）（Ｂ）参照）。
絶縁膜１４０としては、厚さ１．５μｍの感光性のポリイミド系の樹脂膜を用いる。
次に、導電膜１３８上にＥＬ層１４２を形成し、その後、絶縁膜１４０及びＥＬ層１４２上の導電膜１４４を形成することで、発光素子１６０を形成する（図４７（Ａ）（Ｂ）参照）。
なお、発光素子１６０の形成方法については、実施の形態４で説明する。
以上の工程で、図４０（Ａ）（Ｂ）に示す半導体装置２００を作製することができる。
なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置に用いることのできる発光素子について、図４８乃至図５０を用いて説明する。
＜４−１．発光素子の構成例＞
まず、本発明の一態様の半導体装置に用いることのできる発光素子の構成について、図４８を用いて説明する。図４８は、発光素子１６０の断面模式図である。
なお、発光素子１６０としては、無機化合物及び有機化合物のいずれか一方または双方を用いることができる。発光素子１６０に用いる有機化合物としては、低分子化合物または高分子化合物が挙げられる。高分子化合物は、熱的に安定で、塗布法等により容易に均一性に優れた薄膜を形成することができるため好適である。
図４８に示す発光素子１６０は、一対の電極（導電膜１３８及び導電膜１４４）を有し、該一対の電極間に設けられたＥＬ層１４２を有する。ＥＬ層１４２は、少なくとも発光層１５０を有する。
また、図４８に示すＥＬ層１４２は、発光層１５０の他に、正孔注入層１５１、正孔輸送層１５２、電子輸送層１５３、及び電子注入層１５４等の機能層を有する。
なお、本実施の形態においては、一対の電極のうち、導電膜１３８を陽極として、導電膜１４４を陰極として説明するが、発光素子１６０の構成としては、その限りではない。つまり、導電膜１３８を陰極とし、導電膜１４４を陽極とし、当該電極間の各層の積層を、逆の順番にしてもよい。すなわち、陽極側から、正孔注入層１５１と、正孔輸送層１５２と、発光層１５０と、電子輸送層１５３と、電子注入層１５４と、が積層する順番とすればよい。
なお、ＥＬ層１４２の構成は、図４８に示す構成に限定されず、発光層１５０の他に、正孔注入層１５１、正孔輸送層１５２、電子輸送層１５３、及び電子注入層１５４の中から選ばれた少なくとも一つを有する構成とすればよい。あるいは、ＥＬ層１４２は、正孔または電子の注入障壁を低減する、正孔または電子の輸送性を向上する、正孔または電子の輸送性を阻害する、または電極による消光現象を抑制する、ことができる等の機能を有する機能層を有する構成としてもよい。なお、機能層はそれぞれ単層であっても、複数の層が積層された構成であってもよい。
発光層１５０には、低分子化合物および高分子化合物を用いることができる。
なお、本明細書等において、高分子化合物とは、分子量分布を有し、平均分子量が、１×１０３乃至１×１０８である重合体である。また、低分子化合物とは、分子量分布を有さず、分子量が、１×１０４以下の化合物である。
また、高分子化合物は、一つまたは複数の構成単位が重合している化合物である。すなわち、該構成単位とは、高分子化合物が１以上有する単位をいう。
また、高分子化合物は、ブロック共重合体、ランダム共重合体、交互共重合体、グラフト共重合体のいずれであってもよく、その他の態様であってもよい。
高分子化合物の末端基が重合活性基を有する場合、発光素子において発光特性または輝度寿命の低下を引き起こす可能性がある。したがって、高分子化合物の末端基は、安定な末端基であると好ましい。該安定な末端基としては、主鎖と共有結合している基が好ましく、炭素−炭素結合を介してアリール基または複素環基と結合する基が好ましい。
発光層１５０に低分子化合物を用いる場合、ホスト材料として機能する低分子化合物に加えて、発光性の低分子化合物をゲスト材料として有すると好ましい。発光層１５０中では、ホスト材料が、少なくともゲスト材料より重量比で多く存在し、ゲスト材料は、ホスト材料中に分散される。
ゲスト材料としては、発光性の有機化合物を用いればよく、該発光性の有機化合物としては、蛍光を発することができる物質（以下、蛍光性化合物ともいう）または燐光を発することができる物質（以下、燐光性化合物ともいう）を用いることができる。
本発明の一態様の発光素子１６０においては、一対の電極（導電膜１３８及び導電膜１４４）間に電圧を印加することにより、陰極から電子が、陽極から正孔（ホール）が、それぞれＥＬ層１４２に注入され、電流が流れる。そして、注入された電子及び正孔が再結合することによって、励起子が形成される。キャリア（電子および正孔）の再結合によって生じる励起子のうち、一重項励起子と三重項励起子の比（以下、励起子生成確率）は、統計的確率により、１：３となる。そのため、蛍光性化合物を用いた発光素子において、発光に寄与する一重項励起子が生成する割合は２５％であり、発光に寄与しない三重項励起子が生成する割合は７５％となる。一方、燐光性化合物を用いた発光素子においては、一重項励起子及び三重項励起子の双方が発光に寄与することができる。したがって、蛍光性化合物を用いた発光素子より、燐光性化合物を用いた発光素子の方が、高い発光効率となるため好ましい。
なお、励起子はキャリア（電子および正孔）対のことである。励起子はエネルギーを有するため、励起子が生成した材料は励起状態となる。
発光層１５０に高分子化合物を用いる場合、該高分子化合物は、構成単位として、正孔を輸送する機能（正孔輸送性）を有する骨格と、電子を輸送する機能（電子輸送性）を有する骨格とを有すると好ましい。あるいは、π電子過剰型複素芳香族骨格または芳香族アミン骨格の少なくとも一つを有し、π電子不足型複素芳香族骨格を有すると好ましい。これらの骨格が、直接または他の骨格を介して結合する。
また、高分子化合物が、正孔輸送性を有する骨格と、電子輸送性を有する骨格と、を有する場合、キャリアバランスを容易に制御することが可能となる。そのため、キャリア再結合領域の制御も簡便に行うことができる。そのためには、正孔輸送性を有する骨格と、電子輸送性を有する骨格と、の構成比率は、１：９から９：１（モル比）の範囲が好ましく、電子輸送性を有する骨格が、正孔輸送性を有する骨格より、構成比率が高いことが、さらに好ましい。
また、高分子化合物は、構成単位として、正孔輸送性を有する骨格および電子輸送性を有する骨格の他に、発光性の骨格を有しても良い。高分子化合物が、発光性の骨格を有する場合、高分子化合物の全構成単位に対する発光性の骨格の構成比率は低いことが好ましく、具体的には、好ましくは０．１ｍｏｌ％以上１０ｍｏｌ％以下であり、より好ましくは０．１ｍｏｌ％以上５ｍｏｌ％以下である。
なお、発光素子１６０に用いる高分子化合物としては、各構成単位の結合方向、結合角、結合長などが異なる化合物を有する場合がある。また、各構成単位が異なる置換基を有してもよく、各構成単位の間に異なる骨格を有していてもよい。また、各構成単位の重合法が異なっていてもよい。
また、発光層１５０は、ホスト材料として機能する高分子化合物に加えて、発光性の低分子材料をゲスト材料として有してもよい。このとき、ホスト材料として機能する高分子化合物中に、発光性の低分子化合物がゲスト材料として分散され、該高分子化合物が、少なくとも発光性の低分子化合物より重量比で多く存在する。発光性の低分子化合物の含有量は、高分子化合物に対する重量比で、好ましくは０．１ｗｔ％以上１０ｗｔ％以下であり、より好ましくは０．１ｗｔ％以上５ｗｔ％以下である。
＜４−２．発光素子の作製方法＞
ここで、液滴吐出法を用いてＥＬ層１４２を形成する方法について、図４９を用いて説明する。図４９（Ａ）乃至図４９（Ｄ）は、ＥＬ層１４２の作製方法を説明する断面図である。
なお、図４９（Ａ）においては、絶縁膜１３６、導電膜１３８、及び絶縁膜１４０が形成された基板を図示している。
まず、絶縁膜１４０の開口部である導電膜１３８の露出部に、液滴吐出装置６８３より液滴６８４を吐出し、組成物を含む層６８５を形成する。液滴６８４は、溶媒を含む組成物であり、導電膜１３８上に付着する（図４９（Ｂ）参照）。
なお、液滴６８４を吐出する工程を減圧下で行ってもよい。
次に、組成物を含む層６８５より溶媒を除去し、固化することによってＥＬ層１４２を形成する（図４９（Ｃ）参照）。
なお、溶媒の除去方法としては、乾燥工程または加熱工程を行えばよい。
次に、ＥＬ層１４２上に導電膜１４４を形成し、発光素子１６０を形成する（図４９（Ｄ）参照）。
このようにＥＬ層１４２を液滴吐出法で行うと、選択的に組成物を吐出することができるため、材料のロスを削減することができる。また、形状を加工するためのリソグラフィ工程なども必要ないために工程も簡略化することができ、低コスト化が達成できる。
なお、図４９においては、ＥＬ層１４２を一層で形成する工程を説明したが、図４８に示すように、ＥＬ層１４２が発光層１５０に加えて機能層を有する場合、各層を導電膜１３８側から順に形成していけばよい。このとき、正孔注入層１５１、正孔輸送層１５２、発光層１５０、電子輸送層１５３、及び電子注入層１５４を液滴吐出法を用いて形成してもよく、正孔注入層１５１、正孔輸送層１５２、及び発光層１５０を液滴吐出法を用いて形成し、電子輸送層１５３及び電子注入層１５４を蒸着法等にて形成してもよい。また、発光層を液滴吐出法と蒸着法等とで形成してもよい。
正孔注入層１５１としては、例えば、ポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）を液滴吐出法やスピンコート法等の塗布法を用いて形成することができる。また、正孔輸送層１５２としては、正孔輸送性材料によって形成することができ、例えば、ポリビニルカルバゾールを液滴吐出法やスピンコート法等の塗布法を用いて形成することができる。正孔注入層１５１の形成後および正孔輸送層１５２の形成後に、大気雰囲気下または窒素などの不活性気体雰囲気下で、それぞれ加熱処理を行ってもよい。
発光層１５０としては、紫色、青色、青緑色、緑色、黄緑色、黄色、橙色、または赤色の中から選ばれる少なくとも一つの発光を呈する高分子化合物または低分子化合物によって形成することができる。高分子化合物および低分子化合物としては、蛍光または燐光を呈する発光性の有機化合物を用いることができる。高分子化合物および低分子化合物は、溶媒に溶解させることで、液滴吐出法やスピンコート法等の塗布法により形成することができる。また、発光層１５０の形成後に、大気雰囲気下または窒素などの不活性気体雰囲気下で、加熱処理を行ってもよい。なお、蛍光性または燐光性の有機化合物をゲスト材料とし、ゲスト材料より励起エネルギーが大きな高分子化合物または低分子化合物に該ゲスト材料を分散してもよい。また、該発光性の有機化合物は、単独で成膜してもよいが、他の物質と混合して成膜してもよい。また、発光層１５０として、２層の構成としてもよい。その場合、２層の発光層は、それぞれ互いに異なる発光色を呈する発光性の有機化合物を有することが好ましい。また、発光層１５０に低分子化合物を用いる場合、蒸着法を用いて形成することができる。
電子輸送層１５３としては、電子輸送性の高い物質を成膜することで形成することができる。また、電子注入層１５４としては、電子注入性の高い物質を成膜することで形成することができる。なお、電子輸送層１５３および電子注入層１５４は、蒸着法を用いて形成することができる。
導電膜１４４は、蒸着法を用いて形成することができる。導電膜１４４としては、透光性を有する導電膜を用いて形成することができる。また、導電膜１４４としては、反射性を有する導電膜と透光性を有する導電膜とを積層してもよい。
なお、上記説明した液滴吐出法とは、インクジェット法やノズルプリント法等、組成物の吐出口を有するノズル、または一つもしくは複数のノズルを有するヘッド等の液滴を吐出する手段を有するものの総称とする。
＜４−３．液滴吐出装置＞
次に、液滴吐出法に用いる液滴吐出装置について、図５０を用いて説明する。図５０は、液滴吐出装置１４００を説明する概念図である。
液滴吐出装置１４００は、液滴吐出手段１４０３を有する。また、液滴吐出手段１４０３は、ヘッド１４０５と、ヘッド１４１２とを有する。
ヘッド１４０５、及びヘッド１４１２は制御手段１４０７に接続され、それがコンピュータ１４１０で制御することにより予めプログラミングされたパターンに描画することができる。
また、描画するタイミングとしては、例えば、基板１４０２上に形成されたマーカー１４１１を基準に行えば良い。あるいは、基板１４０２の外縁を基準にして基準点を確定させても良い。ここでは、マーカー１４１１を撮像手段１４０４で検出し、画像処理手段１４０９にてデジタル信号に変換したものをコンピュータ１４１０で認識して制御信号を発生させて制御手段１４０７に送る。
撮像手段１４０４としては、電荷結合素子（ＣＣＤ）や相補型金属−酸化物−半導体（ＣＭＯＳ）を利用したイメージセンサなどを用いることができる。なお、基板１４０２上に形成されるべきパターンの情報は記憶媒体１４０８に格納されており、この情報を基にして制御手段１４０７に制御信号を送り、液滴吐出手段１４０３の個々のヘッド１４０５、ヘッド１４１２を個別に制御することができる。吐出する材料は、材料供給源１４１３、材料供給源１４１４より配管を通してヘッド１４０５、ヘッド１４１２にそれぞれ供給される。
ヘッド１４０５の内部は、点線が示すように液状の材料を充填する空間１４０６と、吐出口であるノズルを有する構造となっている。図示しないが、ヘッド１４１２もヘッド１４０５と同様な内部構造を有する。ヘッド１４０５とヘッド１４１２のノズルを異なるサイズで設けると、異なる材料を異なる幅で同時に描画することができる。一つのヘッドで、複数種の発光材料などをそれぞれ吐出し、描画することができ、広領域に描画する場合は、スループットを向上させるため複数のノズルより同材料を同時に吐出し、描画することができる。大型基板を用いる場合、ヘッド１４０５、ヘッド１４１２は基板上を、図５０中に示すＸ、Ｙ、Ｚの矢印の方向に自在に走査し、描画する領域を自由に設定することができ、同じパターンを一枚の基板に複数描画することができる。
また、組成物を吐出する工程は、減圧下で行ってもよい。吐出時に基板を加熱しておいてもよい。組成物を吐出後、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、その目的、温度と時間が異なる。乾燥の工程、焼成の工程は、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉などにより行う。なお、この加熱処理を行うタイミング、加熱処理の回数は特に限定されない。乾燥と焼成の工程を良好に行うためには、そのときの温度は、基板の材質及び組成物の性質に依存する。
以上のように、液滴吐出装置を用いてＥＬ層１４２を形成することができる。
なお、本実施の形態に示す構成は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態においては、先の実施の形態で例示した半導体装置を有する表示装置の一例について、図５１乃至図５３を用いて以下説明を行う。
＜５−１．表示装置の上面図＞
図５１は、表示装置の一例を示す上面図である。図５１に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図５１には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されず、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有している。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されず、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
＜５−２．表示装置の断面図＞
次に、実施の形態１に示す半導体装置１００Ａを用いる表示装置の構成について、図５２を用いて説明する。なお、図５２は、図５１に示す一点鎖線Ｑ−Ｒの切断面に相当する断面図である。
図５２に示す表示装置７００は、第１の基板７０１と、第２の基板７０５との間に、トランジスタＴｒ１と、トランジスタＴｒ２と、発光素子１６０と、を有する。
第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第１の基板７０１には、実施の形態１で説明したトランジスタＴｒ１と、トランジスタＴｒ２とが設けられる。
トランジスタＴｒ１及びトランジスタＴｒ２は、高純度化し、酸素欠損の形成を抑制した酸化物半導体を有する。したがって、トランジスタＴｒ１及びトランジスタＴｒ２のオフ電流が極めて低くすることができるため、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、表示装置の消費電力を抑制することができる。
また、トランジスタＴｒ２は、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
本実施の形態においては、発光素子１６０は、トップエミッション構造である。したがって、導電膜１４４は透光性を有し、ＥＬ層１４２が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜１３８側に光を射出するボトムエミッション構造、または導電膜１３８及び導電膜１４４の双方に光を射出するデュアルエミッション構造としてもよい。
また、発光素子１６０と重なる位置に、着色膜７３６が設けられ、絶縁膜１４０と重なる位置に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子１６０と絶縁膜７３４との間は、封止膜７３２で充填されている。なお、図５２に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層１４２を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
＜５−３．表示装置に入出力装置を設ける構成例＞
また、図５２に示す表示装置７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチパネル等が挙げられる。
図５２に示す表示装置７００にタッチパネル７９１を設ける構成を図５３に示す。
図５３は、図５２に示す表示装置７００にタッチパネル７９１を設ける構成の断面図である。
タッチパネル７９１は、基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、着色膜７３６を形成する前に、基板７０５側に形成される。
なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近接することで、電極７９３と、電極７９４との相互容量の変化を検知することができる。
また、絶縁膜１４０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図５３においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ゲートドライバ回路部、またはソースドライバ回路部に形成してもよい。
電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、電極７９３及び電極７９４は、発光素子１６０と重ならないように設けられると好ましい。別言すると、電極７９３及び電極７９４は、発光素子１６０と重なる領域に開口部を有する。すなわち、電極７９３及び電極７９４はメッシュ形状を有する。このような構成とすることで、電極７９３及び電極７９４は、発光素子１６０が射出する光を遮らない構造である。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。
また、電極７９３及び電極７９４が発光素子１６０と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネル７９１のセンサ感度を向上させることができる。
例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極６６４、６６５、６６７のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることができる。
また、図５３においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する所謂オンセル型のタッチパネル、または表示装置７００に貼り合わせて用いる所謂アウトセル型のタッチパネルとしてもよい。
このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて用いることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置の一例について、図５４を用いて説明する。
＜６−１．表示装置の構成例＞
図５４は、本発明の一態様の半導体装置を有する表示装置の一例を示すブロック図である。
図５４に示す表示装置は、画素部５１２と、画素部５１２の外周に配置されたゲート線駆動回路５１６と、画素部５１２の外周に配置された信号線駆動回路５１８と、を有する。なお、画素部５１２は、複数の画素回路５１４を有する。
また、図５４に示す半導体装置は、端子部５１７と、保護回路５１３と、を有する。なお、端子部５１７と、保護回路５１３とは、設けない構成としてもよい。
＜６−２．画素部及び画素回路＞
画素部５１２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５１４という）を有し、ゲート線駆動回路５１６は、画素回路５１４を選択する信号（走査信号）を出力する機能を有し、信号線駆動回路５１８は、画素回路５１４が有する表示素子を駆動するための信号（データ信号）を供給するため機能を有する。
なお、図５４において、複数の画素回路５１４がマトリクス状に配置（ストライプ配置）する構成について例示したが、これに限定されず、例えば、画素回路５１４をデルタ配置、ペンタイル配置としてもよい。なお、カラー表示する際に画素回路５１４で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青）の三色が挙げられる。ただし、画素回路５１４で制御する色要素としては、これに限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）、またはＲＧＢに、Ｙ（イエロー）、Ｃ（シアン）、Ｍ（マゼンタ）などを一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。
また、複数の画素回路５１４のそれぞれは、発光素子と、当該発光素子に流れる電流を制御する駆動トランジスタと、を有する。発光素子に電圧を印加することにより、発光素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、画素回路５１４としては、実施の形態１に示す図９の構成とすることができる。このような構成とすることで、表示装置の画素密度を高めることができるため好適である。
＜６−３．ゲート線駆動回路及び信号線駆動回路＞
ゲート線駆動回路５１６及び信号線駆動回路５１８のいずれか一方または双方は、画素部５１２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。ゲート線駆動回路５１６及び信号線駆動回路５１８のいずれか一方または双方が、画素部５１２と同一基板上に形成されていない場合には、ゲート線駆動回路５１６及び信号線駆動回路５１８のいずれか一方または双方を、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
また、複数の画素回路５１４のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５１４のそれぞれは、ゲート線駆動回路５１６によりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５１４は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲート線駆動回路５１６からパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介して信号線駆動回路５１８からデータ信号が入力される。
ゲート線駆動回路５１６は、シフトレジスタ等を有する。ゲート線駆動回路５１６は、端子部５１７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲート線駆動回路５１６は、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲート線駆動回路５１６は、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート線駆動回路５１６を複数設け、複数のゲート線駆動回路５１６により、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲート線駆動回路５１６は、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲート線駆動回路５１６は、別の信号を供給することも可能である。例えば、ゲート線駆動回路５１６は、図５４に示すように、発光素子の電位を制御する配線（以下、ＡＮＯＤＥ＿１乃至ＡＮＯＤＥ＿Ｘという）と電気的に接続されている。
信号線駆動回路５１８は、シフトレジスタ等を有する。信号線駆動回路５１８は、端子部５１７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。信号線駆動回路５１８は、画像信号を元に画素回路５１４に書き込むデータ信号を生成する機能を有する。また、信号線駆動回路５１８は、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、信号線駆動回路５１８は、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、信号線駆動回路５１８は、初期化信号を供給することができる機能を有する。ただし、これに限定されず、信号線駆動回路５１８は、別の信号を供給することも可能である。例えば、信号線駆動回路５１８は、複数のアナログスイッチなどを用いて構成される。信号線駆動回路５１８は、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。
＜６−４．保護回路＞
保護回路５１３は、例えば、ゲート線駆動回路５１６と画素回路５１４の間の配線である走査線ＧＬに接続される。または、保護回路５１３は、信号線駆動回路５１８と画素回路５１４の間の配線であるデータ線ＤＬに接続される。または、保護回路５１３は、ゲート線駆動回路５１６と端子部５１７との間の配線に接続することができる。または、保護回路５１３は、信号線駆動回路５１８と端子部５１７との間の配線に接続することができる。なお、端子部５１７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子を有する。
保護回路５１３は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする機能を有する。保護回路５１３を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。また、ゲート線駆動回路５１６に保護回路５１３を接続した構成、または信号線駆動回路５１８に保護回路５１３を接続した構成としてもよい。あるいは、端子部５１７に保護回路５１３を接続した構成としてもよい。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図５５乃至図５８を用いて説明を行う。
＜７−１．表示モジュール＞
図５５に示す表示モジュール７０００は、上部カバー７００１と下部カバー７００２との間に、ＦＰＣ７００３に接続されたタッチパネル７００４、ＦＰＣ７００５に接続された表示パネル７００６、バックライト７００７、フレーム７００９、プリント基板７０１０、バッテリ７０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル７００６に用いることができる。
上部カバー７００１及び下部カバー７００２は、タッチパネル７００４及び表示パネル７００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル７００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル７００６に重畳して用いることができる。また、表示パネル７００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル７００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト７００７は、光源７００８を有する。なお、図５５において、バックライト７００７上に光源７００８を配置する構成について例示したが、これに限定さない。例えば、バックライト７００７の端部に光源７００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト７００７を設けない構成としてもよい。
フレーム７００９は、表示パネル７００６の保護機能の他、プリント基板７０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム７００９は、放熱板としての機能を有していてもよい。
プリント基板７０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ７０１１による電源であってもよい。バッテリ７０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール７０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
＜７−２．電子機器１＞
次に、図５６（Ａ）乃至図５６（Ｅ）に電子機器の一例を示す。
図５６（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
カメラ８０００は、シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
カメラ８０００の筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１は、カメラ８０００のマウントと係合するマウントを有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該マウントには電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。
なお、図５６（Ａ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、表示装置を備えるファインダーが内蔵されていてもよい。
図５６（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
表示部８２０４に、本発明の一態様の表示装置を適用することができる。
図５６（Ｃ）（Ｄ）（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させる好適である。表示部８３０２を湾曲して配置することで、使用者が高い臨場感を感じることができる。なお、本実施の形態においては、表示部８３０２を１つ設ける構成について例示したが、これに限定されず、例えば、表示部８３０２を２つ設ける構成としてもよい。この場合、使用者の片方の目に１つの表示部が配置されるような構成とすると、視差を用いた３次元表示等を行うことも可能となる。
なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図５６（Ｅ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
＜７−３．電子機器２＞
次に、図５６（Ａ）乃至図５６（Ｅ）に示す電子機器と、異なる電子機器の一例を図５７（Ａ）乃至図５７（Ｇ）に示す。
図５７（Ａ）乃至図５７（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図５７（Ａ）乃至図５７（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図５７（Ａ）乃至図５７（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図５７（Ａ）乃至図５７（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図５７（Ａ）乃至図５７（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図５７（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
図５７（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図５７（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
図５７（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
図５７（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図５７（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図５７（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図５７（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
次に、図５６（Ａ）乃至図５６（Ｅ）に示す電子機器、及び図５７（Ａ）乃至図５７（Ｇ）に示す電子機器と異なる電子機器の一例を図５８（Ａ）（Ｂ）に示す。図５８（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。なお、図５８（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図５８（Ｂ）は、複数の表示パネルが展開された状態の斜視図である。
図５８（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。
また、図５８（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０１で離れた状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２としてもよい。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
Ａ 領域
Ｂ 領域
Ｃ 領域
１００Ａ 半導体装置
１００Ｂ 半導体装置
１００Ｃ 半導体装置
１００Ｄ 半導体装置
１００Ｅ 半導体装置
１００Ｆ 半導体装置
１０２ 基板
１０４ 絶縁膜
１０６ 絶縁膜
１０７ 導電膜
１０８ 酸化物半導体膜
１０８ｄ ドレイン領域
１０８ｉ チャネル領域
１０８ｓ ソース領域
１１０ 絶縁膜
１１２ 導電膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１７ 絶縁膜
１１８ 絶縁膜
１１９ 絶縁膜
１２０ 導電膜
１２２ａ 導電膜
１２２ｂ 導電膜
１２２ｃ 導電膜
１２４ 絶縁膜
１２６ 絶縁膜
１２８ 酸化物半導体膜
１２８ａ 酸化物半導体膜
１２８ｂ 酸化物半導体膜
１２８ｃ 酸化物半導体膜
１３０ 導電膜
１３４ 絶縁膜
１３６ 絶縁膜
１３８ 導電膜
１４０ 絶縁膜
１４１ａ 開口部
１４１ｂ 開口部
１４２ ＥＬ層
１４４ 導電膜
１５０ 発光層
１５１ 正孔注入層
１５２ 正孔輸送層
１５３ 電子輸送層
１５４ 電子注入層
１６０ 発光素子
１８２ 開口部
１８３ 開口部
１８４ 開口部
１８６ 開口部
２００ 半導体装置
２０８ 酸化物半導体膜
２０８ｄ ドレイン領域
２０８ｉ チャネル領域
２０８ｓ ソース領域
２１０ｂ 絶縁膜
２１２ｂ 導電膜
２１４ 絶縁膜
２１６ 絶縁膜
２１８ａ 導電膜
２１８ｂ 導電膜
２８２ａ 開口部
２８２ｂ 開口部
５１２ 画素部
５１３ 保護回路
５１４ 画素回路
５１６ ゲート線駆動回路
５１７ 端子部
５１８ 信号線駆動回路
６６４ 電極
６６５ 電極
６６７ 電極
６８３ 液滴吐出装置
６８４ 液滴
６８５ 層
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１２ シール材
７１６ ＦＰＣ
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７７８ 構造体
７９１ タッチパネル
７９２ 絶縁膜
７９３ 電極
７９４ 電極
７９５ 絶縁膜
７９６ 電極
７９７ 絶縁膜
１４００ 液滴吐出装置
１４０２ 基板
１４０３ 液滴吐出手段
１４０４ 撮像手段
１４０５ ヘッド
１４０６ 空間
１４０７ 制御手段
１４０８ 記憶媒体
１４０９ 画像処理手段
１４１０ コンピュータ
１４１１ マーカー
１４１２ ヘッド
１４１３ 材料供給源
１４１４ 材料供給源
７０００ 表示モジュール
７００１ 上部カバー
７００２ 下部カバー
７００３ ＦＰＣ
７００４ タッチパネル
７００５ ＦＰＣ
７００６ 表示パネル
７００７ バックライト
７００８ 光源
７００９ フレーム
７０１０ プリント基板
７０１１ バッテリ
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリ
８３００ ヘッドマウントディスプレイ
８３０１ 筐体
８３０２ 表示部
８３０４ 固定具
８３０５ レンズ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ テレビジョン装置
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末
９５００ 表示装置
９５０１ 表示パネル
９５０２ 表示領域
９５０３ 領域
９５１１ 軸部
９５１２ 軸受部

Claims (3)

  1. 基板上に、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは第１の酸化物半導体膜を有し、
    前記第２のトランジスタは第２の酸化物半導体膜を有し、
    前記第１の酸化物半導体膜は、第１の金属酸化物膜を有し、
    前記第１の金属酸化物膜は、第１の結晶部と、第２の結晶部と、を有し、
    前記第１の結晶部は、ｃ軸配向性を有し、
    前記第２の結晶部は、前記第１の結晶部よりｃ軸配向性が低く、
    前記第１の金属酸化物膜の断面に対する電子線回折パターンは、
    前記第１の結晶部に起因する回折スポットを有する第１の領域と、
    前記第２の結晶部に起因する回折スポットを有する第２の領域と、
    を有し、
    前記第２の酸化物半導体膜は、第２の金属酸化物膜を有し、
    前記第２の金属酸化物膜は、第３の結晶部と、第４の結晶部と、を有し、
    前記第３の結晶部は、ｃ軸配向性を有し、
    前記第４の結晶部は、前記第３の結晶部よりｃ軸配向性が低く、
    前記第２の金属酸化物膜の断面に対する電子線回折パターンは、
    前記第３の結晶部に起因する回折スポットを有する第３の領域と、
    前記第４の結晶部に起因する回折スポットを有する第４の領域と、
    を有し、
    前記第２の領域における輝度の積分強度に対する、前記第１の領域における輝度の積分強度の比は、
    前記第４の領域における輝度の積分強度に対する、前記第３の領域における輝度の積分強度の比より大きい、半導体装置。
  2. 請求項１において、
    前記第１のトランジスタの有するソース電極またはドレイン電極は、
    前記基板と、前記第２の酸化物半導体膜と、の間に挟まれる領域を有する、半導体装置。
  3. 請求項１において、
    前記第１の酸化物半導体膜は、
    前記基板と、前記第２の酸化物半導体膜と、の間に挟まれる領域を有する、半導体装置。
JP2017043076A 2016-03-18 2017-03-07 半導体装置 Active JP6917734B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021119669A JP7104838B2 (ja) 2016-03-18 2021-07-20 表示装置
JP2022086732A JP7212813B2 (ja) 2016-03-18 2022-05-27 表示装置
JP2022110572A JP7213383B2 (ja) 2016-03-18 2022-07-08 表示装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2016055861 2016-03-18
JP2016055861 2016-03-18
JP2016125919 2016-06-24
JP2016125919 2016-06-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021119669A Division JP7104838B2 (ja) 2016-03-18 2021-07-20 表示装置

Publications (2)

Publication Number Publication Date
JP2018006733A JP2018006733A (ja) 2018-01-11
JP6917734B2 true JP6917734B2 (ja) 2021-08-11

Family

ID=59855900

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2017043076A Active JP6917734B2 (ja) 2016-03-18 2017-03-07 半導体装置
JP2021119669A Active JP7104838B2 (ja) 2016-03-18 2021-07-20 表示装置
JP2022086732A Active JP7212813B2 (ja) 2016-03-18 2022-05-27 表示装置
JP2022110572A Active JP7213383B2 (ja) 2016-03-18 2022-07-08 表示装置
JP2023003587A Active JP7455242B2 (ja) 2016-03-18 2023-01-13 表示装置

Family Applications After (4)

Application Number Title Priority Date Filing Date
JP2021119669A Active JP7104838B2 (ja) 2016-03-18 2021-07-20 表示装置
JP2022086732A Active JP7212813B2 (ja) 2016-03-18 2022-05-27 表示装置
JP2022110572A Active JP7213383B2 (ja) 2016-03-18 2022-07-08 表示装置
JP2023003587A Active JP7455242B2 (ja) 2016-03-18 2023-01-13 表示装置

Country Status (2)

Country Link
US (1) US9905579B2 (ja)
JP (5) JP6917734B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017137869A1 (en) * 2016-02-12 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US10388738B2 (en) 2016-04-01 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
KR102403389B1 (ko) 2016-09-12 2022-06-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP7214351B2 (ja) 2018-03-06 2023-01-30 株式会社ジャパンディスプレイ 検出装置
CN112461866B (zh) * 2020-11-18 2021-09-21 浙江大学 纳米粉晶主暴露面的电子衍射辅助测定方法
JPWO2022190984A1 (ja) * 2021-03-08 2022-09-15
WO2023062472A1 (ja) * 2021-10-15 2023-04-20 株式会社半導体エネルギー研究所 表示装置および当該表示装置を有する電子機器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003241688A (ja) * 2002-02-18 2003-08-29 Matsushita Electric Ind Co Ltd 表示装置
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP2008300612A (ja) 2007-05-31 2008-12-11 Panasonic Corp 表示装置及びその製造方法
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR101048965B1 (ko) 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
US8367488B2 (en) * 2009-05-19 2013-02-05 Panasonic Corporation Manufacturing method of flexible semiconductor device
KR101065407B1 (ko) 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8921948B2 (en) * 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6231735B2 (ja) * 2011-06-01 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
US8772130B2 (en) * 2011-08-23 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102084274B1 (ko) * 2011-12-15 2020-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2013183289A1 (ja) * 2012-06-08 2013-12-12 パナソニック株式会社 薄膜トランジスタ、表示パネルおよび薄膜トランジスタの製造方法
JP6376788B2 (ja) * 2013-03-26 2018-08-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102037374B1 (ko) * 2013-03-27 2019-10-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
KR102130139B1 (ko) * 2013-07-30 2020-07-03 엘지디스플레이 주식회사 산화물 반도체를 이용한 박막 트랜지스터 기판을 포함하는 유기발광 다이오드 표시장치 및 그 제조 방법
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6518890B2 (ja) 2014-03-31 2019-05-29 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP6613044B2 (ja) * 2014-04-22 2019-11-27 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器
US9934723B2 (en) * 2014-06-25 2018-04-03 Lg Display Co., Ltd. Thin film transistor substrate, display panel including the same, and method of manufacturing the same
WO2016006530A1 (ja) * 2014-07-11 2016-01-14 シャープ株式会社 半導体装置およびその製造方法、ならびに液晶表示装置
US10083990B2 (en) * 2014-08-29 2018-09-25 Lg Display Co., Ltd. Thin film transistor substrate and display device using the same

Also Published As

Publication number Publication date
JP7455242B2 (ja) 2024-03-25
JP2022140465A (ja) 2022-09-26
JP2022122943A (ja) 2022-08-23
JP2023055729A (ja) 2023-04-18
US9905579B2 (en) 2018-02-27
US20170271378A1 (en) 2017-09-21
JP2021184474A (ja) 2021-12-02
JP7104838B2 (ja) 2022-07-21
JP2018006733A (ja) 2018-01-11
JP7212813B2 (ja) 2023-01-25
JP7213383B2 (ja) 2023-01-26

Similar Documents

Publication Publication Date Title
JP7104838B2 (ja) 表示装置
JP6971593B2 (ja) 半導体装置
JP7008415B2 (ja) 半導体装置、表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP6790198B2 (ja) タッチセンサ
CN107111985B (zh) 半导体装置以及包括该半导体装置的显示装置
JP2022020682A (ja) 半導体装置
JP2022016470A (ja) トランジスタ
JP6727794B2 (ja) 半導体装置
CN105874524A (zh) 显示装置
CN105960712A (zh) 半导体装置
JP2021114617A (ja) 半導体装置
CN108292683A (zh) 半导体装置、包括该半导体装置的显示装置以及包括该半导体装置的电子设备
JP2021093539A (ja) 金属酸化物膜及び表示装置
JP6986862B2 (ja) トランジスタ
JP2020198434A (ja) 半導体装置
JP2020074412A (ja) 半導体装置の作製方法
JP2021019197A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210713

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210720

R150 Certificate of patent or registration of utility model

Ref document number: 6917734

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150