KR101814315B1 - 박막 트랜지스터 및 그 제조 방법, 어레이 기판, 및 디스플레이 디바이스 - Google Patents

박막 트랜지스터 및 그 제조 방법, 어레이 기판, 및 디스플레이 디바이스 Download PDF

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Abstract

박막 트랜지스터, 그 제조 방법, 어레이 기판, 및 디스플레이 디바이스가 개시된다. 박막 트랜지스터는 기판; 기판 위에 형성된 게이트 전극, 소스 전극, 드레인 전극, 및 반도체층; 게이트 전극과 반도체층 사이 또는 게이트 전극과 소스 전극 및 드레인 전극 사이의 게이트 절연층; 반도체층과 소스 전극 및 드레인 전극 사이에 있으며, 소스 컨택 홀 및 드레인 컨택 홀을 갖는 식각 정지층; 및 소스 전극과 반도체층 사이의 소스 버퍼층 및 드레인 전극과 반도체층 사이의 드레인 버퍼층을 포함한다. 소스 전극 및 드레인 전극은 금속 Cu 전극이고, 소스 버퍼층 및 드레인 버퍼층은 Cu 합금층이다. 소스 버퍼층 및 드레인 버퍼층의 형성은 아래 있는 반도체층에 대한 소스 전극 및 드레인 전극의 접착력을 개선하며 이로써 TFT의 성능 및 화질을 개선한다.

Description

박막 트랜지스터 및 그 제조 방법, 어레이 기판, 및 디스플레이 디바이스{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME, ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 발명의 실시예들은 디스플레이 기술 분야에 관한 것으로서, 더 구체적으로는 박막 트랜지스터, 그 제조 방법, 어레이 기판, 및 디스플레이 디바이스에 관한 것이다.
박막 트랜지스터 액정 디스플레이(TFT-LCD) 및 유기 발광 디스플레이(OLED)는 경량, 박형, 저전력 소비, 고휘도, 고화질 등과 같은 이점으로 인해 평판 디스플레이 기술 분야에서 중요 위치를 차지한다. 현재, 액정 TV와 같은 평판 디스플레이 디바이스는 사이즈가 크고, 해상도가 높고, 화질이 우수하며, 특히 현재 평판 디스플레이 디바이스 시장에서 점유율이 높다.
현재, 화상 신호의 지연은 대형, 고해상도, 및 고화질의 평판 디스플레이 디바이스의 개발을 제한하는 중요 요인 중 하나가 되고 있다. 소스 전극, 드레인 전극, 게이트 라인, 및 데이터 라인의 저항의 감소는 화상 신호의 지연을 감소시켜서 화질을 개선할 수 있다. 현재, 게이트 라인 및 데이터 라인의 저항을 감소시키는 방법은 비저항(resistivity)이 낮은 금속 Cu를 사용하여 소스 전극, 드레인 전극, 게이트 라인, 및 데이터 라인을 제조하는 것이다. 그러나, 이러한 방법은 다음과 같은 문제점을 갖는다.
금속 Cu의 접착력(adhesion)이 낮고, Mo, Ti, Mo 합금, Ti 합금 등의 버퍼층이 통상적으로 Cu의 접착력을 개선하기 위해 사용되지만, 이로 인한 TFT는 성능이 좋지 않으며 이에 따라 Cu의 낮은 접착력으로 인해 화질이 좋지 않다.
전술한 문제점을 극복하기 위해, 본 발명의 일 실시예는 기판; 기판 위에 형성된 게이트 전극, 소스 전극, 드레인 전극, 및 반도체층; 게이트 전극과 반도체층 사이 또는 게이트 전극과 소스 전극 및 드레인 전극 사이의 게이트 절연층(gate insulating layer); 반도체층과 소스 전극 및 드레인 전극 사이에 있으며, 소스 컨택 홀 및 드레인 컨택 홀을 갖는 식각 정지층; 및 소스 전극과 반도체층 사이의 소스 버퍼층 및 드레인 전극과 반도체층 사이의 드레인 버퍼층을 포함하는 박막 트랜지스터를 제공한다. 소스 전극 및 드레인 전극은 금속 구리 전극이고, 소스 버퍼층 및 드레인 버퍼층은 Cu 합금층이다.
예를 들어, 박막 트랜지스터는 소스 버퍼층과 반도체층 사이에 전도성 소스 분리층(conductive source isolating layer) 및 드레인 버퍼층과 반도체층 사이에 전도성 드레인 분리층(conductive drain isolating layer)을 더 포함할 수 있다.
예를 들어, 소스 분리층 및 드레인 분리층이 동일한 층에 배치되고, 소스 분리층은 소스 컨택 홀에 의해 노출되는(exposed) 반도체층의 표면을 완전히 덮고, 드레인 분리층은 드레인 컨택 홀에 의해 노출되는 반도체층의 표면을 완전히 덮는다.
예를 들어, 박막 트랜지스터는 소스 분리층 및 드레인 분리층과 동일한 층에 배치된 픽셀 전극층을 더 포함할 수 있다.
예를 들어, 소스 분리층, 드레인 분리층, 및 픽셀 전극층은 인듐 주석 산화막(indium tin oxide film) 또는 인듐 아연 산화막(indium zinc oxide film)의 전도층이다.
예를 들어, 소스 버퍼층 및 드레인 버퍼층은 구리 알루미늄 합금(copper aluminum alloy), 구리 망간 합금(copper manganese alloy), 구리 탈륨 합금(copper thallium alloy), 구리 티타늄 합금(copper titanium alloy), 또는 구리 하프늄 합금(copper hafnium alloy)의 층이다.
예를 들어, 게이트 전극은 기판 위에 위치하고; 게이트 절연층은 게이트 전극 위에 위치하고, 반도체층은 게이트 절연층 위에 위치하고, 식각 정지층은 반도체층 위에 위치하고 소스 컨택 홀 및 드레인 컨택 홀을 갖는다.
소스 분리층 및 드레인 분리층은 식각 정지층 위에 위치하고, 소스 분리층은 소스 컨택 홀에서 반도체층과 접촉하고 드레인 분리층은 드레인 컨택 홀에서 반도체층과 접촉하고; 소스 버퍼층은 소스 분리층 위에 위치하고, 드레인 버퍼층은 드레인 분리층 위에 위치하고; 소스 전극은 소스 버퍼층 위에 위치하고, 드레인 전극은 드레인 버퍼층 위에 위치한다.
예를 들어, 반도체층은 기판 위에 위치하고; 식각 정지층은 반도체층 위에 위치하고 소스 컨택 홀 및 드레인 컨택 홀을 갖고; 소스 분리층 및 드레인 분리층은 식각 정지층 위에 위치하고, 소스 분리층은 소스 컨택 홀에서 반도체층과 접촉하고, 드레인 분리층은 드레인 컨택 홀에서 반도체층과 접촉하고; 소스 버퍼층은 소스 분리층 위에 위치하고, 드레인 버퍼층은 드레인 분리층 위에 위치하고; 소스 전극은 소스 버퍼층 위에 위치하고, 드레인 전극은 드레인 버퍼층 위에 위치하고; 게이트 절연층은 소스 전극 및 드레인 전극 위에 위치하고; 게이트 전극은 게이트 절연층 위에 위치한다.
예를 들어, 박막 트랜지스터는 박막 트랜지스터의 최외각층(outmost layer)으로서 보호층을 더 포함할 수 있고, 보호층은 기판의 디스플레이 영역의 일부 및 기판의 주변부의 패드 영역의 일부를 포함한다.
본 발명의 일 실시예는 전술한 박막 트랜지스터 중 하나를 포함하는 어레이 기판을 제공한다.
본 발명의 일 실시예는 전술한 어레이 기판을 포함하는 디스플레이 디바이스를 제공한다.
본 발명의 일 실시예는 게이트 전극의 패턴, 소스 전극의 패턴, 드레인 전극의 패턴, 및 반도체층의 패턴을 형성하는 단계; 게이트 절연층의 패턴 및 식각 정지층의 패턴을 형성하는 단계; 및 소스 버퍼층의 패턴 및 드레인 버퍼층의 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다. 게이트 절연층은 게이트 전극과 반도체층 사이 또는 게이트 전극과 소스 전극 및 드레인 전극 사이에 위치하고, 식각 정지층은 반도체층과 소스 전극 및 드레인 전극 사이에 위치하고, 소스 버퍼층 및 드레인 버퍼층은 소스 전극 및 드레인 전극과 반도체층 사이에 각각 위치한다. 소스 전극 및 드레인 전극은 금속 Cu 전극이고, 소스 버퍼층 및 드레인 버퍼층은 Cu 합금층이다.
예를 들어, 소스 버퍼층 및 드레인 버퍼층을 형성하기 전에, 소스 버퍼층과 반도체층 사이에 전도성 소스 분리층을 형성하고, 드레인 버퍼층과 반도체층 사이에 전도성 드레인 분리층을 형성한다.
예를 들어, 패턴화 프로세스를 이용하여 기판 위에 게이트 전극의 패턴을 형성하는 단계; 패턴화 프로세스를 이용하여 게이트 전극의 패턴이 형성된 기판 위에 게이트 절연층의 패턴을 형성하는 단계; 패턴화 프로세스를 이용하여 게이트 절연층의 패턴을 갖는 기판 위에 반도체층의 패턴을 형성하는 단계; 패턴화 프로세스를 이용하여 반도체층의 패턴을 갖는 기판 위에 소스 컨택 홀 및 드레인 컨택 홀을 갖는 식각 정지층의 패턴을 형성하는 단계; 패턴화 프로세스를 이용하여 식각 정지층의 패턴을 갖는 기판 위에 소스 분리층 및 드레인 분리층의 패턴을 형성하는 단계; 패턴화 프로세스를 이용하여, 소스 분리층 및 드레인 분리층이 형성된 기판 위에, 드레인 분리층 위에 위치한 드레인 버퍼층 및 드레인 버퍼층 위에 위치한 드레인 전극의 패턴뿐 아니라 소스 분리층 위에 위치한 소스 버퍼층 및 소스 버퍼층 위에 위치한 소스 전극의 패턴을 형성하는 단계를 포함할 수 있다.
예를 들어, 패턴화 프로세스를 이용하여 기판 위에 반도체층의 패턴을 형성하는 단계; 패턴화 프로세스를 이용하여 반도체층의 패턴을 갖는 기판 위에 소스 컨택 홀 및 드레인 컨택 홀을 갖는 식각 정지층의 패턴을 형성하는 단계; 패턴화 프로세스를 이용하여 식각 정지층의 패턴을 갖는 기판 위에서 소스 컨택 홀에서 소스 분리층의 패턴을 형성하고, 드레인 컨택 홀에서 패턴화된 드레인 분리층을 형성하는 단계; 패턴화 프로세스를 이용하여, 소스 분리층 및 드레인 분리층이 형성된 기판 위에, 드레인 분리층 위에 위치한 드레인 버퍼층 및 드레인 버퍼층 위에 위치한 드레인 전극의 패턴뿐 아니라 소스 분리층 위에 위치한 소스 버퍼층 및 소스 버퍼층 위에 위치한 소스 전극의 패턴을 형성하는 단계; 패턴화 프로세스를 이용하여 소스 전극의 패턴 및 드레인 전극의 패턴이 형성된 기판 위에 게이트 절연층의 패턴을 형성하는 단계; 및 패턴화 프로세스를 이용하여 게이트 절연층이 형성된 기판 위에 게이트 전극의 패턴을 형성하는 단계를 포함할 수 있다.
예를 들어, 픽셀 전극은 소스 분리층 및 드레인 분리층과 동일 프로세스에서 형성되고, 픽셀 전극, 소스 분리층, 및 드레인 분리층을 형성하는 단계는 막 코팅 프로세스를 이용하여 식각 정지층의 패턴이 형성된 기판 위에 전도막층을 형성하는 단계; 및 패턴화 프로세스를 이용하여 소스 컨택 홀에서 소스 분리층의 패턴을 형성하고, 드레인 컨택 홀에서 드레인 분리층의 패턴을 형성하고, 전도막층으로부터 픽셀 전극의 패턴을 형성하는 단계를 포함한다.
예를 들어, 패턴화 프로세스를 이용하여, 소스 분리층 및 드레인 분리층이 형성된 기판 위에, 드레인 분리층 위에 위치한 드레인 버퍼층 및 드레인 버퍼층 위에 위치한 드레인 전극의 패턴뿐 아니라 소스 분리층 위에 위치한 소스 버퍼층 및 소스 버퍼층 위에 위치한 소스 전극의 패턴을 형성하는 단계는 막 코팅 프로세스를 이용하여 소스 분리층 및 드레인 분리층이 형성된 기판 위에 Cu 합금막층 및 Cu 막층을 차례로 형성하는 단계; 가열 후에 Cu 합금막층이 상부층으로서 금속 Cu 층 및 하부층으로서 Cu 합금에서 Cu 이외의 금속으로 형성된 금속막을 포함하는 이중층막(bi-layer film)이 되도록 Cu 합금막층 및 Cu 막층이 형성된 기판을 가열하는 단계; 및 소스 버퍼층 및 드레인 버퍼층을 형성하고, 소스 버퍼층 위에 소스 전극을 형성하고, 드레인 버퍼층 위에 드레인 전극을 형성하기 위해 가열된 Cu 합금막층 및 Cu 막층을 패턴화하는 단계를 포함한다.
예를 들어, 막 코팅 프로세스를 이용하여 형성된 Cu 합금막층을 형성하는 단계는 막 코팅 프로세스를 이용하여 Cu 합금막층을 형성하는 단계를 포함할 수 있으며, 여기서 Cu 합금은 Cu, 및 Cu 합금에서 몰 퍼센트(molar percent)가 0.1% 내지 30% 범위인 다른 금속을 함유한다.
도 1은 본 발명의 일 실시예에 따른 바텀 게이트 TFT의 구조를 개략적으로 도시한다.
도 2는 본 발명의 일 실시예에 따른 가열 이전의 합금 구조를 개략적으로 도시한다.
도 3은 도 2의 구조가 가열된 이후 획득된 합금 구조를 개략적으로 도시한다.
도 4는 분리층을 갖는 도 1의 TFT의 구조를 개략적으로 도시한다.
도 5는 픽셀 전극을 갖는 도 4의 TFT의 구조를 개략적으로 도시한다.
도 6은 보호층 및 공통 전극을 갖는 도 5의 TFT의 구조를 개략적으로 도시한다.
도 7은 본 발명의 일 실시예에 의해 제공되는 탑 게이트 TFT의 구조를 개략적으로 도시한다.
도 8은 본 발명의 일 실시예에 의해 제공되는 어레이 기판의 상면도를 개략적으로 도시한다.
화질을 개선하기 위해, 본 발명의 실시예들은 성능이 개선된 박막 트랜지스터, 그 제조 방법, 어레이 기판, 및 디스플레이 디바이스를 제공한다.
본 발명의 일 실시예에 의해 제공되는 TFT는 ADS 타입의 디스플레이 디바이스와 같은 평면식 전기장 코어 기술의 디스플레이 디바이스에 적용 가능하지만, 이로 제한되지 않는다. ADS는 어드밴스드 슈퍼 디멘젼 스위치(advanced super dimension switch)를 지칭하는데, 동일 평면에서 슬릿 전극(공통 전극)의 에지들에서 생성되는 전기장과 슬릿 전극층과 판형 전극층 사이에서 생성되는 전기장 양자 모두로부터 다차원 전기장이 형성되어 전극들 바로 상부(above)에 위치하고 액정 셀의 슬릿 전극들 사이에 위치하는 모든 배향에서의 액정 분자가 회전될 수 있으며, 이로써 액정의 작업 효율(work efficiency)을 향상시키고 광 투과성을 증가시킬 수 있는 평면식 전기장 기술의 핵심이다. ADS 기술은 TFT-LCD 제품의 화질을 개선할 수 있고, 높은 해상도, 높은 투과성, 낮은 전력소비, 광시야각, 높은 개구율(aperture ratio), 낮은 색수차, 푸쉬 무라 프리(free of push Mura) 등과 같은 이점들을 제공한다. 상이한 응용에 수용시키기 위해, 고투과율 ADS(I-ADS) 기술, 고개구율 ADS(H-ADS) 기술, 고해상도 ADS(S-ADS) 기술 등을 포함하도록 ADS 기술이 채택된다.
Cu 합금일 수 있는 전도성 버퍼층이 본 발명의 일 실시예에 의해 제공되는 TFT에서의 소스/드레인층 및 반도체층 사이에 제공되며, 이로써 반도체층과 소스/드레인층 사이의 접착력을 개선하고 이로써 TFT의 성능을 개선한다.
본 발명의 일 실시예에 의해 제공되는 TFT는 바텀 게이트 구조 또는 탑 게이트 구조일 수 있다. 다음으로, 본 발명의 실시예들에 의해 제공되는 TFT, 어레이 기판, 및 디스플레이는 일례로서 바텀 게이트 TFT를 취함으로써 첨부 도면들을 참조하여 상세히 설명될 것이다.
도 1은 제1 실시예에 의해 제공되는 TFT의 단면도를 개략적으로 도시하는데, 기판(1), 기판(1) 위의 게이트 전극(2), 게이트 전극(2) 위의 게이트 절연층(3), 게이트 절연층(3) 위의 반도체층(4), 소스 컨택 홀 및 드레인 컨택 홀을 갖는, 반도체층(4) 위의 식각 정지층(5), 식각 정지층(5) 위에 오버레이되어 소스 컨택 홀 및 드레인 컨택 홀을 덮고 소스 전극(7) 및 드레인 전극(8)에 대응하는 소스 버퍼층(61) 및 드레인 버퍼층(62), 및 소스 버퍼층(61) 위의 소스 전극(7) 및 드레인 버퍼층(62) 위의 드레인 전극(8)을 포함한다.
소스 버퍼층(61) 및 드레인 버퍼층(62)은 Cu 합금으로 형성되고, 소스 전극(7) 및 드레인 전극(8)은 금속 Cu로 형성된다.
도 1에 예시된 TFT에서, Cu 합금은 소스 버퍼층 및 드레인 버퍼층으로서 사용되어, 반도체층과 금속 Cu의 소스 전극 및 드레인 전극 사이의 접착력을 개선하여 TFT의 성능을 개선한다.
예를 들어, Cu 합금은 구리-망간(CuMn) 합금, 구리-알루미늄(CuAl) 합금, 구리-탈륨(CuTa) 합금, 구리-티타늄(CuTi) 합금, 구리-하프늄(CuHa) 합금 등일 수 있지만 이들로 제한되지 않는다.
예를 들어, Cu 합금에서의 Cu 원자 이외의 원자들의 몰 퍼센트(molar percent)는 0.1% 내지 30%의 범위에 있다. 여기에서, Cu로 형성된 소스 전극 및 드레인 전극은 반도체층과 강한 접착력을 갖기 때문에, TFT는 우수한 성능을 갖는다.
예를 들어, 본 발명의 실시예들에 제공되는 반도체층은 인듐 갈륨 아연 산화물(indium gallium zinc oxide)(IGZO), 하프늄 인듐 아연 산화물(hafnium indium zinc oxide)(HIZO), 인듐 아연 산화물(indium zinc oxide)(IZO), 비정질 인듐 아연 산화물(amorphous indium zinc oxide)(a-InZnO), 비정질 불소 도핑 아연 산화물(amorphous fluorine doped zinc oxide)(ZnO:F), 주석 도핑 인듐 산화물(tin doped indium oxide)(In2O3:Sn), 비정질 몰리브덴 도핑 인듐 산화물(amorphous molybdenum doped indium oxide)(In2O3:Mo), 크롬 주석 산화물(chromium tin oxide)(Cd2SnO4), 비정질 알루미늄 도핑 아연 산화물(amorphous aluminum doped zinc oxide)(ZnO:Al), 비정질 니오븀 도핑 티타늄 산화물(amorphous niobium doped titanium oxide)(TiO2:Nb), 크롬 주석 산화물(chromium tin oxide)(Cd-Sn-O)과 같은 금속 산화물(metal oxide), 또는 그 밖의 금속 산화물을 포함할 수 있다.
Mn 또는 Al 원자와 같은 Cu 원자 이외의 다른 원자들은 가열되는 경우 Cu 합금으로부터 분리될 것이고, 우수한 접착력을 갖는 2개의 금속층의 상부 층은 Cu 층이고, 하부 층은 Mn 층, Al 층 등과 같은 Cu 이외의 금속층이다. Mn 층 또는 Al 층과 같은 Cu 이외의 금속층은 얇고, Cu 층의 하부층에 접착된다. 도 2는 기판(1)이 가열되기 이전의 Cu 합금(33)을 도시하고, 도 3은 기판(1)이 가열된 이후의 Cu 합금을 도시하고, Cu 합금은 Cu 층(331) 및 다른 금속층(332)을 포함한다.
Mn 층 또는 Al 층과 같은 Cu 이외의 금속 층이 반도체층과 접촉하고, 반도체층은 금속 산화물 반도체층을 포함하기 때문에, Cu 이외의 금속은 금속 산화물 반도체에 산소 원자가 부족하도록 반도체층으로부터 산소 원자들을 포획할 수 있으며, 이는 TFT의 성능을 저하시킨다.
도 4에 예시된 바와 같이, 전술한 문제를 극복하기 위해, 본 발명의 실시예에 의해 제공되는 TFT는 소스 버퍼층(61)과 반도체층(4) 사이의 소스 분리층(91) 및 드레인 버퍼층(62)과 반도체층(4) 사이의 드레인 분리층(92)을 더 포함한다.
소스 분리층(91)은 식각 정지층(5) 위에서 소스 컨택 홀에 위치하고, 드레인 분리층(92)은 식각 정지층(5) 위에서 드레인 컨택 홀에 위치한다.
소스 분리층(91) 및 드레인 분리층(92)은 각각 예를 들어, 인듐 주석 산화물(ITO)막 및 인듐 아연 산화물(IZO)막 등과 같은 투명 전도막일 수 있는 전도성 금속 산화막이다. 소스 분리층(91) 및 드레인 분리층(92)은 금속 산화물 반도체층으로부터 산소 원자들을 포획하는 Cu 합금에서의 소수 금속 원자들을 방지할 수 있다.
또한, 소스 분리층(91) 및 드레인 분리층(92)이 각각 전도성 금속 산화막층이고, 반도체층 또한 전도성 금속 산화막층이기 때문에, 2개의 층이 서로 접촉하는 경우 이들 간의 접촉 저항은 낮으며, 이로써 TFT의 온-전류 및 이로 인한 성능이 개선된다.
도 5를 참조하면, 본 발명의 일 실시예에 의해 제공되는 TFT는 소스 분리층(91) 및 드레인 분리층(92)과 동일한 레벨로 정렬된 픽셀 전극(10)을 더 포함한다. 픽셀 전극(10)은 소스 전극(8)에 전기적으로 연결된다.
소스 분리층(91), 드레인 분리층(92), 및 픽셀 전극(10)은 인듐 주석 산화물, 인듐 아연 산화물 등의 전도층을 포함한다. 소스 분리층(91)과 드레인 분리층(92), 및 반도체층은 모두 금속 산화물층이고, 이들 간의 계면(interface)의 품질은 금속과 금속 산화물 반도체 사이의 계면의 품질보다 우수하며, 이는 TFT의 성능을 개선한다.
더구나, 소스 전극 및 드레인 전극은 픽셀 전극 상부(above)에 위치하고, 드레인 전극은 픽셀 전극에 연결된다. 즉, 드레인 전극의 일단부가 픽셀 전극의 타단부 위에 오버레이되어, 픽셀 전극의 분리 문제를 회피할 수 있고, 픽셀 전극이 비아를 통해 드레인 전극에 연결되는 상황에 비해 제품 수율(yield)을 개선할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 의해 제공되는 TFT는 픽셀 전극(10)의 것에 대응하는 영역에서 소스 전극(7) 및 드레인 전극(8) 위의 보호층(11) 및 보호층(11) 위의 공통 전극(12)을 더 포함할 수 있다.
보호층(11)은 산화물, 질화물, 산질화물(oxynitride) 등일 수 있지만, 이들로 제한되지 않는다. 산화물은 실리콘 산화물일 수 있다. 보호층(11)은 또한 알루미늄 산화물(Al2O3)층일 수 있다. 보호층(11)은 이중층(bi-layer) 구조일 수 있는데, 여기서 하나의 층은 산화물, 질화물, 또는 산질화물일 수 있고, 다른 층은 Al2O3 층일 수 있다. 이중층 구조의 보호층은 공기가 외부로부터 TFT로 들어가는 것을 방지할 뿐 아니라 외부 물체에 의한 스커핑(scuffing)을 방지함으로써 TFT에 더 강력한 보호를 제공한다.
보호층(11)은 또한 유기 수지층으로서 벤조시클로부텐(benzocyclobutene)(BCB) 또는 그 밖의 유기 감광 물질일 수 있다.
실제로, 보호층(11)은 기판 전체를 덮고, 게이트 라인을 연결하기 위한 패드들의 패턴(Gate Pad) 및 데이터 라인을 연결하기 위한 패드들의 패턴(SD pad)이 기판의 주변 영역에서 제공되는데, 보호층(11)의 패턴은 하나의 식각 프로세스로 형성되어야 한다.
도 6에 예시된 바와 같은 TFT에서, 공통 전극(12)은 슬릿 전극일 수 있다.
어드밴스드 슈퍼 디멘젼 필드들은 슬릿형 공통 전극(12) 및 판형 픽셀 전극(10) 사이에 생성되고, 슬릿형 공통 전극들(12)에 의해 자체 생성될 수 있다.
이상, 바텀 게이트 타입 TFT가 설명되었다. 탑 게이트 TFT는 단지 배열에서 바텀 게이트 타입 TFT와 상이하며, 다음에 간략히 설명될 것이다.
도 7은 기판(1), 기판(1) 위의 반도체층(4), 소스 컨택 홀 및 드레인 컨택 홀을 갖는, 반도체층(4) 위의 식각 정지층(5), 식각 정지층(5) 위의 소스 분리층(91) 및 드레인 분리층(92), 소스 분리층(91) 위의 소스 버퍼층(61)과 드레인 분리층(92) 위의 드레인 버퍼층(62), 소스 버퍼층(61) 위의 소스 전극(7)과 드레인 버퍼층(62) 위의 드레인 전극(8), 소스 전극(7) 및 드레인 전극(8) 위의 게이트 절연층(3), 게이트 절연층(3) 위의 게이트 전극(2), 및 게이트 전극(2) 위의 보호층을 포함하는 탑 게이트 타입 TFT를 도시한다.
탑 게이트 TFT 구조는 식각 정지층(5)과 드레인 버퍼층(62) 사이의 픽셀 전극, 및 픽셀 전극(10)의 것에 대응하는 영역에 있는 보호층(11) 위의 공통 전극(12)을 더 포함할 수 있다.
도 7에 예시된 탑 게이트 TFT는 이들의 배치를 제외하고 바텀 게이트 TFT와 유사하여 상세한 설명은 설명되지 않을 것이다.
바텀 게이트 TFT 및 탑 게이트 TFT 모두에서, 반도체층이 소스 전극 및 드레인 전극 아래 위치하고, 소스 전극과 반도체층 사이에 위에서 아래로 소스 버퍼층 및 소스 분리층이 존재하며, 드레인 전극과 반도체층 사이에 위에서 아래로 드레인 버퍼층 및 드레인 분리층이 존재한다(즉, 드레인 분리층이 드레인 버퍼층 아래 위치함)는 것에 유의한다. 바텀 게이트 TFT에서의 소스 버퍼층 및 드레인 버퍼층은 탑 게이트 TFT에도 적용될 수 있고, 여기에 설명되지 않을 것이다.
본 발명의 실시예는 또한 전술한 탑 게이트 TFT 또는 바텀 게이트 TFT를 포함하는 어레이 기판을 제공한다.
도 8을 참조하면, 어레이 기판은 TFT(100)의 게이트 전극(2)에 연결된 게이트 라인(21) 및 TFT(100)의 소스 전극(7)에 연결된 데이터 라인(71)을 포함한다. 게이트 라인(21)과 데이터 라인(71)은 서로 교차한다.
도 1 및 도 4 내지 도 7은 도 8에서의 라인 A-B를 따라 절취된 단면도이다.
본 발명의 일 실시예는,
게이트 전극, 소스 전극, 드레인 전극, 및 반도체 층의 패턴을 형성하는 단계; 및
게이트 절연층 및 식각 정지층의 패턴을 형성하는 단계; 및 소스 버퍼층 및 드레인 버퍼층의 패턴을 형성하는 단계를 포함하는 TFT를 제조하는 방법을 제공한다.
게이트 절연층은 게이트 전극과 반도체층 사이 또는 게이트 전극과 소스 전극 및 드레인 전극 사이에 배치된다. 식각 정지층은 반도체층과 소스 전극 및 드레인 전극 사이에 배치된다.
소스 버퍼층 및 드레인 버퍼층은 각각 소스 전극 및 드레인 전극과 반도체 전극 사이에 배치된다.
소스 전극 및 드레인 전극은 금속 Cu 전극으로 형성되고, 소스 버퍼층 및 드레인 버퍼층은 Cu 합금으로 형성된다.
바텀 게이트 TFT를 포함하는 어레이 기판을 제조하는 방법은,
패턴화 프로세스를 이용하여 기판 위에 게이트 전극의 패턴을 형성하는 단계(S11);
패턴화 프로세스를 이용하여 게이트 전극의 패턴이 형성된 기판 위에 게이트 절연층의 패턴을 형성하는 단계(S12);
패턴화 프로세스를 이용하여 게이트 절연층의 패턴이 형성된 기판 위에 반도체층의 패턴을 형성하는 단계(S13);
패턴화 프로세스를 이용하여, 반도체층의 패턴이 형성된 기판 위에, 소스 컨택 홀 및 드레인 컨택 홀이 형성된 식각 정지층의 패턴을 형성하는 단계(S14);
패턴화 프로세스를 이용하여 식각 정지층의 패턴이 형성된 기판 위에 소스 분리층 및 패턴화된 드레인 분리층의 패턴을 형성하는 단계(S15); 및
패턴화 프로세스를 이용하여, 소스 분리층 및 패턴화된 드레인 분리층의 패턴이 형성된 기판 위에, 소스 분리층 위의 소스 버퍼층의 패턴 및 소스 버퍼층 위의 소스 전극의 패턴, 및 드레인 분리층 위의 드레인 버퍼층의 패턴 및 드레인 버퍼층 위의 드레인 전극의 패턴을 형성하는 단계(S16)를 포함할 수 있다.
또한, 탑 게이트 TFT를 포함하는 어레이 기판을 제조하는 방법은,
패턴화 프로세스를 이용하여 기판 위에 반도체층의 패턴을 형성하는 단계(S21);
패턴화 프로세스를 이용하여, 반도체층의 패턴이 형성된 기판 위에, 소스 컨택 홀 및 드레인 컨택 홀이 형성된 식각 정지층의 패턴을 형성하는 단계(S22);
패턴화 프로세스를 이용하여 식각 정지층의 패턴이 형성된 기판 위에 드레인 컨택 홀에서의 드레인 분리층의 패턴 및 소스 컨택 홀에서의 소스 분리층의 패턴을 형성하는 단계(S23);
패턴화 프로세스를 이용하여, 소스 분리층의 패턴 및 드레인 분리층의 패턴이 형성된 기판 위에, 소스 분리층 위의 소스 버퍼층의 패턴 및 소스 버퍼층 위의 소스 전극의 패턴, 및 드레인 분리층 위의 드레인 버퍼층의 패턴 및 드레인 버퍼층 위의 드레인 전극의 패턴을 형성하는 단계(S24);
패턴화 프로세스를 이용하여 소스 전극 및 드레인 전극의 패턴이 형성된 기판 위에 게이트 절연층의 패턴을 형성하는 단계(S25); 및
패턴화 프로세스를 이용하여 게이트 절연층이 형성된 기판 위에 게이트 전극의 패턴을 형성하는 단계(S26)를 포함할 수 있다.
예를 들어, 픽셀 전극은 소스 분리층 및 드레인 분리층의 형성과 동시에 형성될 수 있고, 픽셀 전극의 형성은 막 코팅 프로세스를 이용하여 식각 정지층의 패턴이 형성된 기판 위에 전도막을 형성하는 단계; 및 패턴화 프로세스를 이용하여 전도막 위에 소스 컨택 홀에서의 소스 분리층의 패턴, 드레인 컨택 홀에서의 드레인 분리층의 패턴, 및 소스 분리층 및 드레인 분리층과 동일한 레벨의 픽셀을 형성하는 단계를 포함할 수 있다.
예를 들어, 패턴화 프로세스를 이용하여, 소스 분리층 및 드레인 분리층이 형성된 기판 위에, 소스 분리층 위의 소스 버퍼층 및 소스 버퍼층 위의 소스 전극의 패턴, 및 드레인 분리층 위의 드레인 버퍼층, 및 드레인 버퍼층 위의 드레인 전극의 패턴을 형성하는 단계는,
막 코팅 프로세스를 이용하여, 소스 분리층 및 드레인 분리층이 형성된 기판 위에, Cu 합금막 및 Cu 합금막 위의 Cu 막을 차례로 형성하는 단계;
Cu 합금막 및 Cu 막이 형성된 기판을 가열하는 단계 - Cu 합금막은 가열 이후에 상부층은 Cu 층이고, 하부층은 Cu 합금에서 Cu 이외의 금속에 의해 형성된 금속층인 이중층막이 됨 -;
소스 버퍼층 및 드레인 버퍼층을 형성하고, 소스 버퍼층 위에 소스 전극을 형성하고, 드레인 버퍼층 위에 드레인 전극을 형성하기 위해 가열된 Cu 합금막 및 Cu 막을 패턴화하는 단계를 포함할 수 있다.
예를 들어, 막 코팅 프로세스를 이용하여 Cu 합금막을 형성하는 단계는 Cu 합금에서 다른 금속의 몰 퍼센트가 0.1% 내지 30% 범위에 있는 막 코팅 프로세스를 이용하여 Cu 합금막층을 형성하는 단계를 포함할 수 있다.
어레이 기판을 제조하는 프로세스는 일례로서 탑 게이트 TFT를 취함으로써 다음에 예시된다.
본 발명의 일 실시예에 의해 제공되는 어레이 기판을 제조하는 방법은 다음의 단계를 포함한다.
단계(1): 게이트 전극과 게이트 라인의 패턴을 형성하는 단계
먼저, 2000Å 내지 5000Å의 두께로 스퍼터링 또는 열 증착(heat evaporation)을 이용하여 투명 유리 또는 석영 기판 위에 금속 막층들이 순서대로 피착된다(deposited). 게이트 전극과 게이트 라인의 패턴이 노광(exposure) 및 현상(development), 포토리소그래피(photolithography) 및 식각의 일 프로세스를 통해 형성된다. 따라서, 형성된 게이트 전극 및 게이트 라인의 형상 및 위치는 최신 기술과 동일하며, 여기에서는 설명되지 않을 것이다. 금속막층은 크롬(Cr), 텅스텐(W), 티타늄(Ti), 탈륨(Ta), 또는 몰리브덴(Mo) 막 또는 그 중 적어도 2개로 구성된 합금의 층일 수 있으며, 단일 금속막층 또는 다층 금속막일 수 있다.
단계(2): 게이트 절연층을 형성하는 단계
화학 증기 증착법(chemical vapor deposition)(PECVD)을 사용하여 2000Å 내지 5000Å 범위의 두께의 절연층이 단계(2)로부터 획득된 기판 위에 피착되어 게이트 절연층을 형성한다. 절연층은 산화물, 질화물 또는 산질화물을 포함할 수 있고, 대응하는 반응 기체(reactant gases)는 실레인(silane)(SiH4), 암모니아(NH3), 및 질소(N2)의 혼합물 또는 디클로로실란(dichlorosilane)(SiH2Cl2), 암모니아(NH3), 및 질소(N2)의 혼합물을 포함할 수 있다.
단계(3): 반도체층을 형성하는 단계
금속 산화물층이 스퍼터링 프로세스를 이용하여 50Å 내지 1000Å의 두께로 게이트 절연층이 형성된 기판 위에 계속 피착되고, 반도체층의 패턴은 노광 및 현상, 포토리소그래피 및 식각의 일 프로세스를 통해 형성된다.
금속 산화물은 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 비정질 인듐 아연 산화물(a-InZnO), 비정질 불소 도핑 아연 산화물(ZnO:F), 주석 도핑 인듐 산화물(In2O3:Sn), 비정질 몰리브덴 도핑 인듐 산화물(In2O3:Mo), 크롬 주석 산화물(Cd2SnO4), 비정질 알루미늄 도핑 아연 산화물(ZnO:Al), 비정질 니오븀 도핑 티타늄 산화물(TiO2:Nb), 크롬 주석 산화물(Cd-Sn-O), 또는 그 밖의 금속 산화물일 수 있다.
단계(4): 식각 정지층의 패턴을 형성하는 단계
절연층은 1000Å 내지 3000Å의 두께로 PECVD에 의해 단계(3)으로부터 획득된 기판 위에 계속 피착되고, 식각 정지층의 패턴이 노광 및 현상, 포토리소그래피 및 식각의 일 프로세스를 통해 형성된다. 식각 정지층은 소스 전극에 연결된 소스 컨택 홀 및 드레인 전극에 연결된 드레인 컨택 홀을 포함한다. 절연층은 산화물, 질화물 또는 산질화물을 포함할 수 있고, 대응하는 반응 기체는 SiH4, NH3, 및 N2를 포함하거나, SiH2Cl2, NH3, 및 N2를 포함할 수 있다. 게이트 절연층과 유사하게, 식각 정지층은 TFT의 성능을 개선하기 위해 2개의 층을 갖도록 설계될 수 있는데, 여기서 제1 층은 SiNx를 포함하고, 제2 층은 금속 산화물과 직접 접촉하는 SiOx를 포함한다. 이중층 식각 정지층은 노광 및 현상, 포토리소그래피 및 식각의 일 프로세스를 통해 이중 절연층 위에 형성될 수 있다.
단계(5): 픽셀 전극 및 소스 분리층 및 드레인 분리층을 형성하는 단계
약 100Å 내지 2000Å의 두께로 스퍼터링 또는 열 증착을 사용하여 단계(4)로부터 획득된 기판 위에 투명 전도층이 피착된다. 투명 전도층은 ITO 또는 IZO 또는 다른 투명 금속 산화물을 포함할 수 있다. 픽셀 전극, 소스 컨택 홀에 위치하여 전체 컨택 홀을 덮는 소스 분리층, 및 드레인 컨택 홀에 위치하여 전체 컨택 홀을 덮는 드레인 분리층은 노광 및 현상, 포토리소그래피 및 식각의 일 프로세스를 통해 형성된다. 소스 분리층, 드레인 분리층, 및 픽셀 전극은 서로 절연된다.
단계(6): 소스 버퍼층, 드레인 버퍼층, 소스 전극, 및 드레인 전극을 형성하는 단계
Cu 합금이 40Å 내지 1000Å의 두께로 스퍼터링 또는 열 증착에 의해 단계(5)로부터 획득된 기판 위에 피착되고, 그 후 Cu 층이 1500Å 내지 4000Å 범위의 두께를 갖도록 형성된다. Cu 합금은 CuMn 합금, CuAl 합금, 또는 다른 Cu 합금일 수 있다. Cu 합금에서 Cu 원자 이외의 원자의 몰 퍼센트는 0.1% 내지 30%의 범위에 있다. 소스 전극과 드레인 전극 및 데이터 라인, 드레인 전극 아래의 드레인 버퍼층, 소스 전극 아래의 소스 버퍼층, 및 데이터 라인 아래의 데이터 라인 버퍼층은 노광 및 현상, 포토리소그래피 및 식각의 일 프로세스를 통해 형성된다. 드레인 전극 및 드레인 버퍼층이 동일한 패턴화 프로세스에서 형성되기 때문에, 이들은 자신의 형상으로 완전히 중첩된다. 이와 유사하게, 소스 전극 및 소스 버퍼층은 동일한 패턴화 프로세스에서 형성되기 때문에, 이들은 자신의 형상으로 완전히 중첩된다. 드레인 전극 및 드레인 버퍼층은 픽셀 전극의 일부 위에 오버레이되어 픽셀 전극에 대한 드레인 전극의 연결을 보장한다.
단계(7): 보호층을 형성하는 단계
보호층이 2000Å 내지 10000Å의 두께로 PECVD를 사용함으로써 단계(6)로부터 획득된 기판 위에 피착된다. 보호층은 실리콘 산화물, 질화물, 또는 산질화물과 같은 산화물을 포함할 수 있다. 산화물이 실리콘 산화물인 경우, 대응하는 반응 기체는 SiH4 및 N2O를 포함할 수 있다. 질화물 또는 산질화물에 대응하는 반응 기체는 SiH4, NH3, N2를 포함하거나, SiH2Cl2, NH3, 및 N2를 포함할 수 있다. 보호층은 Al2O3 막층을 채택하거나, 이중층 또는 다층 장벽 구조로 구성될 수 있다.
또한, 회로 보드에 대한 게이트 라인 및 데이터 라인의 후속 연결을 위한 소스 및 드레인 패드(SD PAD) 영역뿐 아니라 게이트 패드(Gate PAD) 영역은 이 단계 중에 노광 및 현상, 포토리소그래피, 식각 등을 통해 형성될 수 있다.
예를 들어, 보호층은 소스 전극 및 드레인 전극과 데이터 라인의 패턴들이 형성된 기판 위에 약 4000Å 내지 30000Å 범위의 두께의 유기 수지층을 코팅함으로써 형성될 수 있다. 유기 수지는 벤조시클로부텐(BCB) 또는 다른 유기 감광 물질일 수 있다.
Gate PAD 및 SD PAD는 약 4000Å 내지 30000Å 범위 내의 두께의 유기 수지층을 코팅한 후, 노광, 현상, 포토리소그래피 및 식각의 일 프로세스를 수행함으로써 주변 영역에서 형성된다.
단계(8): 공통 전극을 형성하는 단계
약 300Å 내지 1500Å의 두께로 스퍼터링 또는 열 증착에 의해 단계(7)로부터 획득된 기판 위에 투명 전도막이 피착된다.
공통 전극은 하나의 노광, 현상, 포토리소그래피 및 식각 프로세스를 통해 형성된다. 공통 전극은 ITO 또는 IZO, 또는 다른 투명 전도성 금속 산화물로 형성될 수 있다.
탑 게이트 TFT를 포함하는 어레이 기판을 형성하기 위한 프로세스 플로우는 바텀 게이트 TFT를 포함하는 어레이 기판을 형성하는 전술한 단계들(1 내지 8)에 설명된 프로세스 플로우와 유사하며, 이에 따라 여기에 설명되지 않을 것이다.
본 발명의 일 실시예는 전술한 어레이 기판을 포함하는 디스플레이 디바이스를 더 제공하고, 디스플레이 디바이스는, 예를 들어, 액정 패널, 액정 디스플레이, 액정 텔레비전, OLED 패널, OLED 디스플레이, OLED 텔레비전, 전자 종이(electric paper) 등일 수 있다.
디스플레이 디바이스의 일례는 액정 디스플레이 디바이스이며, 여기서 액정 물질로 채워진 액정 셀을 형성하기 위해 어레이 기판 및 카운터 기판이 서로 맞은편에 배치된다. 카운터 기판은 예를 들어, 컬러 필터 기판일 수 있다. 어레이 기판 위의 각각의 픽셀 유닛은 디스플레이 동작을 수행하기 위해 전기장을 인가하여 액정 물질의 회전도(rotation degree)를 제어하는데 사용된다. 일부 예시에서, 액정 디스플레이 디바이스는 백라이트를 어레이 기판에 제공하기 위한 백라이트 소스를 더 포함한다.
디스플레이 디바이스의 다른 예시는 유기 발광 다이오드(OLED) 디스플레이 디바이스로서, 디스플레이 동작을 수행하기 위해 어레이 기판 위의 각각의 픽셀 유닛은 유기 전계발광 디바이스(organic electroluminescent device)의 애노드 또는 캐소드에 연결되어 전계발광 물질을 구동시킨다.
요약하면, 본 발명의 실시예들은 박막 트랜지스터를 제공하는데, 여기서 반도체층에 대한 소스 전극 및 드레인 전극의 접착력을 개선하기 위해 소스 전극 및 드레인 전극을 형성하는 경우 소스 전극 및 드레인 전극 아래 버퍼층들이 형성된다. 버퍼층은 Cu 합금층일 수 있다. Cu 합금층은 그 아래 반도체층에 대한 소스 전극 및 드레인 전극의 접착력을 개선할 수 있으며, 이로써 TFT의 성능 및 화질을 개선할 수 있다. 더구나, 개별 버퍼층들과 반도체 층 사이에 분리층이 배치되어 버퍼층에서의 금속 원자들이 반도체층으로부터의 산소 원자를 포획하는 것을 방지하며, 이는 TFT의 성능을 더 개선한다. 절연층이 금속 산화물층이고 반도체 층과의 작은 접촉 저항을 갖기 때문에, TFT의 성능이 개선된다. 픽셀 전극은 분리층(isolating layer)과 동시에 형성되고, 이로써 최신 기술의 분리층의 형성에 비해 어떠한 프로세스도 추가되지 않는다. 픽셀 전극은 비아보다 오히려 버퍼층을 통해 드레인 전극과 접촉하고, 이에 따라 픽셀 전극의 파손이 회피될 수 있고, 디스플레이 디바이스의 수율이 개선될 수 있다.
명백히, 당업자는 본 발명의 사상 및 범위로부터 벗어나지 않고 본 발명에 다양한 변경 및 변형을 행할 수 있다. 그러므로, 본 발명에 대해 행해진 변경 및 변형이 본 발명의 청구항 및 그 균등물의 범위 내에 있으면 본 발명은 이들 변경 및 변형을 포함하는 것을 의도한다.

Claims (10)

  1. 박막 트랜지스터로서,
    기판;
    상기 기판 위에 형성된 게이트 전극, 소스 전극, 드레인 전극, 및 반도체층;
    상기 게이트 전극과 상기 반도체층 사이 또는 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이의 게이트 절연층(gate insulating layer);
    상기 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이에 있으며, 소스 컨택 홀 및 드레인 컨택 홀을 갖는 식각 정지층(etching stop layer) - 상기 식각 정지층은 상기 기판 전체를 덮음 -;
    상기 소스 전극과 상기 반도체층 사이의 소스 버퍼층 및 상기 드레인 전극과 상기 반도체층 사이의 드레인 버퍼층; 및
    상기 소스 버퍼층과 상기 반도체층 사이의 소스 분리층(source isolating layer) 및 상기 드레인 버퍼층과 상기 반도체층 사이의 드레인 분리층(drain isolating layer) - 상기 소스 분리층 및 상기 드레인 분리층은 각각 전도성 금속 산화막(conductive metal oxide film)임 -
    을 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 금속 Cu 전극이고, 상기 소스 버퍼층 및 상기 드레인 버퍼층은 이중층막(bi-layer film)이며, 상기 이중층막은 상부층으로서 Cu 층 및 하부층으로서 Mn 층 또는 Al 층을 포함하고,
    상기 식각 정지층은 상기 반도체층 위에 위치하고 상기 소스 컨택 홀 및 상기 드레인 컨택 홀을 갖고, 상기 소스 분리층은 상기 소스 컨택 홀에서 상기 반도체층과 접촉하며, 상기 드레인 분리층은 상기 드레인 컨택 홀에서 상기 반도체층과 접촉하고,
    상기 소스 분리층 및 상기 드레인 분리층은 상기 소스 컨택 홀 및 상기 드레인 컨택 홀에 위치하고,
    상기 반도체층은 금속 산화물(metal oxide)을 포함하고,
    상기 박막 트랜지스터는 상기 박막 트랜지스터의 최외각층(outmost layer)으로서 보호층을 더 포함하고, 상기 보호층은 상기 기판의 디스플레이 영역의 일부 및 상기 기판의 주변부의 패드 영역의 일부를 포함하고, 상기 보호층은 알루미늄 산화물(Al2O3)층인, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 분리층 및 상기 드레인 분리층은 동일한 층에 배치되고, 상기 소스 분리층은 상기 소스 컨택 홀에 의해 노출되는(exposed) 상기 반도체층의 표면을 완전히 덮고, 상기 드레인 분리층은 상기 드레인 컨택 홀에 의해 노출되는 상기 반도체층의 표면을 완전히 덮는, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 소스 분리층 및 상기 드레인 분리층과 하나의 패턴화 프로세스를 통해 형성된 픽셀 전극층을 더 포함하는, 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 소스 분리층, 상기 드레인 분리층, 및 상기 픽셀 전극층은 인듐 주석 산화막(indium tin oxide film) 또는 인듐 아연 산화막(indium zinc oxide film)의 전도층인, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 전극은 상기 기판 위에 위치하고;
    상기 게이트 절연층은 상기 게이트 전극 위에 위치하고;
    상기 반도체층은 상기 게이트 절연층 위에 위치하고;
    상기 소스 버퍼층은 상기 소스 분리층 위에 위치하고, 상기 드레인 버퍼층은 상기 드레인 분리층 위에 위치하고;
    상기 소스 전극은 상기 소스 버퍼층 위에 위치하고, 상기 드레인 전극은 상기 드레인 버퍼층 위에 위치하는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 반도체층은 상기 기판 위에 위치하고;
    상기 소스 버퍼층은 상기 소스 분리층 위에 위치하고, 상기 드레인 버퍼층은 상기 드레인 분리층 위에 위치하고;
    상기 소스 전극은 상기 소스 버퍼층 위에 위치하고, 상기 드레인 전극은 상기 드레인 버퍼층 위에 위치하고;
    상기 게이트 절연층은 상기 소스 전극 및 상기 드레인 전극 위에 위치하고;
    상기 게이트 전극은 상기 게이트 절연층 위에 위치하는, 박막 트랜지스터.
  7. 삭제
  8. 제1항 내지 제6항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는 어레이 기판.
  9. 제8항에 따른 어레이 기판을 포함하는 디스플레이 디바이스.
  10. 박막 트랜지스터를 제조하는 방법으로서,
    기판을 제공하는 단계;
    게이트 전극의 패턴을 형성하는 단계;
    게이트 절연층의 패턴을 형성하는 단계;
    반도체층의 패턴을 형성하는 단계;
    식각 정지층의 패턴을 형성하는 단계 - 상기 식각 정지층은 상기 기판 전체를 덮음 -;
    소스 분리층의 패턴 및 드레인 분리층의 패턴을 형성하는 단계;
    소스 버퍼층의 패턴 및 드레인 버퍼층의 패턴을 형성하는 단계; 및
    소스 전극의 패턴 및 드레인 전극의 패턴을 형성하는 단계
    를 포함하고,
    상기 소스 분리층은 상기 소스 버퍼층과 상기 반도체층 사이에 위치하며, 상기 드레인 분리층은 상기 드레인 버퍼층과 상기 반도체층 사이에 위치하고, 상기 소스 분리층 및 상기 드레인 분리층은 각각 전도성 금속 산화막이며,
    상기 게이트 절연층은 상기 게이트 전극과 상기 반도체층 사이 또는 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 위치하고, 상기 식각 정지층은 상기 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이에 위치하고,
    상기 소스 버퍼층 및 상기 드레인 버퍼층은 상기 소스 전극 및 상기 드레인 전극과 상기 반도체층 사이에 각각 위치하고,
    상기 소스 전극 및 상기 드레인 전극은 금속 Cu 전극이고, 상기 소스 버퍼층 및 상기 드레인 버퍼층은 이중층막이며, 상기 이중층막은 상부층으로서 Cu 층 및 하부층으로서 Mn 층 또는 Al 층을 포함하고,
    상기 식각 정지층은 상기 반도체층 위에 위치하고 소스 컨택 홀 및 드레인 컨택 홀을 갖고, 상기 소스 분리층은 상기 소스 컨택 홀에서 상기 반도체층과 접촉하며, 상기 드레인 분리층은 상기 드레인 컨택 홀에서 상기 반도체층과 접촉하고,
    상기 소스 분리층 및 상기 드레인 분리층은 상기 소스 컨택 홀 및 상기 드레인 컨택 홀에 위치하고,
    상기 반도체층은 금속 산화물을 포함하고,
    상기 박막 트랜지스터는 상기 박막 트랜지스터의 최외각층(outmost layer)으로서 보호층을 더 포함하고, 상기 보호층은 상기 기판의 디스플레이 영역의 일부 및 상기 기판의 주변부의 패드 영역의 일부를 포함하고, 상기 보호층은 알루미늄 산화물(Al2O3)층인, 박막 트랜지스터를 제조하는 방법.
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