KR102654924B1 - 표시장치 - Google Patents

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Abstract

본 발명의 실시예들은 표시장치를 개시한다.
본 발명의 일 실시예에 따른 표시장치는, 표시 영역을 갖는 기판; 상기 기판의 표시 영역 외측에 배치된 제1 도전선; 상기 제1 도전선의 일부를 커버하는 제1 절연층; 상기 제1 절연층 상부에 배치되고, 상기 제1 도전선과 컨택하는 제1 전극; 상기 제1 절연층 및 상기 제1 전극의 상부에 배치되고, 적어도 하나의 개구를 구비한 제2 절연층; 상기 제2 절연층 상부에 배치되고, 상기 개구에서 상기 제1 전극과 컨택하고, 단부가 상기 제1 도전선과 컨택하는 제2 전극; 및 상기 표시 영역과 상기 제1 도전선 사이에 배치되고, 상기 제1 절연층을 사이에 두고 상기 제1 전극과 오버랩하고, 상기 제2 절연층의 개구에 대응하는 위치에 홀을 갖는 제2 도전선;을 포함한다.

Description

표시장치{Display apparatus}
본 발명의 실시예들은 표시장치에 관한 것이다.
표시장치는 화상을 구현하는 표시 영역이 형성된 하부기판과 이를 밀봉하는 밀봉부재를 포함한다. 밀봉부재는 밀봉기판 또는 박막 봉지일 수 있다.
표시 영역에는 데이터선과 게이트선에 연결된 복수의 픽셀들이 배열된다. 표시 영역의 외곽 영역에는 복수의 데이터선과 복수의 게이트선으로 구동 신호를 전달하는 배선들이 구비될 수 있다.
표시장치에 외부 충격이 가해지는 경우, 밀봉부재의 눌림에 의해 배선들 간에 쇼트가 발생하여 외관 불량이 발생하는 문제점이 있다.
본 발명의 실시예들은 외부 충격에 의해 표시 영역의 외측에 수직 방향으로 오버랩하도록 배치된 도전층들 간의 쇼트(short) 및 번트(burnt) 발생을 최소화할 수 있는 표시장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 표시장치는, 표시 영역을 갖는 기판; 상기 기판의 표시 영역 외측에 배치된 제1 도전선; 상기 제1 도전선의 일부를 커버하는 제1 절연층; 상기 제1 절연층 상부에 배치되고, 상기 제1 도전선과 컨택하는 제1 전극; 상기 제1 절연층 및 상기 제1 전극의 상부에 배치되고, 적어도 하나의 개구를 구비한 제2 절연층; 상기 제2 절연층 상부에 배치되고, 상기 개구에서 상기 제1 전극과 컨택하고, 단부가 상기 제1 도전선과 컨택하는 제2 전극; 및 상기 표시 영역과 상기 제1 도전선 사이에 배치되고, 상기 제1 절연층을 사이에 두고 상기 제1 전극과 오버랩하고, 상기 제2 절연층의 개구에 대응하는 위치에 홀을 갖는 제2 도전선;을 포함한다.
일 실시예에서, 상기 제1 전극은 병렬로 배열된 복수의 제1 서브 전극들을 포함할 수 있다.
일 실시예에서, 상기 복수의 제1 서브 전극들은 상기 제2 도전선과 오버랩할 수 있다.
일 실시예에서, 상기 제1 전극은 상기 복수의 제1 서브 전극들의 일 단을 연결하는 제2 서브 전극;을 포함할 수 있다.
일 실시예에서, 상기 제1 서브 전극들의 폭은 상기 제2 도전선의 홀의 최대 폭보다 작을 수 있다.
일 실시예에서, 상기 제2 도전선의 홀의 사이즈는 상기 제2 절연층의 개구 사이즈보다 클 수 있다.
일 실시예에서, 상기 제1 도전선은 상기 표시 영역을 둘러쌀 수 있다.
일 실시예에서, 상기 제2 도전선은 상기 표시 영역 주변의 일 측에 배치될 수 있다.
일 실시예에서, 상기 제2 절연층은 상기 제1 전극의 단부를 덮을 수 있다.
일 실시예에서, 상기 표시장치는, 상기 표시 영역에 배치되고, 상기 제1 절연층에 덮인 박막 트랜지스터; 상기 표시 영역의 상기 제1 절연층 상부에 배치되고, 상기 박막 트랜지스터와 연결된 픽셀 전극; 상기 픽셀 전극 상부의 대향 전극; 및 상기 픽셀 전극과 상기 대향 전극 사이의 발광층;을 포함할 수 있다.
일 실시예에서, 상기 제2 전극은 상기 대향 전극이 상기 표시 영역의 외측으로 연장된 전극일 수 있다.
일 실시예에서, 상기 제1 도전선 및 상기 제2 도전선은 상기 박막 트랜지스터의 일 전극과 동일층에 배치될 수 있다.
일 실시예에서, 상기 제2 도전선은 상기 표시 영역에 배치된 전원선과 연결될 수 있다.
일 실시예에서, 상기 제1 전극은 반사 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 전극은 투명 도전 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 절연 면 상의 제1 도전선; 상기 절연 면 상의 제2 도전선; 상기 제1 도전선의 일부 및 상기 제2 도전선을 덮는 제1 절연층; 상기 제1 절연층의 상부에 배치되고, 상기 제1 도전선의 일부와 컨택하는 제1 전극; 상기 제1 절연층의 상부에 배치된 픽셀 전극; 상기 제1 절연층 및 상기 제1 전극의 상부에 배치되고, 상기 픽셀 전극의 가장자리를 덮고, 적어도 하나의 개구를 구비한 제2 절연층; 상기 픽셀 전극 상부의 발광층; 및 상기 발광층의 상부 및 상기 제2 절연층의 상부에 배치되고, 상기 개구에서 상기 제1 전극과 컨택하고, 상기 제1 도전선의 일부와 컨택하는 제2 전극;을 포함하고, 상기 제2 도전선이 상기 제1 전극과 오버랩하고, 상기 제2 절연층의 개구에 대응하는 위치에 홀을 갖는다.
일 실시예에서, 상기 제1 전극은 병렬로 배열된 복수의 서브 전극들을 포함할 수 있다.
일 실시예에서, 상기 복수의 서브 전극들의 폭은 상기 제2 도전선의 홀의 최대 폭보다 작을 수 있다.
일 실시예에서, 상기 제2 도전선의 홀의 사이즈는 상기 제2 절연층의 개구 사이즈보다 클 수 있다.
일 실시예에서, 상기 제1 도전선 및 상기 제2 도전선은 표시 영역의 외측에 배치되고, 상기 제2 도전선은 상기 표시 영역에 배열된 전원선과 연결될 수 있다.
본 발명의 실시예들은 표시 영역의 외측에 오버랩하는 상부 도전층과 하부 도전층 간의 오버랩 면적을 줄일 수 있어, 상부 도전층과 하부 도전층 간의 쇼트 및 번트 발생을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다.
도 2는 도 1의 픽셀을 나타낸 회로도이다.
도 3은 도 1의 I-I'를 따라 자른 부분 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 보조전극의 다양한 예를 도시한 평면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 제1 전원전압선의 홀의 다양한 예를 도시하는 평면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 컨택부와 홀의 다양한 예를 도시하는 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 도 1의 I-I'를 따라 자른 부분 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다.
도 9는 도 8의 II-II'를 따라 자른 부분 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한 이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위(또는 상)에 또는 아래(하)에 있다고 할 때, 다른 부분의 바로 위 또는 아래에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 위 및 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 이하의 실시예는 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다. 도 2는 도 1의 픽셀(P)을 나타낸 회로도이다.
도 1을 참조하면, 표시장치(1)는 표시 영역(DA)을 갖는 기판(100)을 구비할 수 있다. 기판(100)의 표시 영역(DA)에는 복수의 주사선(SL)들, 복수의 데이터선(DL)들 및 복수의 전원선(PL)들이 배치될 수 있다. 복수의 주사선(SL)들은 제2방향으로 이격 배열되고, 각 주사선(SL)은 제1방향을 따라 연장되며 주사 신호를 전달한다. 복수의 데이터선(DL)들은 제1방향으로 이격 배열되고, 각 데이터선(DL)은 제2방향을 따라 연장되며 데이터 신호를 전달한다. 복수의 전원선(PL)들은 복수의 주사선(SL)들 및/또는 복수의 데이터선(DL)들과 평행하게 배열될 수 있으며, 격자 형태 또는 메쉬 형태로 구현될 수 있다. 복수의 전원선(PL)들은 제1 전원전압(ELVDD)을 전달한다.
복수의 픽셀(P)들 각각은 대응하는 주사선(SL), 대응하는 데이터선(DL) 및 대응하는 전원선(PL)에 연결될 수 있다. 픽셀(P)들은 기판(100) 상에 제1방향 및 제1방향과 수직인 제2방향으로 매트릭스형으로 배치될 수 있다. 그러나, 본 발명의 실시예에 따른 픽셀 배치는 반드시 이에 한정되는 것은 아니며, 제1방향 및/또는 제2방향의 픽셀(P)들이 지그재그형 등 다양한 패턴으로 배열될 수 있다. 각 픽셀(P)은 하나의 색을 방출하며, 예를 들어, 적색, 청색, 녹색, 백색 중 하나의 색을 방출할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 적색, 청색, 녹색, 백색 외의 다른 색을 방출할 수도 있다.
도 2를 참조하면, 픽셀(P)은 픽셀 회로와 픽셀 회로와 연결되어 발광하는 발광소자를 포함할 수 있다. 발광소자는 픽셀 전극, 픽셀 전극을 마주보는 대향 전극, 픽셀 전극과 대향 전극 사이의 발광층을 포함하는 유기층을 구비한 유기발광소자(OLED)일 수 있다. 유기발광소자(OLED)의 대향 전극은 제2 전원전압(ELVSS)을 인가받는다. 유기발광소자(OLED)의 픽셀 전극 및 대향 전극 중 하나의 전극은 표시 영역(DA)에 전면적으로 형성되는 공통전극일 수 있다.
도 2에서 픽셀 회로는 2개의 박막 트랜지스터(T1 및 T2) 및 1개의 커패시터(C)를 구비한다. 제1 박막 트랜지스터(T1)는 제1 전극이 전원선(PL, 도 1)으로부터 제1 전원전압(ELVDD)을 인가받고, 제2 전극이 유기발광소자(OLED)의 제1 전극에 연결된다. 제1 박막 트랜지스터(T1)의 게이트 전극은 제2 박막 트랜지스터(T2)의 제2 전극에 연결된다. 제2 박막 트랜지스터(T2)의 게이트 전극은 주사선(SL)에 연결되고, 제1 전극은 데이터선(DL)에 연결된다. 커패시터(C)는 제1 전극이 제1 박막 트랜지스터(T1)의 게이트 전극에 연결되고, 제2 전극이 전원선(PL)으로부터 제1 전원전압(ELVDD)을 인가받는다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
도 2에서는, 하나의 픽셀(P)에 2개의 박막 트랜지스터와 1개의 커패시터를 구비하는 구조를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 따라서 하나의 픽셀(P)에 둘 이상의 복수의 박막 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 그에 따라 별도의 배선이 더 형성되는 등 다양한 구조를 가질 수 있다.
표시 영역(DA)의 주변, 즉 표시 영역(DA)의 외측에는 구동부와, 복수의 도전선들이 배치될 수 있다.
구동부는 제1 구동부(200) 및 제2 구동부(300)를 포함할 수 있다.
제1 구동부(200)는 데이터 신호를 생성하고, 팬 아웃선(FL)들을 통해 표시 영역(DA)에 배열된 복수의 데이터선(DL)들로 데이터 신호를 공급할 수 있다. 팬 아웃선(FL)들은 일 단이 데이터선(DL)들과 연결되고 타 단이 제1 구동부(200)와 연결될 수 있다. 제1 구동부(200)는 시프트 레지스터, 레벨 시프터, 비디오 라인 및 스위치 등의 구동회로로서, 집적 회로 칩의 형태로 형성되어 기판(100) 상에 실장될 수 있다.
제2 구동부(300)는 주사 신호를 생성하고, 표시 영역(DA)에 배열된 복수의 주사선(SL)들로 주사 신호를 공급할 수 있다. 제2 구동부(300)는 복수의 트랜지스터들 및 커패시터들로 구현되는 시프트 레지스터 및 레벨 시프터를 구비하는 구동회로로서, 표시 영역(DA)의 픽셀(P)들이 형성될 때 함께 기판(100) 상에 직접 형성될 수 있다.
복수의 도전선들은 제1 전원전압(ELVDD)을 공급하는 제1 전원전압선(140) 및/또는 제2 전원전압(ELVSS)을 공급하는 제2 전원전압선(150)을 포함할 수 있다. 또한, 복수의 도전선들은 초기화 신호, 구동 신호, 클락 신호, 제어 신호 등을 전달하는 복수의 신호선들을 포함할 수 있다.
제1 전원전압선(140)은 표시 영역(DA)의 주변에, 예를 들어, 기판(100)의 적어도 한 변에 배치될 수 있다. 도 1의 실시예에서, 제1 전원전압선(140)은 기판(100)의 하측에 제1방향으로 연장되고 있다. 제1 전원전압선(140)은 표시 영역(DA)에 배열된 복수의 전원선(PL)들과 전기적으로 연결될 수 있다.
제2 전원전압선(150)은 표시 영역(DA)의 주변에, 예를 들어, 기판(100)의 적어도 한 변에 배치될 수 있다. 도 1의 실시예에서, 제2 전원전압선(150)은 기판(100)의 하측으로부터 좌우측 및 상측을 따라 표시 영역(DA)을 둘러싸며 연장되고 있다. 제2 전원전압선(150)의 두께는 일정할 수도 있고, 배치되는 변마다 상이할 수도 있다. 제2 전원전압선(150)은 유기발광소자(OLED)의 대향 전극과 전기적으로 연결될 수 있다.
구동부 및 복수의 도전선들은 기판(100)의 가장자리에 배치되는 단자부들(미도시)에 연결되어 외부로부터 전달되는 전기적 신호를 인가받을 수 있다.
도 3은 도 1의 I-I'를 따라 자른 부분 단면도이다.
도 3을 참조하면, 기판(100) 상부에 버퍼층(101)이 배치될 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재의 기판을 포함할 수 있다. 여기서, 플렉서블 소재의 기판이란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
버퍼층(101)은 기판(100)을 통해 불순 원소가 침투하는 것을 차단하고, 표면을 평탄화하는 기능을 수행하며 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiOx)과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다. 버퍼층(101)은 생략될 수 있다.
기판(100)의 표시 영역(DA)에는 박막 트랜지스터(T)가 형성될 수 있다. 박막 트랜지스터(T)는 도 2에 도시된 제1 트랜지스터(T1) 또는 제2 트랜지스터(T2)일 수 있다. 도 3에 도시된 박막 트랜지스터(T)는 제1 트랜지스터(T1)의 예이나, 제2 트랜지스터(T2) 또한 동일한 구조로 형성될 수 있다.
버퍼층(101) 상부에 반도체 물질로 반도체층을 형성하고, 반도체층을 패터닝하여 활성층(121)을 형성할 수 있다. 반도체 물질은 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)과 같은 무기 반도체 물질, 유기 반도체 물질 또는 산화물 반도체 물질일 수 있다.
기판(100) 상부에 활성층(121)을 덮으며 제1 게이트 절연층(102)이 형성될 수 있다. 제1 게이트 절연층(102)은 무기 물질로 구성된 단층 또는 복수층일 수 있다. 예를 들면, 제1 게이트 절연층(102)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 아연산화물(ZrO2) 등을 포함할 수 있다.
제1 게이트 절연층(102) 상부에 게이트 전극(123)이 형성될 수 있다. 게이트 전극(123)은 박막 트랜지스터(T)에 주사 신호를 인가하는 주사선(미도시)과 연결될 수 있으며, 저저항 금속 물질로 이루어질 수 있다. 예를 들면, 게이트 전극(123)은 알루미늄(Al), 백금(Pt), 납(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 구성된 단일막 또는 다중막일 수 있다. 게이트 전극(123)은 활성층(121)의 적어도 일부와 중첩될 수 있다.
일 실시예에서, 게이트 전극(123)을 마스크로서, B 또는 P 이온 불순물을 활성층(121)에 도핑할 수 있다. 이에 따라 활성층(121)은 이온 불순물이 도핑된 소스 영역 및 드레인 영역과, 그 사이의 채널 영역을 구비할 수 있다.
기판(100) 상부에 게이트 전극(123)을 덮으며 제2 게이트 절연층(103)을 형성할 수 있다. 제2 게이트 절연층(103)은 제1 게이트 절연층(102)과 유사하게, 무기 물질로 구성된 단층 또는 복수층일 수 있다. 예를 들면, 제2 게이트 절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 아연산화물(ZrO2) 등을 포함할 수 있다.
기판(100) 상부에 제2 게이트 절연층(103)을 덮으며 층간 절연층(104)이 형성될 수 있다. 층간 절연층(104)은 무기 물질로 구성된 단층 또는 복수층일 수 있다. 예를 들면, 층간 절연층(104)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 아연산화물(ZrO2) 등을 포함할 수 있다. 층간 절연층(104)은 유기 물질을 포함할 수도 있다.
층간 절연층(104) 상부에 소스 전극(125) 및 드레인 전극(127)이 형성될 수 있다. 소스 전극(125) 및 드레인 전극(127)은 전도성이 좋은 도전 물질로 이루어진 단층 또는 복수층일 수 있다. 예를 들어, 소스 전극(125) 및 드레인 전극(127)은 게이트 전극(123)과 동일한 물질로 구성될 수 있다. 소스 전극(125) 및 드레인 전극(127)은 제1 게이트 절연층(102), 제2 게이트 절연층(103) 및 층간 절연층(104)에 형성된 콘택홀을 통해 활성층(121)의 소스 영역 및 드레인 영역과 각각 연결될 수 있다.
한편, 기판(100)의 표시 영역(DA) 외측에는 소스 전극(125) 및 드레인 전극(127)과 동일한 물질로 형성된 제1 전원전압선(140) 및 제2 전원전압선(150)이 층간 절연층(104) 상부에 배치될 수 있다. 제1 전원전압선(140)은 표시 영역(DA)과 제2 전원전압선(150) 사이에 위치하여, 제2 전원전압선(150)보다 표시 영역(DA)에 가깝게 배치될 수 있다. 다른 실시예에서, 제1 전원전압선(140) 및 제2 전원전압선(150)은 박막 트랜지스터(T)의 게이트 전극(123)과 동일 층에 동일 물질로 형성될 수도 있고, 박막 트랜지스터(T)의 전극들과 위치 관계를 갖지 않고 형성될 수도 있다. 다른 실시예에서, 제1 전원전압선(140) 및 제2 전원전압선(150)은 서로 다른 층에 배치될 수 있다. 다른 실시예에서, 제1 전원전압선(140) 및 제2 전원전압선(150)은 서로 다른 물질로 동일 층에 또는 서로 다른 층에 배치될 수 있다.
제1 전원전압선(140)은 적어도 하나의 홀(H)을 구비할 수 있다. 홀(H)은 대향 전극(135)이 보조전극(160)과 컨택하는 컨택부(CNT)에 대응하는 위치에 형성될 수 있다. 홀(H)은 컨택부(CNT)와 대응하지 않는 위치에 더 형성될 수 있다.
제1 전원전압선(140) 및 제2 전원전압선(150)의 하부 층에는 팬 아웃선(FL)들이 배치될 수 있다. 도 3의 실시예에서는 제1 전원전압선(140) 하부 층의 팬 아웃선(FL)들만이 도시되었다. 팬 아웃선(FL)들은 박막 트랜지스터(T)의 게이트 전극(123)과 동일한 물질로 형성된 제1 팬 아웃선(FL1)과 제2 팬 아웃선(FL2)을 포함할 수 있다. 제1 팬 아웃선(FL1)은 제1 게이트 절연층(102) 상부에 형성되고, 제2 팬 아웃선(FL2)은 제2 게이트 절연층(103) 상부에 형성될 수 있다. 제1 팬 아웃선(FL1)과 제2 팬 아웃선(FL2)을 제2 게이트 절연층(103)을 사이에 두고 서로 다른 층에 배치함으로써, 서로 다른 층에 위치하는 이웃하는 팬 아웃선들 간의 거리(간격)를 좁게할 수 있기 때문에, 동일 면적에 보다 많은 팬 아웃선(FL)들을 형성하면서, 팬 아웃선(FL)들 간의 쇼트를 방지할 수 있다.
기판(100) 상부에는 박막 트랜지스터(T) 및 제1 전원전압선(140)을 완전히 덮고, 제2 전원전압선(150)의 일부(예를 들어, 제2 전원전압선(150)의 단부)를 덮는 패시베이션층(105)이 형성될 수 있다. 패시베이션층(105)은 유기 물질로 구성된 단층 또는 복수층일 수 있다. 패시베이션층(105)은 일반 범용고분자(PMMA, PS), phenol 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 예를 들어, 패시베이션층(105)은 폴리이미드, 폴리아마이드, 아크릴 수지 등을 포함할 수 있다.
패시베이션층(105) 상부에는 유기발광소자(OLED)의 픽셀 전극(131)이 표시 영역(DA)에 형성되고, 표시 영역(DA)의 외측에 제1 전원전압선(140)과 오버랩하는 보조전극(160)이 형성될 수 있다.
픽셀 전극(131)은 패시베이션층(105)에 형성된 비아홀(VIA)에 의해 노출된 박막 트랜지스터(T)의 드레인 전극(127)과 전기적으로 연결될 수 있다. 픽셀 전극(131)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 및 이들의 화합물 등의 반사 도전 물질을 포함하는 반사막일 수 있다. 일 실시예에서 픽셀 전극(131)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나 이상의 투명 도전성 산화물을 포함하는 투명 도전막일 수 있다. 일 실시예에서 픽셀 전극(131)은 상기 반사막과 상기 투명 도전막의 적층 구조일 수 있다.
보조전극(160)은 픽셀 전극(131)과 동일한 물질로 패시베이션층(105) 상부에 형성될 수 있다. 보조전극(160)은 제2 전원전압선(150)의 일부와 컨택할 수 있다. 보조전극(160)은 제2 전원전압선(150)의 상부면의 일부와 컨택할 수 있다.
패시베이션층(105) 및 보조전극(160)의 상부에 절연층(106)이 형성될 수 있다. 절연층(106)은 픽셀 전극(131)의 가장자리를 덮고, 패시베이션층(105) 및 보조전극(160)을 덮을 수 있다. 절연층(106)은 제2 전원전압선(150)의 일부를 덮을 수 있다. 절연층(106)은 표시 영역(DA)의 외측에 적어도 하나의 개구(OP)를 구비할 수 있다.
픽셀 전극(131)의 상부에는 발광층을 포함하는 유기층(133)이 형성될 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물로 구성될 수 있다. 발광층의 종류에 따라 유기발광소자(OLED)는 적색, 녹색 및 청색의 광을 각각 방출할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 유기 발광층이 하나의 유기발광소자(OLED)에 배치될 수 있다. 예를 들어, 적색, 녹색, 및 청색의 광을 방출하는 복수의 유기 발광층이 수직으로 적층되거나 혼합 형성되어 백색광을 방출할 수 있다. 이 경우 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나 컬러 필터가 더 구비될 수 있다. 상기 적색, 녹색, 및 청색은 예시적인 것으로, 백색광을 방출하기 위한 색의 조합은 이에 한정되지 않는다.
도시되지 않았으나, 픽셀 전극(131)과 발광층 사이 및/또는 발광층과 대향 전극(135) 사이에는 정공 주입층(hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나의 기능층이 더 배치될 수 있다. 일 실시예에 따르면, 픽셀 전극(131)과 대향 전극(135) 사이에는 상술한 층들 외에 기타 다양한 기능층이 더 배치될 수 있다. 기능층은 오픈 마스크(open mask)를 이용하여 복수의 픽셀들의 복수의 유기발광소자(OLED)에 대해 공통층으로서 절연층(106) 상부에 형성될 수 있다. 이 경우, 표시 영역(DA)의 외측의 절연층(106) 상부에 형성된 기능층은 제거될 수 있다.
유기층(133) 및 절연층(106) 상부에 대향 전극(135)이 공통전극으로서 표시 영역(DA)을 덮도록 형성될 수 있다. 대향 전극(135)은 표시 영역(DA) 외측으로 연장되어 제2 전원전압선(150)에 컨택할 수 있다. 대향 전극(135)은 도 1에 도시된 바와 같이 표시 영역(DA)을 둘러싸는 제2 전원전압선(150)의 적어도 일 측과 컨택할 수 있다. 대향 전극(135)은 제2 전원전압선(150)으로부터 제2 전원전압(ELVSS)을 전달받을 수 있다. 대향 전극(135)은 컨택부(CNT)에 형성된 절연층(106)의 개구(OP)에서 보조전극(160)과 컨택할 수 있다. 대향 전극(135)은 하부 층에 배치된 제1 전원전압선(140) 및 보조전극(160)과 오버랩할 수 있다.
대향 전극(135)은 다양한 도전성 재료로 구성될 수 있다. 예를 들어, 대향 전극(135)은 리튬(Li), 칼슘(Ca), 불화리튬(LiF), 알루미늄(Al), 마그네슘(Mg) 및 은(Ag)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함하는 반투과 반사막을 포함하거나, ITO, IZO, ZnO 등의 광투과성 금속 산화물을 포함할 수 있으며, 단층 또는 복수층으로 형성될 수 있다.
기판(100)은 밀봉부재에 의해 밀봉될 수 있다. 밀봉부재는 밀봉재에 의해 기판(100)과 결합하는 밀봉기판 또는 기판(100) 상에 무기물과 유기물이 교대로 성막된 구조의 박막 봉지층일 수 있다. 박막 봉지층은 유기발광소자(OLED)가 외부의 공기나 이물질에 노출되지 않도록 유기발광소자(OLED)를 밀봉하는 역할을 수행하며, 매우 얇은 두께를 갖으므로 벤딩(bending) 또는 폴딩(folding) 등이 가능한 플렉서블 표시 장치의 봉지 수단으로 이용될 수 있다.
제2 전원전압선(150) 및 대향 전극(135)이 보조전극(160)과 상호 컨택함으로써, 보조전극(160)이 없는 경우에 비해 제2 전원전압선(150)으로부터 대향 전극(135)으로 전달되는 제2 전원전압(ELVSS)의 전압 강하를 줄일 수 있다.
그러나, 보조전극(160)의 하부 층에 제1 전원전압선(140)과 같은 도전선이 오버랩하게 배치되는 경우, 외부 충격에 의해 표시장치(1)의 상부가 눌리면서 보조전극(160)과 제1 전원전압선(140) 간의 쇼트(short) 및 번트(burnt)가 발생할 수 있다. 특히, 표시 영역(DA)의 외측으로 연장된 대향 전극(135)과 보조전극(160)이 직접 컨택하는 컨택부(CNT)에서 쇼트(short) 및 번트(burnt)가 발생 위험이 증가할 수 있다.
본 발명의 실시예들은, 보조전극(160)과 제1 전원전압선(140)의 오버랩 면적을 줄임으로써 상부 도전층과 하부 도전층 간의 쇼트 및 번트 발생을 줄일 수 있다. 일 실시예에서, 보조전극(160)을 브릿지 전극으로 형성함으로써, 보조전극(160)과 제1 전원전압선(140)의 오버랩 면적을 줄일 수 있다. 다른 일 실시예에서, 제1 전원전압선(140)의 홀(H)을 브릿지 전극의 컨택부(CNT)에 대응하는 위치에 형성하여 보조전극(160)과 제1 전원전압선(140)의 오버랩 면적을 줄일 수 있다. 다른 일 실시예에서, 보조전극(160)을 브릿지 전극으로 형성하고, 제1 전원전압선(140)의 홀(H)을 브릿지 전극의 컨택부(CNT)에 대응하는 위치에 형성하여 보조전극(160)과 제1 전원전압선(140)의 오버랩 면적을 줄일 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 보조전극의 다양한 예를 도시한 평면도이다.
도 4a를 참조하면, 표시 영역(DA) 주변의 일 측의 층간 절연층(104, 도 3) 상부에 제1 전원전압선(140)과 제2 전원전압선(150)이 각각 제1방향을 따라 연장되며 소정 간격 이격 배치될 수 있다. 제1 전원전압선(140)에는 복수의 홀(H)들이 소정의 패턴으로 형성될 수 있다. 제1 전원전압선(140) 상부에는 보조전극(160)이 제1방향을 따라 연장되며 형성될 수 있다.
보조전극(160)은 컨택부(CNT)에서 대향 전극(135)과 컨택할 수 있다. 제1 전원전압선(140)의 홀(H)의 위치는 적어도 컨택부(CNT)와 대응할 수 있다. 홀(H)의 사이즈는 컨택부(CNT)의 사이즈보다 클 수 있다. 컨택부(CNT)의 사이즈는 보조전극(160) 상부의 절연층(106, 도 3)에 보조전극(160)의 일부를 노출하도록 형성된 개구(OP, 도 3)의 사이즈일 수 있다. 보조전극(160)은 패시베이션층(105, 도 3)을 사이에 두고 제1 전원전압선(140)의 전체와 오버랩할 수 있다. 보조전극(160)의 일측은 패시베이션층(105)의 상부면과 컨택하고, 타측은 제2 전원전압선(150)의 일부(영역 A)와 컨택할 수 있다.
도 4b 및 도 4c의 실시예는, 보조전극(160)과 제1 전원전압선(140)의 오버랩 영역이 도 4a의 실시예와 상이하다.
도 4b를 참조하면, 보조전극(160)은 제1방향으로 병렬로 배열된 복수의 제1 서브 전극들(160a)과 제1 서브 전극들(160a)의 단부를 연결하는 한 쌍의 제2 서브 전극들(160b)을 포함할 수 있다. 제1 서브 전극들(160a)은 제2방향을 따라 연장되고, 제2 서브 전극들(160b)은 제1방향을 따라 연장될 수 있다.
제1 서브 전극들(160a)은 패시베이션층(105, 도 3)을 사이에 두고 제1 전원전압선(140)과 오버랩할 수 있다. 제1 서브 전극들(160a)은 컨택부(CNT)에서 대향 전극(135)과 컨택할 수 있다. 제1 전원전압선(140)의 홀(H)의 위치는 적어도 컨택부(CNT)와 대응할 수 있다. 홀(H)의 사이즈는 컨택부(CNT)의 사이즈보다 클 수 있다. 컨택부(CNT)의 사이즈는 제1 서브 전극들(160a) 상부의 절연층(106, 도 3)에 제1 서브 전극들(160a)의 일부를 노출하도록 형성된 개구(OP, 도 3)의 사이즈일 수 있다.
한 쌍의 제2 서브 전극들(160b) 각각은 소정 간격으로 이격 배치된 복수의 제1 서브 전극들(160a)의 일단을 전기적으로 연결할 수 있다. 즉, 복수의 제1 서브 전극들(160a)이 한 쌍의 제2 서브 전극들(160b)을 전기적으로 연결하는 브릿지 전극일 수 있다. 한 쌍의 제2 서브 전극들(160b) 중 하나는 패시베이션층(105)의 상부면과 컨택하고, 나머지 하나는 제2 전원전압선(150)의 일부(영역 A)와 컨택할 수 있다. 한 쌍의 제2 서브 전극들(160b) 각각의 면적은 상이할 수 있다.
일 실시예에서, 패시베이션층(105)의 상부면과 컨택하는 제2 서브 전극(160b)은 생략되고, 제2 전원전압선(150)의 일부(영역 A)와 컨택하는 제2 서브 전극(160b)만이 구비될 수 있다. 이 경우, 제1 서브 전극들(160a)의 단부가 패시베이션층(105)의 상부면과 컨택할 수 있다. 즉, 복수의 제1 서브 전극들(160a)이 빗살 전극으로 구현되고, 제2 전원전압선(150)과 컨택하는 하나의 제2 서브 전극(160b)이 빗살 전극들의 일 단을 전기적으로 연결하는 구조일 수 있다.
도 4c의 실시예는, 보조전극(160)이 한 쌍의 제2 서브 전극들(160b))을 구비하지 않고, 소정 간격 이격 배치된 복수의 제1 서브 전극들(160a)로만 구성된 예이다. 복수의 제1 서브 전극들(160a) 각각의 일단이 패시베이션층(105)의 상부면과 컨택하고, 타단이 제2 전원전압선(150)의 일부(영역 A)와 컨택할 수 있다.
도 4b 및 도 4c의 실시예는, 보조전극(160)의 제1 서브 전극들(160a)만 제1 전원전압선(140)과 오버랩함으로써, 도 4a의 실시예보다 보조전극(160)과 제1 전원전압선(140)의 오버랩 영역을 줄일 수 있다. 이로 인해, 보조전극(160)과 제1 전원전압선(140) 간의 쇼트 발생 확률을 보다 감소시킬 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 제1 전원전압선의 홀의 다양한 예를 도시하는 평면도이다. 도 5a 내지 도 5c의 실시예에서는 보조전극(160)의 제1 서브 전극들(160a)이 제1 전원전압선(140)과 오버랩하는 예로 설명한다.
도 5a 및 도 5b에 도시된 바와 같이, 제1 전원전압선(140)은 사각형의 홀(H)을 구비하거나, 도 5c에 도시된 바와 같이, 제1 전원전압선(140)은 원형의 홀(H)을 구비할 수 있다. 홀(H)의 폭(Wh)은, 도 5a 및 도 5c에 도시된 바와 같이 보조전극(160)의 제1 서브 전극들(160a)의 폭(We)보다 클 수 있고, 도 5b에 도시된 바와 같이 보조전극(160)의 제1 서브 전극들(160a)의 폭(We)보다 작을 수 있다. 홀(H)의 폭(Wh)은 보조전극(160)의 제1 서브 전극들(160a)의 폭(We) 방향으로 가장 큰 값일 수 있다. 예를 들어, 도 5c의 실시예에서 홀(H)의 폭(Wh)은 홀(H)의 중심을 가로지르는 값, 즉, 홀(H)의 지름일 수 있다.
본 발명의 실시예는 전술한 실시예들에 한정되지 않고, 제1 전원전압선(140)의 홀(H)의 사이즈가 절연층(106, 도 3)의 개구 또는 컨택부(CNT)의 사이즈보다 큰 경우라면, 제1 전원전압선(140)의 홀(H)은 타원형, 다각형 등의 다양한 형상을 가질 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 컨택부와 홀의 다양한 예를 도시하는 평면도이다. 도 6a 및 도 6b의 실시예에서는 보조전극(160)의 제1 서브 전극들(160a)이 제1 전원전압선(140)과 오버랩하는 예로 설명한다.
도 4a 내지 도 4c의 실시예에 도시된 바와 같이, 절연층(106)이 보조전극(160)의 제1 서브 전극들(160a)을 노출하는 개구(OP, 도 3) 또는 컨택부(CNT)는 제1 서브 전극들(160a) 각각에 균일한 개수로 형성될 수 있다. 개구(OP) 또는 컨택부(CNT) 각각에 대응하는 위치에 컨택부(CNT)의 개수와 동일한 개수로 제1 전원전압선(140)의 홀(H)이 형성될 수 있다.
또는, 도 6a 및 도 6b의 실시예에 도시된 바와 같이, 컨택부(CNT)는 제1 서브 전극들(160a) 각각에 동일한 개수로 형성되지 않을 수 있다.
일 실시예로서, 도 6a에 도시된 바와 같이, 좌측 및 우측의 제1 서브 전극들(160a)에는 각각 세 개의 컨택부(CNT)가 형성되고, 가운데의 제1 서브 전극(160a)에는 한 개의 컨택부(CNT)가 형성되는 등, 다양한 패턴으로 컨택부(CNT)가 형성될 수 있다. 제1 전원전압선(140)의 홀(H)은 컨택부(CNT) 각각에 대응하는 위치에 컨택부(CNT)의 개수와 동일한 개수로 형성될 수 있다.
다른 일 실시예로서, 도 6b에 도시된 바와 같이, 좌측 및 우측의 제1 서브 전극들(160a)에는 각각 두 개의 컨택부(CNT)가 형성되고, 가운데의 제1 서브 전극(160a)에는 한 개의 컨택부(CNT)가 형성되는 등, 다양한 패턴으로 컨택부(CNT)가 형성될 수 있다. 제1 전원전압선(140)의 홀(H)은 컨택부(CNT) 각각에 대응하는 위치뿐만 아니라 컨택부(CNT)가 형성되지 않은 제1 서브 전극들(160a)의 일부에 대응하는 위치에도 형성될 수 있다.
제1 전원전압선(140)의 홀(H)의 개수 및 사이즈는 제1 전원전압선(140)의 허용 면저항에 의해 결정될 수 있다. 보조전극(160)의 전체 면적 또는 보조전극(160)의 제1 서브 전극들(160a)의 폭은 보조전극(160)의 허용 면저항에 의해 결정될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 도 1의 I-I'를 따라 자른 부분 단면도이다.
도 7의 실시예는, 제2 게이트 절연층(103)이 제거되고, 팬 아웃선들(FL1, FL2)이 모두 제1 게이트 절연층(102) 상부에 형성된 점에서, 도 3의 실시예와 상이하고, 그 외 구성은 동일하다.
도 8은 본 발명의 다른 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다. 도 9는 도 8의 II-II'를 따라 자른 부분 단면도이다.
도 8의 실시예에 따른 표시장치(1a)는, 도 1의 실시예에 따른 표시장치(1)에 표시 영역(DA)과 제1 구동부(200) 사이의 제3 구동부(400)를 더 구비한다. 제3 구동부(400)는 트랜지스터 등의 복수의 회로 소자들을 포함하는 복수의 디멀티플렉서(Demultiplexer)들로 구성되는 구동회로일 수 있다. 제3 구동부(400)의 디멀티플렉서는 일단이 표시 영역(DA)의 하나 이상의 데이터선(DL)들과 연결되고, 타단이 하나의 팬 아웃선(FL)과 연결된다. 제3 구동부(400)는 제1 구동부(200)로부터의 데이터 신호를 디멀티플렉서를 통해 데이터선으로 공급한다. 제3 구동부(400)의 디멀티플렉서를 이용함으로써 팬 아웃선(FL)이 데이터선의 개수보다 적은 개수로 형성될 수 있어, 팬 아웃선(FL)의 수가 감소하고, 이로 인해 제1 구동부(200)에 포함되는 집적회로의 수가 감소하여, 제조비용을 절감할 수 있다.
제3 구동부(400)와 제1 구동부(200) 사이에 제1 전원전압선(140)과 제2 전원전압선(150)이 배치될 수 있다. 제1 전원전압선(140)은 제3 구동부(400)와 가깝게 배치되고, 제2 전원전압선(150)은 제1 구동부(200)와 가깝게 배치될 수 있다.
도 9를 함께 참조하면, 제3 구동부(400)는 표시 영역(DA)과 제1 전원전압선(140) 사이에 배치될 수 있다. 제3 구동부(400)의 트랜지스터는 표시 영역(DA)의 박막 트랜지스터(T)와 동일한 공정으로 형성되는 박막 트랜지스터(Td)일 수 있다.
박막 트랜지스터(Td)는 버퍼층(101) 상부의 활성층(121'), 제1 게이트 절연층(102) 상부의 게이트 전극(123'), 제2 게이트 절연층(103) 및 층간 절연층(104) 상부의 소스 전극(125') 및 드레인 전극(127')을 포함할 수 있다.
도 9의 실시예에서는 도 3에 도시된 실시예와 같이 서로 상이한 층에 배치된 제1 팬 아웃선(FL1)과 제2 팬 아웃선(FL2)을 도시하고 있으나, 본 발명의 실시예는 이에 한정되지 않고, 도 7에 도시된 실시예와 같이 팬 아웃선(FL1, FL2)들이 동일한 층에 배치될 수 있다.
도 8 및 도 9에 도시된 타 구성요소들은 전술한 실시예들과 동일하므로, 이하 설명은 생략한다.
전술된 실시예들에서 박막 트랜지스터는 바텀 게이트형 박막 트랜지스터이나, 본 발명의 실시예는 이에 제한되지 않는다. 즉, 박막 트랜지스터는 탑 게이트형 박막 트랜지스터일 수 있다. 또는 게이트 전극은 제2 게이트 절연층(103) 상부에 배치될 수 있다.
전술된 실시예들에서 표시 영역(DA) 외측의 보조전극(160)과 오버랩하는 제1 전원전압선(140)에 홀(H)을 형성하는 예를 설명하였으나, 본 발명의 실시예는 이에 제한되지 않는다. 즉, 보조전극(160) 하부 층에 보조전극(160)과 오버랩하게 배치된 임의의 도전선에 홀을 형성하고, 보조전극(160)을 브릿지 전극으로 형성함으로써 본 발명의 실시예를 적용할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 표시 영역을 갖는 기판;
    상기 기판의 표시 영역 외측에 배치된 제1 도전선;
    상기 제1 도전선의 일부를 커버하는 제1 절연층;
    상기 제1 절연층 상부에 배치되고, 상기 제1 도전선과 컨택하는 제1 전극;
    상기 제1 절연층 및 상기 제1 전극의 상부에 배치되고, 복수의 개구들이 정의된 제2 절연층;
    상기 제2 절연층 상부에 배치되고, 상기 복수의 개구들에서 상기 제1 전극과 컨택하고, 단부가 상기 제1 도전선과 컨택하는 제2 전극; 및
    상기 표시 영역과 상기 제1 도전선 사이에 배치되고, 상기 제1 절연층을 사이에 두고 상기 제1 전극과 오버랩하고, 상기 제2 절연층의 개구들 각각에 대응하는 복수의 홀들이 정의된 제2 도전선;을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 제1 전극은 병렬로 배열된 복수의 제1 서브 전극들을 포함하는, 표시장치.
  3. 제2항에 있어서,
    상기 복수의 제1 서브 전극들은 상기 제2 도전선과 오버랩하는, 표시장치.
  4. 제2항에 있어서,
    상기 제1 전극은 상기 복수의 제1 서브 전극들의 일 단을 연결하는 제2 서브 전극;을 포함하는 표시장치.
  5. 제2항에 있어서,
    상기 제1 서브 전극들의 폭은 상기 제2 도전선의 홀의 최대 폭보다 작은, 표시장치.
  6. 제1항에 있어서,
    상기 제2 도전선의 홀의 사이즈는 상기 제2 절연층의 개구 사이즈보다 큰, 표시장치.
  7. 제1항에 있어서,
    상기 제1 도전선은 상기 표시 영역을 둘러싸는, 표시장치.
  8. 제1항에 있어서,
    상기 제2 도전선은 상기 표시 영역 주변의 일 측에 배치된, 표시장치.
  9. 제1항에 있어서,
    상기 제2 절연층은 상기 제1 전극의 단부를 덮는, 표시장치.
  10. 제1항에 있어서,
    상기 표시 영역에 배치되고, 상기 제1 절연층에 덮인 박막 트랜지스터;
    상기 표시 영역의 상기 제1 절연층 상부에 배치되고, 상기 박막 트랜지스터의 일단에 연결된 픽셀 전극;
    상기 픽셀 전극 상부의 대향 전극; 및
    상기 픽셀 전극과 상기 대향 전극 사이의 발광층;을 포함하는, 표시장치.
  11. 제10항에 있어서,
    상기 제2 전극은 상기 대향 전극이 상기 표시 영역의 외측으로 연장된 전극인, 표시장치.
  12. 제10항에 있어서,
    상기 제1 도전선 및 상기 제2 도전선은 상기 박막 트랜지스터의 일 전극과 동일층에 배치된, 표시장치.
  13. 제1항에 있어서,
    상기 제2 도전선은 상기 표시 영역에 배치된 전원선과 연결된, 표시장치.
  14. 제1항에 있어서,
    상기 제1 전극은 반사 물질을 포함하는, 표시장치.
  15. 제1항에 있어서,
    상기 제1 전극은 투명 도전 물질을 포함하는, 표시장치.
  16. 제1항에 있어서,
    상기 제2 도전선과 상기 표시영역 사이에 배치된 구동회로;를 더 포함하는, 표시장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제10항에 있어서,
    상기 제2 도전선은, 상기 박막 트랜지스터의 타단에 연결되고, 상기 표시 영역에 배열된 전원선과 연결된, 표시장치.
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