KR102541442B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예는 표시장치를 개시한다.
본 발명의 일 실시예에 따른 표시장치는 광이 방출되는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 픽셀; 상기 픽셀의 제1 영역에 배치되고, 적어도 하나의 박막 트랜지스터를 포함하는 픽셀 회로부; 상기 제1 영역에서 상기 픽셀 회로부를 덮는 제1 절연층; 상기 제1 영역에서 상기 제1 절연층 상에 배치되고, 상기 픽셀 회로부와 전기적으로 연결된 제1 전극; 상기 제1 영역에서 상기 제1 전극의 가장자리를 덮는 제2 절연층; 상기 제1 전극에 대향하고 적어도 상기 제1 영역에 배치된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치되고 발광층을 포함하는 중간층; 상기 픽셀의 제2 영역에 배치된 무기 절연막; 및 상기 제2 영역에서 상기 무기 절연막을 덮는 유기 절연막;을 포함한다.

Description

표시 장치{Ddisplay apparatus}
본 발명의 실시예들은 표시장치에 관한 것으로, 더 상세하게는 표시장치에 의해 구현되는 화상뿐만 아니라 외부 배경까지 인식할 수 있는 투명 표시장치에 관한 것이다.
표시장치는 장치 내부의 박막 트랜지스터나 표시소자를 투명한 형태로 만들어 줌으로써, 투명 표시장치로 형성할 수 있다.
자발광형 표시장치인 유기발광표시장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 시야각, 콘트라스트(contrast), 응답 속도 등의 특성이 우수하다. 이러한 유기발광표시장치에 있어서, 사용자가 유기발광표시장치에 의해 구현되는 화상뿐만 아니라 외부 배경까지 인식할 수 있는 투명 유기발광표시장치에 대한 연구가 이루어지고 있다.
본 발명의 실시예들은 발광 기능 및 투과 기능을 갖는 투명 표시장치를 제공한다.
본 발명의 일 실시예에 따른 표시장치는, 광이 방출되는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 픽셀; 상기 픽셀의 제1 영역에 배치되고, 적어도 하나의 박막 트랜지스터를 포함하는 픽셀 회로부; 상기 제1 영역에서 상기 픽셀 회로부를 덮는 제1 절연층; 상기 제1 영역에서 상기 제1 절연층 상에 배치되고, 상기 픽셀 회로부와 전기적으로 연결된 제1 전극; 상기 제1 영역에서 상기 제1 전극의 가장자리를 덮는 제2 절연층; 상기 제1 전극에 대향하고 적어도 상기 제1 영역에 배치된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치되고 발광층을 포함하는 중간층; 상기 픽셀의 제2 영역에 배치된 무기 절연막; 및 상기 제2 영역에서 상기 무기 절연막을 덮는 유기 절연막;을 포함한다.
본 실시예에 있어서, 상기 유기 절연막은 상기 제2 영역에 배치된 제1 절연층의 일부일 수 있다.
본 실시예에 있어서, 기판으로부터 상기 유기 절연막의 상면까지의 높이는 상기 기판으로부터 상기 제1 영역에 배치된 제1 절연층의 상면까지의 높이보다 낮을 수 있다.
본 실시예에 있어서, 상기 제2 절연층은 상기 제1 영역에서 상기 제1 전극의 가장자리를 폐루프 형상으로 덮을 수 있다.
본 실시예에 있어서, 상기 유기 절연막은 상기 제2 영역에 배치된 제2 절연층의 일부일 수 있다.
본 실시예에 있어서, 기판으로부터 상기 유기 절연막의 상면까지의 높이는 상기 기판으로부터 상기 제1 영역에 배치된 제2 절연층의 상면까지의 높이보다 낮을 수 있다.
본 실시예에 있어서, 상기 픽셀 회로부의 적어도 일부는 상기 제1 전극과 중첩할 수 있다.
본 실시예에 있어서, 상기 무기 절연막은 SiO2 및/또는 SiNx를 포함하는 단일막 또는 이중막일 수 있다.
본 실시예에 있어서, 상기 박막 트랜지스터는, 활성층; 상기 활성층 상에 상기 활성층과 절연 배치된 게이트 전극; 상기 활성층과 상기 게이트 전극의 사이에 배치된 제3 절연층; 상기 게이트 전극 상에 배치된 복수의 제4 절연층들; 및 상기 제4 절연층들 상에 배치되고, 상기 활성층과 각각 전기적으로 연결된 소스 전극 및 드레인 전극;을 포함할 수 있다.
본 실시예에 있어서, 상기 소스 전극 및 드레인 전극은, 제1 도전 물질을 포함하는 하부 전극과 제2 도전 물질을 포함하는 상부 전극을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 도전 물질은 투명 도전 물질일 수 있다.
본 실시예에 있어서, 상기 제3 절연층은 상기 무기 절연막과 동일한 물질로 구성될 수 있다.
본 실시예에 있어서, 상기 제4 절연층들은 SiO2 및/또는 SiNx를 포함하는 단일막 또는 이중막일 수 있다.
본 실시예에 있어서, 상기 게이트 전극과 동일층에 배치된 제1 커패시터 전극과, 상기 복수의 제4 절연층들 사이에 배치된 제2 커패시터 전극과, 상기 소스 전극 및 드레인 전극과 동일층에 배치된 제3 커패시터 전극을 포함하는 커패시터를 더 구비할 수 있다.
본 실시예에 있어서, 상기 제2 영역은 상기 제1 영역에 인접한 일 측에 형성될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
본 발명의 실시예들에 따르면, 투과도가 개선된 투명 표시장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 일부를 개략적으로 도시한 단면도이다.
도 3은 도 2의 실시예에 따른 표시장치에 포함된 픽셀들을 개략적으로 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 일 픽셀의 일부와 패드부의 일부를 개략적으로 도시한 단면도이다.
도 5는 도 4의 실시예에 따른 표시장치의 제1 전극과 화소 정의막의 배치 관계의 일 예를 도시한 평면도이다.
도 6 내지 도 13은 도 4에 도시된 실시예에 따른 표시장치의 제조 방법을 개략적으로 도시한 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 표시장치에 포함된 일 픽셀의 일부와 패드부의 일부를 개략적으로 도시한 단면도들이다.
도 15 내지 도 17은 도 14에 도시된 실시예에 따른 표시장치의 제조 방법을 개략적으로 도시한 단면도들이다.
본 실시예들은 다양한 변환을 가할 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 실시예들의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 내용들을 참조하면 명확해질 것이다. 그러나 본 실시예들은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 이하의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 이하의 실시예는 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 일부를 개략적으로 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치는 기판(10) 및 기판(10) 상의 표시 영역(DA)에 형성된 디스플레이부(20)를 포함한다. 표시 영역(DA) 주변의 비표시 영역(NA)에는 패드부(PA)가 형성된다. 표시장치(1)는 유기발광표시장치일 수 있다.
디스플레이부(20)는 복수의 픽셀(PX)을 포함한다. 각 픽셀(PX)은 제1 영역(100)과 제2 영역(200)을 포함하며, 광이 방출되는 제1 영역(100)을 통해서는 화상이 구현되고, 제2 영역(200)을 통해서는 외광이 투과된다. 외광은 기판(10) 및 디스플레이부(20)를 투과한다.
복수의 픽셀(PX)들은 행 방향 및 열 방향으로 매트릭스 형태로 배열된다. 이때, 제1 영역(100)과 제2 영역(200)이 일 방향으로 교대로 반복하는 패턴을 갖도록 픽셀(PX)들이 배열된다. 이에 따라, 디스플레이부(20)에는 제1 영역(100)과 제2 영역(200)이 일 방향으로 일정 간격으로 규칙적으로 형성된다.
디스플레이부(20)는 외광이 투과 가능하도록 구성되며, 화상이 구현되는 측에 위치한 사용자가 기판(10)의 외측의 이미지를 관찰할 수 있다. 도 2에 도시된 실시예에서는, 디스플레이부(20)의 화상이 기판(10)의 반대 방향으로 구현되는 전면 발광형을 개시하나, 본 발명이 반드시 이에 한정되는 것은 아니다. 즉, 본 발명은, 디스플레이부(20)의 화상이 기판(10) 방향으로 구현되는 배면 발광형 및 디스플레이부(20)의 화상이 기판(10)의 방향 및 기판(10)의 반대 방향으로 구현되는 양면 발광형에도 동일하게 적용 가능하다.
즉, 본 발명의 실시예는 각 픽셀(PX)이 모두 화상을 구현하는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 구비하고 있어, 사용자는 표시장치(1)를 통해 디스플레이부(20)로부터 구현되는 화상 및/또는 외부 이미지를 볼 수 있다.
본 발명의 실시예에 따른 표시장치는 픽셀(PX)의 제2 영역(200)에 박막 트랜지스터, 커패시터 및 발광소자 등을 배치하지 않음으로써, 제2 영역(200)에서의 외광 투과도를 높일 수 있으며 결과적으로 표시장치의 외광 투과도를 높일 수 있고, 투과 이미지가 박막 트랜지스터, 커패시터, 발광소자 등에 의해 간섭을 받아 왜곡이 일어나는 것을 방지할 수 있다.
기판(10)은 밀봉부재에 의해 밀봉될 수 있다. 밀봉부재는 밀봉재에 의해 기판(10)과 결합하는 밀봉기판 또는 기판(10) 상에 무기물과 유기물이 교대로 성막된 구조의 봉지박막일 수 있다. 기판(10)과 밀봉부재 사이에는 흡습제나 충진재 등이 구비될 수 있다. 충진재는 실리콘 등을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시장치에 포함된 픽셀들을 개략적으로 도시한 평면도이다.
도 3을 참조하면, 픽셀(PX)은 광이 방출되는 제1 영역(100)과 제1 영역(100)에 인접하고 제1 영역(100)의 측부에 형성된 외광이 투과되는 제2 영역(200)을 포함하며, 사용자는 제2 영역(200)을 통해 외부의 이미지를 볼 수 있다. 즉, 표시장치는 투명한 디스플레이로 구현될 수 있다.
제1 영역(100)에는 서로 다른 색상의 광을 방출하는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3)이 배치될 수 있으며, 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3)은 각각 적색광, 녹색광 및 청색광을 방출할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며 결합에 의해 백색광을 구현할 수 있다면 어떠한 색의 조합도 가능하다. 또한 제1 영역(100)에는 3개 이상의 서브 픽셀들 또는 3개 이하의 서브 픽셀들이 배치될 수 있다. 서브 픽셀들의 사이즈는 동일 또는 상이할 수 있다.
제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3) 각각은 제1픽셀 회로부(PC1), 제2 픽셀 회로부(PC2) 및 제3 픽셀 회로부(PC3)에 의해 구동될 수 있다.
제1 픽셀 회로부(PC1), 제2 픽셀 회로부(PC2) 및 제3 픽셀 회로부(PC3)는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3)에 각각 포함된 제1 전극(121, 도 4)과 적어도 일부가 중첩되도록 배치될 수 있다.
이는 제1 전극(121, 도 4)이 반사 전극이고, 제2 전극(125, 도 4)이 투명 또는 반투명 전극인 형태, 즉 전면 발광형 표시장치에 적합한 구조이며 픽셀 회로부(PC1, PC2, PC3)를 기판(10)과 제1 전극(121)의 사이에 배치함으로써 픽셀 회로부(PC1, PC2, PC3)를 배치하기 위한 별도의 공간을 확보할 필요가 없어 개구율을 높일 수 있다.
그러나, 본 발명은 이에 제한되지 않으며, 다른 실시예에 따른 표시장치는 제1 전극이 투명 또는 반투명 전극이고 제2 전극이 반사 전극인 배면 발광형일 수도 있다. 이 경우, 방출되는 광의 경로를 방해하지 않도록 픽셀 회로부는 제1 전극과 중첩되지 않도록 배치될 수 있다.
제2 영역(200)에는, 반사 전극, 배선 등 불투명한 물질을 포함하는 소자는 배치되지 않으며 투명한 절연막 등만 배치될 수 있다. 제2 영역(200)은 각 픽셀(PX)의 가장자리 영역을 지나는 불투명 배선에 의해 구획될 수 있다.
도 3에서는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3) 의 제2 영역이 모두 연결된 것으로 도시하였으나, 본 발명은 반드시 이에 한정되는 것은 아니며, 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3) 중 서로 인접한 어느 두 서브 픽셀들의 제2 영역들만 서로 연결되도록 구비될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 일 픽셀의 일부와 패드부의 일부를 개략적으로 도시한 단면도이다.
도 4를 참조하면, 일 실시예에 따른 표시장치(1)의 픽셀(PX)은 기판(10) 상에 배치되며, 광이 방출되는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함한다.
도 4를 참조하면, 일 실시예에 따른 표시장치(1)의 픽셀(PX)은 기판(10) 상에 배치되며, 광이 방출되는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함한다.
제1 영역(100)에는 복수의 제1 내지 제4 절연층들(13, 15, 17, 19)과, 제1 내지 제4 절연층들(13, 15, 17, 19) 상의 발광소자(EL)와 발광소자(EL) 하부의 픽셀 회로부가 배치된다. 제2 영역(200)은 제1 영역(100)의 일 측에 인접하여 위치한다. 제2 영역(200)에는 버퍼층(11) 상의 무기 절연막(113)과, 무기 절연막(113)을 덮는 제4 절연층(19)이 배치된다. 무기 절연막(113) 상에는 제1 내지 제3 절연층(13, 15, 17)이 배치되지 않는다.
기판(10) 상에는 버퍼층(11)이 배치될 수 있다. 버퍼층(11) 상의 제1 영역(100)에는 적어도 하나의 박막 트랜지스터(TFT)와 적어도 하나의 커패시터(CAP)를 포함하는 픽셀 회로부 및 발광소자(EL)가 배치된다. 픽셀 회로부는 발광소자(EL)와 적어도 일부 중첩하게 배치된다.
박막 트랜지스터(TFT)는 활성층(211), 활성층(211)과 절연되도록 배치된 게이트 전극(214), 활성층(211)과 각각 전기적으로 연결된 소스 전극(219a) 및 드레인 전극(219b)을 포함한다. 소스 전극(219a)은 제1 소스 전극(217a) 및 제2 소스 전극(218a)을 포함한다. 드레인 전극(219b)은 제1 드레인 전극(217b) 및 제2 드레인 전극(218b)을 포함한다.
활성층(211)과 게이트 전극(214) 사이에는 제1 절연층(13)이 배치되고, 게이트 전극(214)과 소스 전극(219a) 및 드레인 전극(219b) 사이에는 제2 절연층(15) 및 제3 절연층(17)이 배치될 수 있다.
커패시터(CAP)는 게이트 전극(214)과 동일층에 배치된 제1 커패시터 전극(314), 제2 절연층(15)과 제3 절연층(17) 사이에 배치된 제2 커패시터 전극(316), 소스 전극(219a) 및 드레인 전극(219b)과 동일층에 배치된 제3 커패시터 전극(319)을 포함한다. 제3 커패시터 전극(319)은 제3 커패시터 하부 전극(317)과 제3 커패시터 상부 전극(318)을 포함한다.
제1 커패시터 전극(314)과 제2 커패시터 전극(316) 사이에는 제2 절연층(15)이 배치되고, 제2 커패시터 전극(316)과 제3 커패시터 전극(319) 사이에는 제3 절연층(17)이 배치될 수 있다.
발광소자(EL)는 제1 전극(121), 제1 전극(121)에 대향된 제2 전극(125) 및 제1 전극(121)과 제2 전극(125)의 사이에 배치되며 유기 발광층을 포함하는 중간층(123)을 포함한다. 제1 전극(121)은 픽셀 회로부를 덮는 제4 절연층(19) 상에 배치되고, 소스 전극(219a) 또는 드레인 전극(219b)(도 4의 실시예에서는 소스 전극(219a))과 전기적으로 연결된다. 제1 전극(121)의 가장자리는 화소 정의막(21)으로 덮여있다.
도 5는 제1 전극(121)과 화소 정의막(21)의 배치 관계의 일 예를 도시한 평면도이다. 화소 정의막(21)은 제4 절연층(19) 상에 전체적으로 형성되는 것이 아니라, 제1 전극(121)의 가장자리를 폐루프 형상으로 덮으며, 제4 절연층(19) 상의 일부에만 형성될 수 있다. 즉, 화소 정의막(21)은 제1 영역(100)의 일부에만 형성되고 제2 영역(200)에는 형성되지 않는다. 도 5에는 화소 정의막(21)이 사각 도넛 형의 폐루프 형상으로 도시되어 있으나 본 발명은 이에 한정되지 않는다. 도 5에서는 화소 정의막(21)의 폭이 제1 전극(121)의 가장자리를 따라 동일하게 도시되었으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 전극(121)의 일 측 가장자리에 배치된 화소 정의막(21)의 폭이 다른 측 가장자리에 배치된 화소 정의막(21)의 폭보다 크거나 작을 수 있다.
제1 전극(121)은 반사 전극으로 구성될 수 있으며, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 제1 전극(121)은 각 서브 픽셀마다 서로 독립된 아일랜드 형태로 형성될 수 있다.
제2 전극(125)은 투명 또는 반투명 전극으로 구성될 수 있으며, Ag, Al, Mg, Li, Ca, Cu, LiF/Ca, LiF/Al, MgAg 및 CaAg에서 선택된 하나 이상의 물질을 포함할 수 있으며, 수 내지 수십 nm의 두께를 갖는 박막 형태로 형성될 수 있다. 제2 전극(125)은 표시장치(1)에 포함된 모든 픽셀들에 걸쳐 전기적으로 연결되도록 구비될 수 있다.
제1 전극(121)과 제2 전극(125)의 사이에는 중간층(123)이 배치될 수 있다. 중간층(123)은 광을 방출하는 유기 발광층을 구비하며, 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 중 적어도 하나가 더 배치될 수 있다. 그러나, 본 실시예는 이에 한정되지 아니하고, 제1 전극(121)과 제2 전극(125)의 사이에는 다양한 기능층이 더 배치될 수 있다.
유기 발광층은 적색광, 녹색광 또는 청색광을 방출할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 유기 발광층은 백색광을 방출할 수도 있다. 이 경우, 유기 발광층은 적색광을 방출하는 발광 물질, 녹색광을 방출하는 발광 물질 및 청색광을 방출하는 발광 물질이 적층된 구조를 포함하거나, 적색광을 방출하는 발광 물질, 녹색광을 방출하는 발광 물질 및 청색광을 방출하는 발광 물질이 혼합된 구조를 포함할 수 있다.
상기 적색, 녹색, 청색은 하나의 예시이며, 본 발명은 이에 한정되지 않는다. 즉, 백색의 광을 방출할 수 있다면 적색, 녹색 및 청색의 조합 외에 기타 다양한 색의 조합을 이용할 수 있다.
일 실시예에 따른 표시장치(1)는 제2 전극(125) 방향으로 화상을 구현하는 전면 발광형(top emission type)일 수 있으며, 박막 트랜지스터(TFT) 등을 포함하는 픽셀 회로부(PC1, PC2, PC3, 도 3)는 기판(10)과 제1 전극(121)의 사이에 배치될 수 있다.
버퍼층(11) 상의 제2 영역(200)에는 무기 절연막(113)이 배치된다. 무기 절연막(113)은 버퍼층(11) 상에 배치된다. 무기 절연막(113)은 제4 절연층(19)으로 덮여있다. 즉, 제2 영역(200)에는 버퍼층(11) 상에 배치된 무기 절연막(113), 무기 절연막(113)을 덮는 제4 절연층(19)이 포함된다. 제4 절연층(19) 상에는 제1 영역(100)으로부터 연장된 중간층(123) 및 제2 전극(125)이 배치될 수 있다. 제2 영역(200)에 배치된 중간층(123)에는 유기 발광층이 포함되지 않을 수 있다. 제2 전극(125)은 제2 영역(200)에 대응되는 위치에 형성된 투과창(TW)을 포함할 수 있다.
무기 절연막(113)은 SiO2 및/또는 SiNx를 포함하는 단일막 또는 이중막일 수 있으며, 제1 절연층(13)과 동일한 물질로 구성될 수 있다. 일 실시예에 따른 표시장치(1)에 있어서, 외광이 투과하는 제2 영역(200)에 배치된 무기 절연막(113)을 단일막으로 구성하는 경우, 굴절률이 서로 다른 막들 사이의 경계면에서 발생할 수 있는 계면 반사를 최소화할 수 있으며, 이를 통해 표시장치(1)의 투과도를 향상시킬 수 있다.
도 4에서는 제2 영역(200)에 중간층(123) 및 제2 전극(125)이 배치되었으나, 제2 영역(200)에 중간층(123) 및 제2 전극(125)이 배치되지 않을 수 있으며, 이 경우 제2 영역(200)의 투과도를 더욱 향상시킬 수 있다.
패드부(PA)에는 외장 드라이버의 접속 단자인 패드 전극(419)이 배치된다. 패드 전극(419)은 제3 절연층(17) 상에 형성되고, 제1 패드전극(417)과 제2 패드전극(418)을 포함한다.
제2 패드전극(418)의 가장자리는 제4 절연층(19)에 의해 덮여있다. 제2 패드전극(418)은 제1 패드전극(417)이 수분과 산소에 노출되는 것을 방지하여 패드의 신뢰성 저하를 방지할 수 있다.
도시되지 않았으나, 제2 전극(125) 상부에 캡핑층이 추가 배치될 수 있다. 캡핑층은 유기물, 무기물 및 이들의 혼합물 중에서 선택된 하나의 물질로 이루어진 단층 구조 또는 굴절률이 서로 다른 물질들의 다층 구조일 수 있다.
도 6 내지 도 13은 도 4에 도시된 실시예에 따른 표시장치의 제조 방법을 개략적으로 도시한 단면도들이다.
도 6은 제1 마스크 공정을 개략적으로 도시한 단면도이다. 기판(10) 상에 버퍼층(11)이 배치되고, 버퍼층(11) 상에 반도체층을 형성한 후, 반도체층을 패터닝하여 박막 트랜지스터(TFT)의 활성층(211)을 형성한다.
기판(10)은 유리 또는 플라스틱 등으로 구성될 수 있다. 버퍼층(11)은 기판(10)을 통해 불순 원소가 침투하는 것을 차단하고, 표면을 평탄화하는 기능을 수행하며 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiOx)과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다.
반도체층은 다양한 물질을 함유할 수 있다. 예를 들면, 반도체층은 비정질 실리콘 또는 결정질 실리콘과 같은 무기 반도체 물질을 함유할 수 있다. 다른 예로서 반도체층은 산화물 반도체를 함유하거나 유기 반도체 물질을 함유할 수 있다.
도 7은 제2 마스크 공정을 개략적으로 도시한 단면도이다. 도 6의 제1 마스크 공정의 결과물 상에 제1 절연층(13)을 형성하고, 제1 절연층(13) 상에 제1 도전층을 형성한 후 패터닝한다. 이에 따라 제1 영역(100)에는 박막 트랜지스터(TFT)의 게이트 전극(214)과 커패시터(CAP)의 제1 커패시터 전극(314)이 형성되고, 제2 영역(200)에 금속 패턴(114)이 형성된다.
제1 절연층(13)은 무기 절연막으로 구비될 수 있다. 제1 절연층(13)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 가운데 선택된 하나 이상의 절연막이 단일층 또는 복수층으로 형성될 수 있다.
도 7의 제2 마스크 공정의 구조물 위에 B 또는 P 이온 불순물을 도핑한다. 이에 따라 활성층(211)은 이온 불순물이 도핑된 소스 영역(211a) 및 드레인 영역(211b)과, 그 사이의 채널 영역(211c)을 구비한다.
제1 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있으며, 예를 들면 Mo/Al/Mo 또는 Ti/Al/Ti의 3층으로 구성될 수 있다.
도 8은 제3 마스크 공정을 개략적으로 도시한 단면도이다. 도 7의 제2 마스크 공정의 결과물 상에 제2 절연층(15)을 형성하고, 제2 절연층(15) 상에 제2 도전층을 형성한 후 패터닝한다. 이에 따라 커패시터(CAP)의 제2 커패시터 전극(316)이 형성된다.
제2 절연층(15)은 무기 절연막으로 구비될 수 있다. 제2 절연층(15)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 가운데 선택된 하나 이상의 절연막이 단일층 또는 복수층으로 형성될 수 있다.
제2 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있으며, 예를 들면 Mo/Al/Mo 또는 Ti/Al/Ti의 3층으로 구성될 수 있다.
도 9는 제4 마스크 공정을 개략적으로 도시한 단면도이다. 도 8의 제3 마스크 공정의 결과물 상에 제3 절연층(17)을 형성하고, 제1 절연층(13), 제2 절연층(15) 및 제3 절연층(17)을 패터닝한다. 이에 따라 제1 절연층(13), 제2 절연층(15) 및 제3 절연층(17)에 활성층(211)의 소스 영역(211a) 및 드레인 영역(211b)의 일부를 노출시키는 컨택홀들(H1, H2)과, 활성층(211)의 측면으로 이격된 제2 영역(200)의 금속 패턴(114)을 노출시키는 개구(OP1)가 형성된다.
제3 절연층(17)은 무기 절연막으로 구비될 수 있다. 제3 절연층(17)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 가운데 선택된 하나 이상의 절연막이 단일층 또는 복수층으로 형성될 수 있다.
도 10은 제5 마스크 공정을 개략적으로 도시한 단면도이다. 도 9의 제4 마스크 공정의 결과물 상에 제3 도전층 및 제4 도전층을 연속적으로 형성하고, 제3 도전층 및 제4 도전층을 동시에 패터닝한다. 이에 따라 제1 영역(100)에 박막 트랜지스터(TFT)의 소스 전극(219a) 및 드레인 전극(219b), 커패시터(CAP)의 제3 커패시터 전극(319)이 형성된다. 제2 영역(200)에서는 금속패턴(114)이 제거되고, 금속패턴(114)에 대응하는 영역에 무기 절연막(113)이 형성된다. 도 10에서는 제1 절연층(13)이 패터닝되어 무기 절연막(113)이 형성되었으나, 본 발명의 실시예는 이에 한정되지 않고, 제1 절연층(13)의 패터닝 없이 제2 영역(200)에 배치된 제1 절연층(13)의 일부가 무기 절연막(113)으로 기능할 수도 있다. 패드부(PA)에는 패드 전극(419)이 형성된다.
제3 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 합금 가운데 선택된 금속층이 단일층 또는 복수층으로 형성될 수 있다.
제4 도전층은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium gallium oxide: IGO), 및 알루미늄징크옥사이드(aluminum zinc oxide: AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 포함하는 투명 도전성 산화물로 형성될 수 있다.
소스 전극(219a)은 제3 도전층의 일부로 형성된 제1 소스 전극(217a) 및 제4 도전층의 일부로 형성된 제2 소스 전극(218a)을 포함한다. 드레인 전극(219b)은 제3 도전층의 일부로 형성된 제1 드레인 전극(217b) 및 제4 도전층의 일부로 형성된 제2 드레인 전극(218b)을 포함한다. 제3 커패시터 전극(319)은 제3 도전층의 일부로 형성된 제3 커패시터 하부 전극(317) 및 제4 도전층의 일부로 형성된 제3 커패시터 상부 전극(318)을 포함한다. 패드 전극(419)은 제3 도전층의 일부로 형성된 제1 패드전극(417) 및 제4 도전층의 일부로 형성된 제2 패드전극(418)을 포함한다.
제2 소스 전극(218a), 제2 드레인 전극(218b), 제3 커패시터 상부 전극(318) 및 제2 패드전극(418)은 각각 제1 소스 전극(217a), 제1 드레인 전극(217b), 제3 커패시터 하부 전극(317) 및 제1 패드전극(417)의 보호층으로 기능할 수 있다.
제3 도전층 및 제4 도전층은 동일한 마스크 공정에서 패터닝되므로, 제1 소스 전극(217a), 제1 드레인 전극(217b), 제3 커패시터 하부 전극(317) 및 제1 패드전극(417)은 각각 제2 소스 전극(218a), 제2 드레인 전극(218b), 제3 커패시터 상부 전극(318) 및 제2 패드전극(418)과 동일한 식각면을 가질 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않으며, 제3 도전층 및 제4 도전층은 분리된 공정으로 패터닝 될 수도 있다.
도 11은 제6 마스크 공정을 개략적으로 도시한 단면도이다. 도 10의 제5 마스크 공정의 결과물 상에 제4 절연층(19)을 형성하고, 제4 절연층(19)을 패터닝한다. 이에 따라 제4 절연층(19)에 제1 영역(100)의 박막 트랜지스터(TFT)의 소스 전극(219a)의 일부를 노출하는 비아홀(H3) 및 패드부(PA)의 패드 전극(419)의 일부를 노출하는 개구(OP2)가 형성된다. 제4 절연층(19)은 제1 영역(100)과 제2 영역(200)에 모두 배치된다. 제4 절연층(19)은 제1 영역(100)의 박막 트랜지스터(TFT) 및 커패시터(CAP)를 포함하는 픽셀 회로부를 덮고, 제2 영역(200)의 무기 절연막(113)을 덮는다. 도 11의 제6 마스크 공정에서는 하프 톤 마스크가 이용됨으로써 제2 영역(200)에서 제4 절연층(19)에는 트랜치(50)가 형성된다. 이에 따라 제4 절연층(19)의 높이가 제1 영역(100)과 제2 영역(200)에서 상이하다. 기판(10)으로부터 제2 영역(200)에 배치된 제4 절연층(19)의 상면까지의 높이는 기판(10)으로부터 제1 영역(100)에 배치된 제4 절연층(19)의 상면까지의 높이보다 낮다. 제2 영역(200)에 배치된 제4 절연층(19)의 두께는 1㎛ 이하일 수 있다.
제4 절연층(19)은 유기 절연막이 단일층 또는 복수층으로 형성될 수 있다. 제4 절연층(19)은 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 예를 들어, 제4 절연층(19)은 폴리이미드, 폴리아마이드, 아크릴 수지 등을 포함할 수 있다.
도 12는 제7 마스크 공정을 개략적으로 도시한 단면도이다. 도 11의 제6 마스크 공정의 결과물 상에 제5 도전층을 형성하고, 제5 도전층을 패터닝하여 제1 영역(100)에 발광소자(EL)의 제1 전극(121)을 형성한다. 제1 전극(121)은 비아홀(H3)을 통해 소스 전극(219a)과 전기적으로 연결되고, 박막 트랜지스터(TFT) 및 커패시터(CAP)와 적어도 일부 중첩하게 배치된다.
제5 도전층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다.
도 13은 제8 마스크 공정을 개략적으로 도시한 단면도이다. 도 12의 제7 마스크 공정의 결과물 상에 제5 절연층을 형성하고, 제5 절연층을 패터닝하여 제1 영역(100)에 화소 정의막(21)을 형성한다. 제5 절연층은 픽셀 단위로 제1 전극(121)의 가장자리를 덮으며 아일랜드 형태로 패터닝된다. 이에 따라, 화소 정의막(21)은 각 픽셀의 제1 영역(100) 내에서 제1 전극(121)의 가장자리를 덮으며, 폐루프 형태로 제4 절연층(19) 상에 형성된다. 화소 정의막(21)은 제2 영역(200)에 배치된 제4 절연층(19)의 트랜치(50) 내에 배치되지 않는다.
제5 절연층은 제4 절연층(19)과 유사하게 유기 절연막이 단일층 또는 복수층으로 형성될 수 있다.
이후 중간층(123, 도 4) 및 제2 전극(125, 도 4)이 기판(10) 상에 형성되고, 기판(10)은 밀봉부재에 의해 밀봉될 수 있다. 기판(10)과 밀봉부재 사이에는 캡핑층 및 충진재가 구비될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 표시장치에 포함된 일 픽셀의 일부와 패드부의 일부를 개략적으로 도시한 단면도들이다.
도 14를 참조하면, 일 실시예에 따른 표시장치(2)는 기판(10) 상에 배치되며, 광이 방출되는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함하는 픽셀(PX)이 형성된다.
제4 절연층(19)은 제1 영역(100)에서 박막 트랜지스터(TFT) 및 커패시터(CAP)를 포함하는 픽셀 회로부를 덮고, 제2 영역(200)에는 배치되지 않는다. 제4 절연층(19)은 패드부(PA)의 제2 패드전극(418)의 가장자리를 덮는다.
화소 정의막(21)은 제1 영역(100)과 제2 영역(200)에 모두 배치된다. 제1 영역(100)에서 화소 정의막(21)은 제1 전극(121)의 가장자리를 덮고, 제1 전극(121)의 중앙부를 노출하는 개구(OP4, 도 17)를 갖는다. 제2 영역(200)에서 화소 정의막(21)은 무기 절연막(113)의 상면을 완전히 덮는다. 제2 영역(200)에 배치된 화소 정의막(21)의 두께는 1㎛ 이하일 수 있다.
다른 구성은 도 4의 표시장치(1)와 동일하므로 설명을 생략한다.
도 15 내지 도 17은 도 14에 도시된 실시예에 따른 표시장치의 제조 방법을 개략적으로 도시한 단면도들이다. 이하에서는 도 6 내지 도 10을 함께 참조하여 설명한다.
도 15는 제6 마스크 공정을 개략적으로 도시한 단면도이다. 도 6 내지 도 10에 의한 제1 내지 제5 마스크 공정 결과물 상에 제4 절연층(19)을 형성하고, 제4 절연층(19)을 패터닝한다. 이에 따라 제4 절연층(19)에 제1 영역(100)의 박막 트랜지스터(TFT)의 소스 전극(219a)의 일부를 노출하는 비아홀(H3), 제2 영역(200)의 무기 절연막(113)을 노출하는 개구(OP2), 및 패드부(PA)의 패드 전극(419)을 노출하는 개구(OP3)가 형성된다.
제4 절연층(19)은 유기 절연막이 단일층 또는 복수층으로 형성될 수 있다.
도 16은 제7 마스크 공정을 개략적으로 도시한 단면도이다. 도 15의 제6 마스크 공정의 결과물 상에 제6 도전층을 형성하고, 제6 도전층을 패터닝하여 제1 영역(100)에 발광소자(EL)의 제1 전극(121)을 형성한다. 제1 전극(121)은 비아홀(H3)을 통해 소스 전극(219a)과 전기적으로 연결되고, 박막 트랜지스터(TFT) 및 커패시터(CAP)와 적어도 일부 중첩하게 배치된다.
제6 도전층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다.
도 17은 제8 마스크 공정을 개략적으로 도시한 단면도이다. 도 16의 제7 마스크 공정의 결과물 상에 제5 절연층을 형성하고, 제5 절연층을 패터닝하여 제1 영역(100)과 제2 영역(200)에 화소 정의막(21)을 형성한다. 화소 정의막(21)은 제1 영역(100)에서 제1 전극(121)의 가장자리를 덮으며, 제1 전극(121)의 중앙부를 노출하는 개구(OP4)를 갖는다. 도 17의 제8 마스크 공정에서는 하프 톤 마스크가 이용됨으로써 제2 영역(200)에서 화소 정의막(21)에는 트랜치(60)가 형성된다. 이에 따라 화소 정의막(21)의 높이가 제1 영역(100)과 제2 영역(200)에서 상이하다. 기판(10)으로부터 제2 영역(200)에 배치된 화소 정의막(21)의 상면까지의 높이는 기판(10)으로부터 제1 영역(100)에 배치된 화소 정의막(21)의 상면까지의 높이보다 낮다. 제2 영역(200)에 배치된 화소 정의막(21)의 두께는 1㎛ 이하일 수 있다.
제5 절연층은 제4 절연층(19)과 유사하게 유기 절연막이 단일층 또는 복수층으로 형성될 수 있다.
이후 중간층(123, 도 14) 및 제2 전극(125, 도 14)이 기판(10) 상에 형성되고, 기판(10)은 밀봉부재에 의해 밀봉될 수 있다. 기판(10)과 밀봉부재 사이에는 캡핑층 및 충진재가 구비될 수 있다.
전술한 바와 같이 이루어진 본 발명의 실시예들에 따르면, 픽셀(PX)이 광을 방출하는 발광소자가 배치된 제1 영역(100)의 측면에 외광이 투과되는 제2 영역(200)을 구비함으로써 시-쓰루(see-through) 표시장치를 구현할 수 있다.
일 실시예에서, 표시장치는 유기 절연막을 픽셀(PX)의 제2 영역(200)에 배치된 무기 절연막을 완전히 덮으며 소정 두께로 잔존시킨다. 이로써 제2 영역(200)의 무기 절연막과 유기 절연막 간의 접착력 약화에 의한 들뜸을 방지하면서 투과율을 확보할 수 있다. 유기 절연막은 제1 영역(100)을 평탄화하는 절연층 또는 화소 정의막을 형성하는 절연층일 수 있다. 또한 제2 영역(200)에서의 스텝 커버리지를 개선하여 제2 영역(200)에서 제2 전극의 크랙 발생을 방지할 수 있다.
전술된 실시예들에서 박막 트랜지스터(TFT)는 게이트 전극이 활성층의 상부에 배치된 탑 게이트 타입(top gate type)을 예시하였지만, 본 발명은 이에 제한되지 않으며, 게이트 전극은 활성층의 하부에 배치될 수도 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (13)

  1. 광이 방출되는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함하는 기판;
    상기 제1 영역에 배치되고, 활성층을 포함하는 적어도 하나의 박막 트랜지스터;
    상기 제1 영역에서 상기 활성층의 적어도 일부를 덮는 제1 절연층;
    상기 제1 영역에서 상기 제1 절연층 상에 배치되고, 상기 적어도 하나의 박막 트랜지스터와 전기적으로 연결된 제1 전극;
    상기 제1 영역에서 상기 제1 전극의 가장자리를 덮는 제2 절연층;
    상기 제1 전극에 대향하고 적어도 상기 제1 영역에 배치된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되고 발광층을 포함하는 중간층;
    상기 제2 영역에 배치된 무기 절연막 패턴; 및
    상기 제2 영역에서 상기 무기 절연막 패턴의 측면 및 상면을 덮는 유기 절연막;을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 제1 절연층은 상기 무기 절연막 패턴과 동일한 물질을 포함하는, 표시장치.
  3. 제1항에 있어서,
    상기 제2 절연층은 상기 유기 절연막과 동일한 물질을 포함하는, 표시장치.
  4. 제1항에 있어서,
    상기 무기 절연막 패턴은 SiO2 및/또는 SiNx를 포함하는 단일막 또는 이중막인, 표시장치.
  5. 제1항에 있어서,
    상기 박막 트랜지스터는,
    상기 활성층 상에 상기 활성층과 절연 배치된 게이트 전극; 및
    상기 활성층과 각각 전기적으로 연결된 소스 전극 및 드레인 전극;을 포함하는 표시장치.
  6. 제5항에 있어서,
    상기 제1 전극과 상기 소스 전극 및 상기 드레인 전극 사이의 제3 절연층;을 포함하고,
    상기 제3 절연층은 상기 제2 영역에 배치되지 않는, 표시장치.
  7. 광이 방출되는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함하는 기판;
    상기 제1 영역에 배치되고, 활성층을 포함하는 적어도 하나의 박막 트랜지스터;
    상기 제1 영역에서 상기 적어도 하나의 박막 트랜지스터를 덮는 제1 절연층;
    상기 제1 영역에서 상기 제1 절연층 상에 배치되고, 상기 적어도 하나의 박막 트랜지스터와 전기적으로 연결된 제1 전극;
    상기 제1 영역에서 상기 제1 전극의 가장자리를 덮는 제2 절연층;
    상기 제1 전극에 대향하고 적어도 상기 제1 영역에 배치된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되고 발광층을 포함하는 중간층;
    상기 제2 영역에 배치된 무기 절연막 패턴; 및
    상기 제2 영역에서 상기 무기 절연막 패턴의 측면 및 상면을 덮는 유기 절연막;을 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 박막 트랜지스터는,
    상기 활성층 상에 상기 활성층과 절연 배치된 게이트 전극; 및
    상기 활성층과 각각 전기적으로 연결된 소스 전극 및 드레인 전극;을 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 활성층과 상기 게이트 전극 사이의 제3 절연층;을 포함하고,
    상기 제3 절연층은 상기 무기 절연막 패턴과 동일한 물질을 포함하는, 표시장치.
  10. 제7항에 있어서,
    상기 무기 절연막 패턴은 SiO2 및/또는 SiNx를 포함하는 단일막 또는 이중막인, 표시장치.
  11. 제7항에 있어서,
    상기 제1 절연층은 상기 유기 절연막과 동일한 물질을 포함하는, 표시장치.
  12. 제7항에 있어서,
    상기 제2 절연층은 폐루프 형상을 갖는, 표시장치.
  13. 제12항에 있어서,
    상기 제2 절연층은 상기 제2 영역에 배치되지 않는, 표시장치.
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