KR20090131402A - 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 - Google Patents
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Abstract
본 발명은 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 박막 트랜지스터는 기판 상에 형성되며 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층, 게이트 절연층에 의해 산화물 반도체층과 절연되는 게이트 전극, 소스 영역 및 드레인 영역의 산화물 반도체층 상에 형성된 저항성 접촉층, 및 저항성 접촉층을 통해 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 포함하며, 저항성 접촉층이 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성된다.
산화물 반도체, 산화아연, 일함수, 금속 전극, 접촉저항, 쇼트키 장벽
Description
본 발명은 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 보다 상세하게는 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것이다.
일반적으로 반도체 공정으로 제조되는 박막 트랜지스터(thin film transistor)는 채널 영역과 소스 및 드레인 영역을 제공하는 활성층이 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체로 형성된다. 그러나 활성층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리 실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상회로가 부가되어야 하는 문제점이 있다.
일 예로, 폴리 실리콘을 활성층으로 하는 박막 트랜지스터를 표시 장치에 적용할 경우 균일한 문턱전압과 이동도를 유지하기 위하여 5개의 박막 트랜지스터와 2개의 캐패시터(capacitor)로 이루어지는 보상회로가 필요하며, 이에 따라 복잡한 공정과 많은 수의 마스크 사용으로 인해 제조 비용이 증가하고 수율이 낮아지는 문제점이 있다.
이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.
일본공개특허 2004-273614호에는 산화아연(Zinc Oxide; ZnO) 또는 산화아연(ZnO)을 주성분으로 하는 산화물 반도체를 활성층으로 이용한 박막 트랜지스터가 개시되어 있다.
그러나 상기 산화물 반도체를 활성층으로 하는 종래의 박막 트랜지스터는 산화물 반도체의 넓은 대역폭(wide bandgap)으로 인해 금속 전극과의 저항성 접촉(ohmic contact)이 어려운 문제점이 있다.
본 발명의 목적은 산화물 반도체층과 금속 전극의 저항성 접촉 특성을 향상시킬 수 있는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판; 상기 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층; 게이트 절연층에 의해 상기 산화물 반도체층과 절연되는 게이트 전극; 상기 소스 영역 및 드레인 영역의 산화물 반도체층 상에 형성된 저항성 접촉층; 및 상기 저항성 접촉층을 통해 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 포함하며, 상기 저항성 접촉층이 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성된다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상부에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층을 형성하는 단계; 상기 소스 영역 및 드레인 영역의 산화물 반도체층 상에 저항성 접촉층을 형성하는 단계; 및 상기 저항성 접촉층을 통해 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 저항성 접촉층은 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터를 구비하는 평판 표시 장치는 다수의 제 1 도전선과 제 2 도전선에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 박막 트랜지스터와 연결된 제 1 전극이 형성된 제 1 기판; 제 2 전극이 형성된 제 2 기판; 및 상기 제 1 전극과 제 2 전극 사이의 밀봉된 공간에 주입된 액정층을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층; 게이트 절연층에 의해 상기 산화물 반도체층과 절연되는 게이트 전극; 상기 소스 영역 및 드레인 영역의 산화물 반도체층 상에 형성된 저항성 접촉층; 및 상기 저항성 접촉층을 통해 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 포함하며, 상기 저항성 접촉층이 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성된다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터를 구비하는 평판 표시 장치는 제 1 전극, 유기 박막층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및 상기 제 1 기판에 대향되도록 배치된 제 2 기판을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층; 게이트 절연층에 의해 상기 산화물 반도체층과 절연되는 게이트 전극; 상기 소스 영역 및 드레인 영역의 산화물 반도체층 상에 형성된 저항성 접촉층; 및 상기 저항성 접촉층을 통해 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 포함하며, 상기 저항성 접촉층이 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성된다.
본 발명은 산화물 반도체층과 금속 전극 사이에 일함수가 낮은 금속 또는 합금으로 저항성 접촉층을 형성한다. 저항성 접촉층에 의해 쇼트키 장벽의 높이가 감소됨으로써 산화물 반도체층과 소스 및 드레인 전극의 접촉저항이 낮아지고, 이에 의해 전류-전압 특성이 향상됨으로써 소자의 전기적 특성이 향상될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 하부(bottom) 게이트 구조의 일 예를 도시한다.
기판(10) 상에 버퍼층(11)이 형성되고, 버퍼층(11) 상에 게이트 전극(12)이 형성된다. 게이트 전극(12)을 포함하는 상부에는 게이트 절연층(13)이 형성되고, 게이트 전극(12)을 포함하는 게이트 절연층(13) 상에는 채널 영역(14a), 소스 영역(14b) 및 드레인 영역(14c)을 제공하는 활성층으로서 산화물 반도체층(14)이 형성된다. 소스 영역(14b) 및 드레인 영역(14c)의 산화물 반도체층(14) 상에는 저항 성 접촉층(15)이 형성되고, 저항성 접촉층(15)을 통해 소스 영역(14b) 및 드레인 영역(14c)과 접속되도록 소스 및 드레인 전극(16a 및 16b)이 형성된다.
산화물 반도체층(14)은 산화아연(ZnO)을 포함하며, 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다. 산화물 반도체층(14)은 예를 들어, ZnO, ZnGaO, ZnInO, ZnSnO, GaInZnO, CdO, InO, GaO, SnO, AgO, CuO, GeO, GdO, HfO 등으로 형성될 수 있다.
저항성 접촉층(15)은 소스 영역(14b) 및 드레인 영역(14c)의 산화물 반도체층(14)과 금속으로 이루어진 소스 및 드레인 전극(16a 및 16b) 간의 접촉저항(contact resistance)을 감소시키기 위한 것으로, 소스 및 드레인 전극(16a 및 16b)을 구성하는 금속보다 일함수가 낮은 금속으로 형성된다.
소스 및 드레인 전극(16a 및 16b)이 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 등의 금속으로 형성되는 경우, 이들 금속의 일함수는 대개 4eV 이상이므로 예를 들어, 2 내지 4eV의 일함수를 갖는 금속으로 형성하면 된다. 상기 금속으로는 칼슘(Ca)(2.9eV), 마그네슘(Mg)(3.7eV), 칼륨(K)(2.3eV), 리튬(Li)(2.9eV) 등의 알칼리 금속이 있다. 그러나 상기와 같은 알카리 금속은 화학적으로 높은 반응성을 갖기 때문에 화학적 반응에 의해 쉽게 변화될 수 있다. 그러므로 화학적 변화가 방지되도록 마그네슘-은(Mg-Ag), 리튬-알루미늄(Li-Al), 알루미늄-은(Al-Ag), 리튬-플로린(LiF) 등과 같은 합금으로 형성하는 것이 바람직하다.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 단 면도로서, 도 1에 도시된 구조와의 차이점에 대해서만 설명하기로 한다.
도 1의 박막 트랜지스터는 저항성 접촉층(15)이 소스 영역(14b) 및 드레인 영역(14c)의 산화물 반도체층(14) 상에만 형성된 구조인 반면, 도 2의 박막 트랜지스터는 소스 및 드레인 전극(16a 및 16b) 하부에 저항성 접촉층(25)이 형성된다. 저항성 접촉층(25)을 소스 및 드레인 전극(16a 및 16b)과 중첩되도록 형성함으로써 저항성 접촉층(25)과 소스 및 드레인 전극(16a 및 16b)을 하나의 마스크를 사용하여 패터닝할 수 있어 도 1의 구조에 비해 마스크 수 및 공정 단계를 감소시킬 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 도 1에 도시된 구조와의 차이점에 대해서만 설명하기로 한다.
도 1의 박막 트랜지스터는 채널영역(14a)의 산화물 반도체층(14)이 노출된 구조를 갖는 반면, 도 3의 박막 트랜지스터는 채널영역(14a)의 산화물 반도체층(14) 상에 보호층(34)이 형성된다. 보호층(34)은 무기물이나 폴리이미드(polyimid)계 수지 등의 절연성 유기물로 형성된다.
산화물 반도체층(14)은 플라즈마(plasma)에 의해 쉽게 피해를 입거나 산 용액(acid chemical) 등에 쉽게 식각될 수 있다. 그러므로 산화물 반도체층(14)이 노출되는 구조에서는 상부에 박막을 형성하거나, 형성된 박막을 식각할 때 플라즈마에 의한 피해(demage)가 발생되어 케리어(carrier)가 증가하는 등의 전기적 특성 변화가 발생된다. 이러한 산화물 반도체층(14)의 전기적 특성 변화에 의해 박막 트랜지스터의 전기적 특성이 저하되고, 기판 내에서의 특성 산포도가 저하될 수 있 다.
그러나 상기 실시예에 따르면 소스 및 드레인 전극(36a 및 36b)을 형성하는 식각 과정에서 보호층(34)에 의해 채널 영역(14a)의 산화물 반도체층(14)이 보호되는 동시에 보호층(34)을 식각 정지층(etch stop layer)으로 이용할 수 있기 때문에 플라즈마나 산 용액에 의한 산화물 반도체층(14)의 피해를 효과적으로 방지하는 동시에 공정이 용이해진다.
도 4는 본 발명의 제 4 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 상부(top) 게이트 구조의 일 예를 도시한다.
기판(40) 상에 버퍼층(41)이 형성되고, 버퍼층(41) 상에 채널 영역(42a), 소스 영역(42b) 및 드레인 영역(42c)을 제공하는 활성층으로서 산화물 반도체층(42)이 형성된다. 산화물 반도체층(42)을 포함하는 상부에는 게이트 절연층(43)이 형성되고, 산화물 반도체층(42) 상부의 게이트 절연층(43) 상에는 게이트 전극(44)이 형성된다. 게이트 전극(44)을 포함하는 상부에 절연층(45)이 형성되고, 절연층(45) 및 게이트 절연층(43)에는 소스 영역(42b) 및 드레인 영역(42c)의 산화물 반도체층(42)이 소정 부분 노출되도록 콘택홀이 형성된다. 콘택홀을 통해 노출된 산화물 반도체층(42) 상에 저항성 접촉층(46)이 형성되고, 저항성 접촉층(46)을 통해 소스 영역(42b) 및 드레인 영역(42c)과 접속되도록 소스 및 드레인 전극(47a 및 47b)이 형성된다.
도 4에는 저항성 접촉층(46)이 소스 및 드레인 전극(47a 및 47b)과 중첩되도록 형성된 경우를 도시하였으나, 노출된 부분의 산화물 반도체층(42) 상에만 저항 성 접촉층(46)이 형성될 수도 있다.
산화물 반도체층(42)은 산화아연(ZnO)을 포함하며, 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다. 산화물 반도체층(14)은 예를 들어, ZnO, ZnGaO, ZnInO, ZnSnO, GaInZnO, CdO, InO, GaO, SnO, AgO, CuO, GeO, GdO, HfO 등으로 형성될 수 있다.
저항성 접촉층(46)은 소스 영역(42b) 및 드레인 영역(42c)의 산화물 반도체층(42)과 금속으로 이루어진 소스 및 드레인 전극(47a 및 47b) 간의 접촉저항을 감소시키기 위한 것으로, 소스 및 드레인 전극(47a 및 47b)을 구성하는 금속보다 일함수가 낮은 금속으로 형성한다.
소스 및 드레인 전극(47a 및 47b)이 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 등의 금속으로 형성되는 경우, 이들 금속의 일함수는 대개 4eV 이상이므로 예를 들어, 2 내지 4eV의 일함수를 갖는 금속으로 형성하면 된다. 상기 금속으로는 칼슘(Ca)(2.9eV), 마그네슘(Mg)(3.7eV), 칼륨(K)(2.3eV), 리튬(Li)(2.9eV) 등의 알칼리 금속이 있다. 그러나 상기와 같은 알카리 금속은 화학적으로 높은 반응성을 갖기 때문에 화학적 반응에 의해 쉽게 변화될 수 있다. 그러므로 화학적 변화가 방지되도록 마그네슘-은(Mg-Ag), 리튬-알루미늄(Li-Al), 알루미늄-은(Al-Ag), 리튬-플로린(LiF) 등과 같은 합금으로 형성하는 것이 바람직하다.
도 5a 내지도 5e는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도로서, 도 3의 구조를 예로 들어 설명한다.
도 5a를 참조하면, 기판(10) 상에 버퍼층(11)을 형성한 후 버퍼층(11) 상에 게이트 전극(12)을 형성한다. 그리고 게이트 전극(12)을 포함하는 상부에 게이트 절연층(13), 산화물 반도체층(14) 및 보호층(34)을 순차적으로 형성한다.
기판(10)으로는 실리콘(Si) 등의 반도체 기판, 유리나 플라스틱 등의 절연 기판 또는 금속 기판을 사용할 수 있으며, 게이트 전극(12)은 Al, Cr, MoW 등의 금속으로 형성하고, 게이트 절연층(13)은 SiO2, SiNx, GaO3 등의 절연물로 형성한다. 산화물 반도체층(14)은 산화아연(ZnO)을 포함하며, 산화아연(ZnO)에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다. 산화물 반도체층(14)은 예를 들어, ZnO, ZnGaO, ZnInO, ZnSnO, GaInZnO, CdO, InO, GaO, SnO, AgO, CuO, GeO, GdO, HfO 등으로 형성한다. 또한, 보호층(34)은 무기물이나 폴리이미드계 수지 등의 절연성 유기물로 형성한다.
도 5b를 참조하면, 채널 영역(14a), 소스 영역(14b) 및 드레인 영역(14c)이 정의되도록 산화물 반도체층(14)을 패터닝하고, 채널 영역(14a)의 산화물 반도체층(14) 상에만 보호층(34)이 잔류되도록 패터닝한다.
도 5c를 참조하면, 전체 상부에 저항성 접촉층(15)을 형성한 후 소스 영역(14b) 및 드레인 영역(14c)을 포함하는 산화물 반도체층(14) 및 보호층(34) 상에만 저항성 접촉층(15)이 잔류되도록 패터닝한다.
도 5d를 참조하면, 저항성 접촉층(15)을 통해 소스 영역(14b) 및 드레인 영 역(14c)과 접속되도록 소스 및 드레인 전극(16a 및 16b)을 형성한다. 소스 및 드레인 전극(16a 및 16b)은 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 등의 금속이나, 이들 금속의 합금 또는 적층 구조로 형성하며, 투명 박막 트랜지스터의 경우 ITO(indium tin oxide), IZO(indium zunc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 도전물로 형성할 수 있다.
본 발명의 다른 실시예로서, 도 5e를 참조하면, 도 5b와 같이 산화물 반도체층(14) 및 보호층(34)을 패터닝한 상태에서 보호층(34) 양측의 노출된 소스 영역(14b) 및 드레인 영역(14c)에 플라즈마를 조사할 수 있다. 이 경우 플라즈마에 의한 격자 손상(demage)으로 인해 산소 결함(oxygen vacancy)이 발생되고, 이에 따른 케리어(effect carrier) 증가로 인해 소스 영역(14b) 및 드레인 영역(14c) 표면의 전기 전도도가 증가됨으로써 소스 영역(14b) 및 드레인 영역(14c)의 산화물 반도체층(14)과 소스 및 드레인 전극(16a 및 16b) 간의 접촉저항이 효과적으로 감소될 수 있다.
그러면 산화물 반도체층(14)과 소스 및 드레인 전극(16a 및 16b) 간의 접촉저항이 효과적으로 감소될 수 있는 본 발명의 원리를 도 6 내지 도 9를 참조하여 설명하기로 한다.
도 6은 금속과 산화물 반도체(ZnO)의 접합 전 밴드 다이어그램(band diagram)으로서, n형의 산화물 반도체에 비해 금속의 일함수가 크다(φm > φs). 일반적인 금속이 이에 해당한다.
도 7은 금속과 산화물 반도체(ZnO)의 접합 후 밴드 다이어그램으로서, 산화 물 반도체의 전자 일부가 금속 쪽으로 확산됨으로써 계면 근처의 산화물 반도체에 공핍영역이 형성된다. 이 결과로 쇼트키 장벽(schottky barrier)이 형성되어 어떠한 계면 상태도 없는 경우(no interfacial states) 저항성 접촉 특성을 보이지 않게 된다. 이 때의 접촉저항(Rc)은 하기의 수학식 1과 같이 나타낼 수 있다.
단, T는 온도, A는 Richardson 상수, k는 볼트만 상수, qΦBn은 쇼트키 장벽.
상기 수학식 1에서 
(
는 금속의 일함수, 
는 전자 친화도)로 근사할 수 있으므로 쇼트키 장벽의 높이는 금속과 산화물 반도체의 전자 친화도에 의해 결정되며, 금속의 일함수가 작을수록 쇼트키 장벽의 높이는 감소하여 접촉저항은 감소한다.
도 8은 산화물 반도체 표면에 많은 표면 상태(surface states)가 존재할 경우 금속과 산화물 반도체(ZnO)의 접합 후 밴드 다이어그램으로서, 산화물 반도체 표면의 전자가 계면 상태(interface state)로 트랩(trap)되면서 공핍영역이 형성된다. 이를 페르미 레벨 피닝(Fermi level pinning)이라 한다.
도 9는 페르미 레벨 피닝된 산화물 반도체와 금속의 접합 후 밴드 다이어그 램으로서, 이 때 쇼트키 장벽의 높이는 금속의 일함수와 무관하게 된다. 이를 바든 리미트(bardeen limit)라 한다.
상술한 바와 같이 본 발명은 산화물 반도체층과 금속 전극 사이에 일함수가 낮은 금속으로 저항성 접촉층을 형성한다. 저항성 접촉층에 의해 쇼트키 장벽의 높이가 감소됨으로써 산화물 반도체와 금속 전극의 접촉저항이 감소되고, 이에 의해 박막 트랜지스터의 전류-전압 특성이 향상될 수 있다.
도 10은 본 발명에 따른 박막 트랜지스터가 적용된 평판 표시 장치의 일 실시예를 설명하기 위한 사시도로서, 화상을 표시하는 표시 패널(100)을 중심으로 개략적으로 설명한다.
표시 패널(100)은 대향하도록 배치된 두 개의 기판(110 및 120)과, 두 개의 기판(110 및 120) 사이에 개재된 액정층(130)으로 이루어지며, 기판(110)에 매트릭스 형태로 배열된 다수의 게이트 선(111)과 데이터 선(112)에 의해 화소 영역(113)이 정의된다. 그리고 게이트 선(111)과 데이터 선(112)이 교차되는 부분의 기판(110)에는 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터(114) 및 박막 트랜지스터(114)와 연결된 화소 전극(115)이 형성된다.
박막 트랜지스터(114)는 도 1 내지 도 4 중 어느 하나의 구조를 가지며, 도 5a 내지 도 5e를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다.
또한, 기판(120)에는 컬러필터(121) 및 공통전극(122)이 형성된다. 그리고 기판(110 및 120)의 배면에는 편광판(116 및 123)이 각각 형성되며, 편광판(116)의 하부에는 광원으로서 백 라이트(도시안됨)가 배치된다.
한편, 표시 패널(100)의 화소 영역(113) 주변에는 표시 패널(100)을 구동시키기 위한 구동부(LCD Drive IC; 도시안됨)가 실장된다. 구동부는 외부로부터 제공되는 전기적 신호를 주사 신호 및 데이터 신호로 변환하여 게이트 선과 데이터 선으로 공급한다.
도 11a 및 도 11b는 본 발명에 따른 박막 트랜지스터가 적용된 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시 패널(200)을 중심으로 개략적으로 설명한다.
도 11a를 참조하면, 기판(210)은 화소 영역(220)과, 화소 영역(220)을 둘러싸는 비화소 영역(230)으로 정의된다. 화소 영역(220)의 기판(210)에는 주사 라인(224) 및 데이터 라인(226) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(300)가 형성되고, 비화소 영역(230)의 기판(210)에는 화소 영역(220)의 주사 라인(224) 및 데이터 라인(226)으로부터 연장된 주사 라인(224) 및 데이터 라인(226), 유기전계발광 소자(300)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(228)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(224) 및 데이터 라인(226)으로 공급하는 주사 구동부(234) 및 데이터 구동부(236)가 형성된다.
도 12를 참조하면, 유기전계발광 소자(300)는 애노드 전극(317) 및 캐소드 전극(320)과, 애노드 전극(317) 및 캐소드 전극(320) 사이에 형성된 유기 박막층(319)으로 이루어진다. 유기 박막층(319)은 정공 수송층, 유기발광층 및 전자 수송층이 적층된 구조로 형성되며, 정공 주입층과 전자 주입층이 더 포함될 수 있다. 또한, 유기전계발광 소자(300)의 동작을 제어하기 위한 박막 트랜지스터와 신호를 유지시키기 위한 캐패시터가 더 포함될 수 있다.
박막 트랜지스터는 도 1 내지 도 4 중 어느 하나의 구조를 가지며, 도 5a 내지 도 5e를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다.
상기와 같이 구성된 박막 트랜지스터를 포함하는 유기전계발광 소자(300)를 도 11a 및 도 12를 통해 보다 상세히 설명하면 다음과 같다.
화소 영역(220)의 기판(210) 상에 버퍼층(11)이 형성되고, 버퍼층(11) 상에 게이트 전극(12)이 형성된다. 이 때 화소 영역(220)에는 게이트 전극(12)과 연결되는 주사 라인(224)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 주사 라인(224)으로부터 연장되는 주사 라인(224) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.
게이트 전극(12)을 포함하는 상부에는 게이트 절연층(13)에 의해 전기적으로 절연되는 산화물 반도체층(14)이 형성된다. 소스 영역(14b) 및 드레인 영역(14c)의 산화물 반도체층(14) 상에는 저항성 접촉층(15)이 형성되고, 저항성 접촉층(15)을 통해 소스 영역(14b) 및 드레인 영역(14c)과 접속되도록 소스 및 드레인 전극(16a 및 16b)이 형성된다. 이 때 화소 영역(220)에는 소스 및 드레인 전극(16a 및 16b)과 연결되는 데이터 라인(226)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 데이터 라인(226)으로부터 연장되는 데이터 라인(226) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.
이 후 화소 영역(220)의 전체 상부면에 표면을 평탄화시키기 위한 평탄화층(316)이 형성된다. 그리고 평탄화층(316)에 소스 또는 드레인 전극(16a 또는 16b)의 소정 부분이 노출되도록 비아홀이 형성되고, 비아홀을 통해 소스 또는 드레인 전극(16a 또는 16b)과 연결되는 애노드 전극(317)이 형성된다.
애노드 전극(317)의 일부 영역(발광 영역)이 노출되도록 평탄화층(316) 상에 화소 정의막(318)이 형성되며, 노출된 애노드 전극(317) 상에 유기 박막층(319)이 형성되고, 유기 박막층(319)을 포함하는 화소 정의막(318) 상에 캐소드 전극(320)이 형성된다.
도 11b를 참조하면, 상기와 같이 유기전계발광 소자(300)가 형성된 기판(210) 상부에는 화소 영역(220)을 밀봉시키기 위한 봉지 기판(400)이 배치되며, 밀봉재(410)에 의해 봉지 기판(400)이 기판(210)에 합착되어 표시 패널(200)이 완성된다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 3은 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 4는 본 발명의 제 4 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 5a 내지 도 5e는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 6 내지 도 9는 금속과 산화물 반도체의 접합 이전 및 이후의 밴드 다이어그램.
도 10은 본 발명에 따른 박막 트랜지스터가 적용된 평판 표시 장치의 일 실시예를 설명하기 위한 사시도.
도 11a 및 도 11b는 본 발명에 따른 박막 트랜지스터가 적용된 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도.
도 12는 도 11a의 유기전계발광 소자를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 40, 110, 120, 210: 기판 11, 41: 버퍼층
12, 44: 게이트 전극 13, 43: 게이트 절연층
14, 42: 산화물 반도체층 14a, 42a: 채널 영역
14b, 42b: 소스 영역 14c, 42c: 드레인 영역
15, 25, 46: 저항성 접촉층 16a, 47a: 소스 전극
16b, 47b: 드레인 전극 34: 보호층
45: 절연층 100, 200: 표시 패널
111: 게이트 선 112: 데이터 선
113: 화소 영역 114: 박막 트랜지스터
115: 화소 전극 116, 123: 편광판
121: 컬러필터 122: 공통전극
130: 액정층 220: 화소 영역
224: 주사 라인 226: 데이터 라인
228: 패드 230: 비화소 영역
234: 주사 구동부 236: 데이터 구동부
300: 유기전계발광 소자 316: 평탄화층
317: 애노드 전극 318: 화소 정의막
319: 유기 박막층 320: 캐소드 전극
400: 봉지 기판 410: 밀봉재
Claims (25)
- 기판;상기 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층;게이트 절연층에 의해 상기 산화물 반도체층과 절연되는 게이트 전극;상기 소스 영역 및 드레인 영역의 산화물 반도체층 상에 형성된 저항성 접촉층; 및상기 저항성 접촉층을 통해 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 포함하며,상기 저항성 접촉층이 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 산화물 반도체층은 산화아연(ZnO)을 포함하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 산화물 반도체층에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속은 칼슘(Ca), 마그네슘(Mg), 칼륨(K) 및 리튬(Li)을 포함하는 군에서 선택된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속은 칼슘(Ca), 마그네슘(Mg), 칼륨(K) 및 리튬(Li)을 포함하는 군에서 선택된 금속을 포함하는 합금인 박막 트랜지스터.
- 제 1 항에 있어서, 상기 저항성 접촉층이 상기 소스 전극 및 드레인 전극과 중첩되는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 채널 영역의 산화물 반도체층 상에 형성된 보호층을 더 포함하는 박막 트랜지스터.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 상부에 게이트 절연층을 형성하는 단계;상기 게이트 절연층 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층을 형성하는 단계;상기 소스 영역 및 드레인 영역의 산화물 반도체층 상에 저항성 접촉층을 형성하는 단계; 및상기 저항성 접촉층을 통해 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,상기 저항성 접촉층은 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서, 상기 산화물 반도체층은 산화아연(ZnO)을 포함하는 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서, 상기 산화물 반도체층에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서, 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속은 칼슘(Ca), 마그네슘(Mg), 칼륨(K) 및 리튬(Li)을 포함하는 군에서 선택된 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서, 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속은 칼슘(Ca), 마그네슘(Mg), 칼륨(K) 및 리튬(Li)을 포함하는 군에서 선택된 금속을 포함하는 합금인 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서, 상기 저항성 접촉층은 상기 소스 전극 및 드레인 전극과 중첩되도록 형성하는 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서, 상기 채널 영역의 산화물 반도체층 상에 보호층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서, 상기 소스 영역 및 드레인 영역의 산화물 반도체층에 플라즈마를 조사하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 다수의 제 1 도전선과 제 2 도전선에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 박막 트랜지스터와 연결된 제 1 전극이 형성된 제 1 기판;제 2 전극이 형성된 제 2 기판; 및상기 제 1 전극과 제 2 전극 사이의 밀봉된 공간에 주입된 액정층을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층;게이트 절연층에 의해 상기 산화물 반도체층과 절연되는 게이트 전극;상기 소스 영역 및 드레인 영역의 산화물 반도체층 상에 형성된 저항성 접촉 층; 및상기 저항성 접촉층을 통해 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 포함하며,상기 저항성 접촉층이 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 16 항에 있어서, 상기 산화물 반도체층은 산화아연(ZnO)을 포함하는 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 17 항에 있어서, 상기 산화물 반도체층에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 16 항에 있어서, 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속은 칼슘(Ca), 마그네슘(Mg), 칼륨(K) 및 리튬(Li)을 포함하는 군에서 선택된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 16 항에 있어서, 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속은 칼슘(Ca), 마그네슘(Mg), 칼륨(K) 및 리튬(Li)을 포함하는 군에서 선택된 금속 을 포함하는 합금인 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 1 전극, 유기 박막층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및상기 제 1 기판에 대향되도록 배치된 제 2 기판을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층;게이트 절연층에 의해 상기 산화물 반도체층과 절연되는 게이트 전극;상기 소스 영역 및 드레인 영역의 산화물 반도체층 상에 형성된 저항성 접촉층; 및상기 저항성 접촉층을 통해 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 포함하며,상기 저항성 접촉층이 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속으로 형성된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 21 항에 있어서, 상기 산화물 반도체층은 산화아연(ZnO)을 포함하는 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 22 항에 있어서, 상기 산화물 반도체층에 갈륨(Ga), 인듐(In), 스태 늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 21 항에 있어서, 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속은 칼슘(Ca), 마그네슘(Mg), 칼륨(K) 및 리튬(Li)을 포함하는 군에서 선택된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 21 항에 있어서, 상기 소스 전극 및 드레인 전극보다 일함수가 낮은 금속은 칼슘(Ca), 마그네슘(Mg), 칼륨(K) 및 리튬(Li)을 포함하는 군에서 선택된 금속을 포함하는 합금인 박막 트랜지스터를 구비하는 평판 표시 장치.
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