JP2017188508A - 半導体装置、表示装置 - Google Patents

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Abstract

【課題】トランジスタＴＦＴ２の配置の制限を受けることなく、ゲート電極６１ｂに働く曲げ応力を緩和する。
【解決手段】表示装置１００は、可撓性を有する基板１０と、ゲート絶縁膜２３並びにゲート絶縁膜２３を挟む半導体層２２及びゲート電極６１ｂを有し、基板１０の屈曲する領域に形成されたトランジスタＴＦＴ２と、ゲート電極６１ｂに接続して基板１０の上に形成されたゲート配線６１ａと、を有し、ゲート電極６１ｂは、半導体層２２と重畳する領域に、ゲート配線６１ａの少なくとも一部よりも薄い領域を含むことを特徴とする。
【選択図】図６

Description

本発明は、半導体装置、表示装置に関する。
従来、可撓性を有する基板と、その基板上に設けられ、互いに重畳して配置されてトランジスタのゲートを形成するゲート電極及び半導体層と、を有する表示装置が知られている。このような表示装置においては、基板が屈曲される方向が、ゲート電極の長手軸を曲げる方向である場合、ゲート電極に曲げ応力が繰り返し働くことに起因してトランジスタの特性が変化してしまう場合がある。特許文献１には、そのような課題に鑑みて、基板が屈曲される方向が、ゲート電極の長手軸を曲げる方向にならないように、トランジスタの配置を工夫した構成が開示されている。
特表２００８−５０５３５２号公報
しかしながら、特許文献１に開示される構成においては、トランジスタの配置が制限され、設計の自由度が低くなってしまうという課題がある。
本発明は、トランジスタの配置の制限を受けることなく、ゲート電極に働く曲げ応力を緩和することを目的とする。
本発明の一態様の半導体装置は、可撓性を有する基板と、ゲート絶縁膜並びに前記ゲート絶縁膜を挟む半導体層及びゲート電極を有し、前記基板の屈曲する領域に形成されたトランジスタと、前記ゲート電極に接続して前記半導体層と重畳しない領域で前記基板の上に形成されたゲート配線と、を有し、前記ゲート電極は、前記半導体層と重畳する領域に、前記ゲート配線の少なくとも一部よりも薄い領域を含むことを特徴とする。
本発明の他の態様の表示装置は、可撓性を有する基板と、前記基板上に、表示領域を形成するために設けられた複数の画素と、ゲート絶縁膜並びに前記ゲート絶縁膜を挟む半導体層及びゲート電極を有し、前記基板の屈曲する領域に形成されたトランジスタと、前記ゲート電極に接続して前記半導体層と重畳しない領域で前記基板の上に形成されたゲート配線と、を有し、前記ゲート電極は、前記半導体層と重畳する領域に、前記ゲート配線の少なくとも一部よりも薄い領域を含むことを特徴とする。
本実施形態における表示装置の斜視図である。 本実施形態における表示装置の平面図である。 本実施形態における画素回路を示す回路図である。 表示装置の表示領域側から見た平面透視図である。 図４の破線Ｄで囲む領域の拡大図である。 図４、図５のVI−ＶI断面図である。 本実施形態のゲート電極の薄型化のプロセスを説明する図である。
以下に、本発明の実施形態（以下、本実施形態という）について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
さらに、本実施形態において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
［表示装置の概要］
まず、図１及び図２を用いて、本実施形態に係る表示装置１００の概要を説明する。図１は、本実施形態における表示装置の斜視図である。また、図２は、本実施形態における表示装置の平面図である。
本実施形態における表示装置１００は、図１及び図２に示すように、複数の画素Ｐのそれぞれに発光素子が設けられ、画素Ｐがマトリクス状に配置された表示領域Ａを有する基板１０、基板１０に対向する対向基板２０、基板１０が露出された領域に設けられたドライバＩＣ３０（Integrated Circuit）及びＦＰＣ（Flexible Printed Circuits）４０を有する。基板１０は、表示領域Ａと、表示領域Ａの周辺に位置する周辺領域Ｂとに分けられる。基板１０には、表示領域Ａに画素Ｐがマトリクス状に配列され、複数の画素Ｐのそれぞれに本実施形態で説明する画素回路が配置される。ＦＰＣ４０には、駆動回路を制御するコントローラ回路に接続される端子部５０が備えられている。なお、本実施形態においては、表示装置１００のフレキシブル化のため、可撓性を有する基板１０を用いた。基板１０の材料としては、例えば、ポリイミド樹脂等を用いるとよい。
図２を参照すると、表示領域Ａには、図２中のＸ方向（横方向）にゲート配線６１が、Ｙ方向（縦方向）には信号線６２及び電源線６３が、マトリクス状をなすよう配置される。画素Ｐは、ゲート配線６１、信号線６２及び電源線６３によって囲まれた領域に対応している。図２では、説明のため画素Ｐと、ゲート配線６１、信号線６２及び電源線６３で囲まれる領域とを重ねずに図示したが、画素領域とこれらの線は平面上で重なって配置されてもよい。
［画素の回路図］
次に、図３を用いて、本実施形態の画素回路を説明する。
図３に示すように、本実施形態の画素回路は、コンデンサＣ、ＴＦＴ（Thin Film Transistor、薄膜トランジスタ）１及びＴＦＴ２、ゲート配線Ｖｇａｔｅ、信号線Ｖｓｉｇ、電源線Ｖｄｄによって構成される。ＴＦＴ２のゲートはゲート配線Ｖｇａｔｅに接続され、ソースは信号線Ｖｓｉｇに接続され、ドレインはコンデンサＣの一端及びＴＦＴ１のゲートに接続される。ＴＦＴ２のゲートに所定の電圧が印加されると、ＴＦＴ２は信号線Ｖｓｉｇに応じた電位をＴＦＴ１のゲートに与える。ＴＦＴ１はコンデンサＣによってゲート・ソース間電圧が保持されており、コンデンサＣの電荷に対応した電流を電源線ＶｄｄからＯＬＥＤ（Organic Light Emitting Diode）の陽極に供給する。ＯＬＥＤの陰極は、接地電極又は負電位の電極に接続される。
［画素の構成］
次に、図４を用いて、本実施形態の画素Ｐの構造を説明する。図４は表示装置の表示領域側から見た平面透視図であり、１つの画素Ｐが配置される領域を示している。
図４に示すように、画素Ｐには、同一の絶縁層上に低温ポリシリコン（ＬＴＰＳ：Low−temperature Poly Silicon）層２１、半導体層２２、電極層３５が形成されている。ＬＴＰＳ層２１は、電源線６３からＯＬＥＤに電流を供給するＴＦＴのチャネル半導体層となり、このＴＦＴは図３の回路図におけるＴＦＴ１にあたる。なお、ＬＴＰＳ層２１の代わりに、各種の多結晶シリコンを用いてもよい。
半導体層２２は、信号線６２に応じた電位をコンデンサＣに与えるＴＦＴのチャネル半導体層となり、このＴＦＴは図３の回路図におけるＴＦＴ２にあたる。半導体層２２の材質には、インジウム、亜鉛、スズ、ガリウム等の酸化物半導体、又はポリシリコン等を用いるとよい。また、半導体層２２は、Ｘ方向に延びて、ＴＦＴ２のソースを形成する半導体層２２ａと、Ｙ方向に延びてＴＦＴ２のドレインを形成する半導体層２２ｂとで構成される。
なお、ここではＴＦＴ１が低温ポリシリコンＴＦＴ、ＴＦＴ２が酸化物ＴＦＴである組合せを例示しているが、逆の組み合わせでもよい。また、双方を低温ポリシリコンで形成してもよいし、双方を酸化物半導体で形成してもよい。
ゲート配線６１は直線状に図４中のＸ方向（横方向）に形成されており、半導体層２２ｂと重畳する領域を有し、また、一部が図４中のＹ方向（縦方向）に延線して半導体層２２ａと重畳する領域が形成されている。以下、本実施形態においては、ゲート配線６１のうち、Ｘ方向に延びて半導体層２２と重畳しない領域をゲート配線６１ａと定義し、半導体層２２ａと重畳する領域を含む領域をゲート電極６１ｂと定義し、半導体層２２ｂと重畳する領域を含む領域をゲート電極６１ｃと定義することとする。
電極層３５は、電源線６３と電気的に接続され、図３の回路図のコンデンサＣの一端を構成する。電極層３６は、ジャンパ配線６４を介してＴＦＴ２のドレインに電気的に接続され、コンデンサＣの他端を構成する。電極層３５及び電極層３６は、絶縁層を挟んで重なりあう部分でコンデンサＣを形成する。
信号線６２は、電源線６３と並んで図４中のＹ方向に延線して形成される。半導体層２２ａと信号線６２は互いに重なる領域を有し、該領域に形成されるビア７５を介して電気的に接続される。また、半導体層２２ｂはビア７７を介してジャンパ配線６４と電気的に接続され、電極層３６はビア７８を介してジャンパ配線６４と電気的に接続される。
ゲート電極６１ｂと半導体層２２ａが重なる領域及びゲート電極６１ｃと半導体層２２ｂが重なる領域（ＴＦＴチャネル部ともいう）でＴＦＴ２のゲートが形成され、ビア７５がソース電極、ビア７７がドレイン電極となる。このように、本実施形態においては、ＴＦＴ２のゲートが２つ形成される所謂ダブルゲート型のトランジスタについて説明するが、これに限られるものではなく、ゲートは１つであってもよいし、３つ以上であってもよい。
また、ＬＴＰＳ層２１と電極層３６の重なる領域でＴＦＴ１のゲートが形成される。ＬＴＰＳ層２１と電源線６３はビア７４を介して電気的に接続され、さらに、ＬＴＰＳ層２１には陽極コンタクトホール７１が形成され、電源線６３から所定の電流をＯＬＥＤに供給する。
電極層３５及び電極層３６は、絶縁層を挟んで重なりあう領域を形成し、コンデンサＣを構成する。図３の回路図でいうと、電極層３５がコンデンサＣの電源線Ｖｄｄ側の電極となり、電極層３６がコンデンサＣのＴＦＴ２のドレイン及びＴＦＴ１のゲート側の電極となる。電極層３６はビア７８を介してジャンパ配線６４と電気的に接続し、これによって半導体層２２ｂと電気的に接続する。電極層３５は電源線６３と重なる領域を有し、該領域に形成されたビア７６を介して電源線６３と電気的に接続される。
なお、図示は省略するが、信号線６２、電源線６３及びジャンパ配線６４の上に、平坦化層及びＯＬＥＤの陽極が形成される。陽極は上下をゲート配線６１に、左右を信号線６２と電源線６３に囲まれた画素領域に形成される。陽極の周辺及び陽極コンタクトホール７１の周囲にバンクが形成される。以上、図４で示したように、本実施形態では、チャネル半導体層がＬＴＰＳであるＴＦＴ１と、チャネル半導体層が酸化物半導体であるＴＦＴ２の、二つの異なる種類のＴＦＴが同一絶縁層上に配置される。
［ゲート電極の構造］
次に、図５、図６を用いて、本実施形態におけるゲート電極６１ｂの構造の詳細について説明する。図５は、図４の破線Ｄで囲む領域の拡大図である。図６は、図４、図５のＶI−ＶI断面図である。なお、図６においては、ダブルゲート型のＴＦＴ２のゲートの１つを形成するゲート電極６１ｂと半導体層２２ａの断面について示し、以下説明をするが、ゲート電極６１ｃと半導体層２２ｂとで形成されるＴＦＴ２のゲートについても同様の断面構造を有するため、その図示は省略する。なお、図５に示すトランジスタＴＦＴ２、ゲート配線６１ａ、及び基板１０（図１等参照）を有する装置を半導体装置と定義することとする。表示装置１００は、半導体装置を含んで構成されるものであり、基板１０上に図５に示すトランジスタＴＦＴ２、ゲート配線６１ａを含んで形成された複数の画素Ｐを配置して構成される表示領域Ａを有するものと定義される。
図５に示すように、ゲート配線６１ａはＸ方向に延びて形成されており、ゲート電極６１ｂはゲート配線６１ａに接続して、半導体層２２ａと重畳するようにＹ方向に延びて形成され、ゲート電極６１ｃはゲート配線６１ａに接続して、半導体２２ｂと重畳するようにＸ方向に延びて形成される。ゲート電極６１ｂと半導体層２２ａとが重畳する領域、及びゲート電極６１ｃと半導体層２２ｂとが重畳する領域で、ＴＦＴ２のゲートが形成される。ゲート電極６１ｂは、Ｙ方向に延びる長手軸及び長手軸に直交する短手軸を有する平面形状となっており、同様に、ゲート電極６１ｂが半導体層２２ａと重畳する領域は、Ｙ方向に延びる長手軸及び長手軸に直交する短手軸を有する平面形状となっている。また、ゲート電極６１ｃは、Ｘ方向に延びる長手軸及び長手軸に直交する短手軸を有する平面形状となっており、同様にゲート電極６１ｃが半導体層２２ｂと重畳する領域は、Ｘ方向に延びる長手軸及び長手軸に直交する短手軸を有する平面形状となっている。
図６に示すように、半導体層２２ａの上には、半導体層２２ａを覆うようにゲート絶縁膜２３が設けられている。そして、ゲート絶縁膜２３の上には、ゲート配線６１ａ及びゲート電極６１ｂが設けられており、ゲート絶縁膜２３は、半導体層２２ａ及びゲート電極６１ｂに挟まれるように設けられている。
ここで、本実施形態においては、表示装置１００のフレキシブル化のため、ゲート電極６１ｂ等が設けられる基板１０として、可撓性を有するものを用いた。また、ＴＦＴ２は、基板１０の屈曲する領域に形成されている。一般的に、ＴＦＴ２を構成するゲート電極６１ｂ、６１ｃ、半導体層２２、及びゲート絶縁膜２３のうち、ゲート電極６１ｂ、６１ｃが、膜厚が最も厚いため、曲げ応力が働くことによる機械的な欠損等が生じやすいものと考えられている。そのため、基板１０を繰り返し曲げた場合、ゲート電極６１ｂ、６１ｃに曲げ応力が働くことに起因してＴＦＴ２の特性が変動してしまう可能性がある。例えば、ＴＦＴ２の特性としての閾値電圧や立ち上がり特性などが変動してしまうと、画像表示に影響がでて、表示装置１００の寿命の低下のおそれがある。
そこで、本実施形態においては、図６に示すように、ゲート電極６１ｂが、ゲート絶縁膜２３とは反対側の面に段差が形成されて凹部６１２ａを有する構成とした。言い換えると、ゲート電極６１ｂは半導体層２２ａと重畳する領域に、ゲート配線６１ａよりも厚みの薄い領域を有する。凹部６１２ａは、少なくとも半導体層２２ａと重畳する領域に設けられる。具体的には、ゲート配線６１ａの厚みをＨとし、ゲート電極６１ｂのうち厚みが薄い領域（凹部６１２ａ）の厚みをｈとした場合、Ｈ＞ｈの関係となるように構成した。なお、断面図を用いての図示は省略したが、図５に示すように、ゲート電極６１ｃも、ゲート電極６１ｂと同様に、半導体層２２ｂと重畳する領域に凹部６１２ａを有する。
以上説明したように、基板１０の屈曲する領域に形成されるゲート電極６１ｂ、６１ｃに薄膜化した領域を設ける構成を採用することにより、ＴＦＴ２の配置に制限を受けることなく、基板１０を曲げた際のゲート電極６１ｂ、６１ｃにおける応力を緩和することができる。その結果、ＴＦＴ２の特性の変動を抑制することができる。また、本実施形態においては、ゲート配線６１ａは薄膜化しないため、低抵抗を維持することができる。
また、上記構成を採用しつつ、基板１０の屈曲する方向が、ゲート電極６１ｂが半導体層２２ａと重畳する領域の短手軸を曲げる方向となるように、ＴＦＴ２を配置した場合、ゲート電極６１ｂにおけるＴＦＴ２の特性の変動をより抑制することが可能となる。なお、本実施形態においては、ゲート電極６１ｂ、６１ｃの凹部６１２ａの全てが半導体層２２ａ、２２ｂと重畳するように構成したが、これに限られるものではなく、凹部６１２ａは少なくとも一部が半導体層２２ａ、２２ｂと重畳するように形成されているとよい。また、凹部６１２ａは、ゲート電極６１ｂ、６１ｃにそれぞれ一つ設けられるものに限られず、例えば、ゲート電極６１ｂ、６１ｃの長手軸方向（延線方向）に複数並んで形成されるものであってもよい。
また、本実施形態においては、図６に示すように、ゲート配線６１を、アルミニウム層６１１とチタン層６１２とで構成した。そして、ゲート電極６１ｂの薄膜化した部分をアルミニウム層６１１のみからなる構成とした。アルミニウム（Ａｌ）はチタン（Ｔｉ）と比較して、曲げ応力によるストレスに対して伸展性及びクラック耐性に優れた金属である。このように、単に薄膜化するだけでなく、ゲート電極６１ｂの薄膜化した部分をアルミニウム層６１１のみから構成することにより、基板１０を曲げた際のゲート電極６１ｂにおける応力を緩和することができる。なお、本実施形態においては、アルミニウム層６１１の膜厚を約２５０ｎｍとし、チタン層６１２の膜厚を約１５０ｎｍとした。
［ゲート電極の薄型化プロセス］
次に、図７を用いて、本実施形態のゲート電極の薄型化のプロセスについて説明する。図７は、本実施形態のゲート電極の薄型化のプロセスを説明する図であって、図４、図５におけるＶI−ＶI断面に対応する断面を示す図である。なお、ここでは、ゲート電極６１ｂの薄膜化プロセスについて説明し、同様のプロセスで行われるゲート電極６１ｃの薄膜化プロセスの説明については省略する。
まず、半導体層２２ａを覆うように絶縁膜２３を形成する。さらに、絶縁膜２３の上に、アルミニウム層６１１を形成し、アルミニウム層６１１の上にチタン層６１２を形成する。これらアルミニウム層６１１及びチタン層６１２が、上述のゲート配線６１（ゲート配線６１ａ及びゲート電極６１ｂ）を構成する。そして、チタン層６１２の上にレジスト７０を塗布し、図７（ａ）に示す状態にする。
その後、露光により、ゲート配線６１のレジストパターンを形成する。この際、例えばハーフトーンマスクを用いたフォトリソグラフィにより、半導体層２２ａに重なるように設けられるゲート電極６１ｂを形成するレジスト膜厚を他の部分よりも薄膜化するよう凹部７０ａを形成し、図７（ｂ）に示す状態にする。この状態で、レジスト７０の形状に従って、ゲート配線６１のパターニングを行う。その後、酸素を用いたアッシングにより、薄膜化部分を含むレジスト７０の一部を除去すると、凹部７０ａに該当する箇所はレジストが消失し、チタン層６１２が露出する。
次に、フッ素ラジカルを用いたドライエッチングにより、薄膜化部分におけるゲート電極６１ｂのチタン層６１２のみを除去する。すなわち、ゲート電極６１ｂの薄膜化部分をアルミニウム層６１１のみとし、図７（ｃ）に示す状態にする。なお、アルミニウムのフッ化物は沸点が高いため、フッ素ラジカルを用いたエッチングによりチタンのみを選択的に除去することが可能である。
そして、再び酸素を用いたエッチングによりレジストを完全に除去する。以上の工程を経ることにより、図７（ｄ）、図６に示すように、ゲート電極６１ｂの一部のみを薄膜化し、凹部６１２ａを形成することができる。
なお、本実施形態ではＴＦＴ２はトップゲート型としたが他の構造のＴＦＴ、例えば、ＴＦＴ２はボトムゲート型であってもよい。
１０ 基板、２０ 対向基板、２２，２２ａ，２２ｂ 半導体層、３０ ドライバＩＣ、３５，３６ 電極層、４０ ＦＰＣ、５０ 端子、６１ ゲート配線、６１ａ ゲート配線、６１ｂ，６１ｃ ゲート電極、６２ 信号線、６３ 電源線、６４ ジャンパ線、７１ コンタクトホール、７５，７５，７７ ビア、６１１ アルミニウム層、６１２ チタン層、７０ レジスト、ＴＦＴ１，２ トランジスタ。

Claims (7)

  1. 可撓性を有する基板と、
    ゲート絶縁膜並びに前記ゲート絶縁膜を挟む半導体層及びゲート電極を有し、前記基板の屈曲する領域に形成されたトランジスタと、
    前記ゲート電極に接続して前記半導体層と重畳しない領域で前記基板の上に形成されたゲート配線と、
    を有し、
    前記ゲート電極は、前記半導体層と重畳する領域に、前記ゲート配線の少なくとも一部よりも薄い領域を含むことを特徴とする半導体装置。
  2. 請求項１に記載した半導体装置において、
    前記ゲート電極が前記半導体層と重畳する前記領域は、長手軸及び前記長手軸に直交する短手軸を有する平面形状であり、
    前記トランジスタが形成された前記領域で前記基板が屈曲する方向は、前記短手軸を曲げる方向であることを特徴とする半導体装置。
  3. 請求項１又は２に記載した半導体装置において、
    前記ゲート電極は、前記ゲート絶縁膜とは反対側の面に段差が形成されて凹部を有することを特徴とする半導体装置。
  4. 可撓性を有する基板と、
    前記基板上に、表示領域を形成するために設けられた複数の画素と、
    ゲート絶縁膜並びに前記ゲート絶縁膜を挟む半導体層及びゲート電極を有し、前記基板の屈曲する領域に形成されたトランジスタと、
    前記ゲート電極に接続して前記半導体層と重畳しない領域で前記基板の上に形成されたゲート配線と、
    を有し、
    前記ゲート電極は、前記半導体層と重畳する領域に、前記ゲート配線の少なくとも一部よりも薄い領域を含むことを特徴とする表示装置。
  5. 請求項４に記載した表示装置において、
    前記ゲート電極が前記半導体層と重畳する前記領域は、長手軸及び前記長手軸に直交する短手軸を有する形状であり、
    前記トランジスタが形成された前記領域で前記基板が屈曲する方向は、前記短手軸を曲げる方向であることを特徴とする表示装置。
  6. 請求項４又は５に記載した表示装置において、
    前記ゲート電極は、前記ゲート絶縁膜とは反対側の面に段差が形成されて凹部を有することを特徴とする表示装置。
  7. 請求項４から６のいずれか１項に記載した表示装置において、
    前記複数の画素のそれぞれについて前記トランジスタが設けられることを特徴とする表示装置。
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