JP2006146200A - 平板表示素子及びその製造方法 - Google Patents

Abstract

【課題】本発明は、画素領域内のスキャンライン終り部分で静電気を放電させることができる静電気放電装置を形成して、画素領域内の素子が損傷されることを防止する平板表示素子及びその製造方法を提供する。
【解決手段】本発明は平板表示素子及びその製造方法に係り、平板表示素子の内部で発生する静電気を薄膜トランジスタ（ＴＦＴ）の損傷なく放電させることができるように画素領域内のスキャンライン終り部分に静電気を放電させることができる静電気放電装置を形成することによって、レイアウトの変更及び工程の追加なく静電気により素子が損傷されることを防止して工程収率を向上させることができる技術である。
【選択図】図６

Description

本発明は平板表示素子及びその製造方法に係り、さらに詳細には平板表示素子の内部で発生する静電気を薄膜トランジスタ（ＴＦＴ）の損傷なく放電させることができる静電気放電保護装置を具備する平板表示素子及びその製造方法に関する。

一般的に使われている表示装置のうちの一つである陰極線管（ＣＲＴ）はＴＶをはじめとして計測機器、情報端末機器などのモニターに主に利用されているが、ＣＲＴ自らの重さとサイズによって電子製品の小型化、軽量化の要求に積極的に対応することができない。

このようなＣＲＴを取り替えるために小型、軽量化の長所を有している平板表示装置が注目されている。前記平板表示装置にはＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）、ＯＬＥＤ（ｏｒｇａｎｉｃ ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ）などがある。

このような平板表示装置は薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）が形成されるＴＦＴ基板と、赤色、緑色及び青色の発光素子で構成される。

前記したような平板表示装置は大別して画素単位の信号を印加するＴＦＴが形成されるＴＦＴアレイ（ａｒｒａｙ）工程と、色相を具現するための赤色、緑色及び青色の発光素子を形成する工程、単位平板表示装置セル（ｃｅｌｌ）にカッティングする工程を介して形成される。

この時、前記単位平板表示装置にカッティング（ｃｅｌｌ ｃｕｔｔｉｎｇ）する工程はＴＦＴ基板上に発光素子を形成した後、ＴＦＴ基板にカッティングラインを形成するスクライブ（ｓｃｒｉｂｅ）工程と、力を加えて前記カッティングラインに沿って前記ＴＦＴ基板を切断するブレーク（ｂｒｅａｋ）工程で構成される。

このような平板表示装置の製造工程は大部分がガラス基板などの絶縁基板上で遂行されるが、このような絶縁基板は不導体であるので瞬間的に発生する電荷が基板の下へ放電されることができなくて静電気に非常に脆弱である。したがって、前記絶縁基板上に形成された絶縁膜、ＴＦＴまたは発光素子が静電気により損傷される恐れがある。

特に、静電気では電圧は非常に高いが、電荷量は非常に低いという特性を有するので局所的に基板を劣化させる。また、静電気は主に基板を切断するセルカッティング工程で発生して、大部分ゲートライン及びデータラインのパッド部を介して流入してＴＦＴのチャネル（ｃｈａｎｎｅｌ）の劣化を誘発する。

前記したように外部から静電気が流入してＴＦＴを劣化させることを防止するために画素領域を除外した周辺領域にショーティングバー（ｓｈｏｒｔｉｎｇ ｂａｒ）を具備した。

一方、素子が高集積化して行くことによってＴＦＴの半導体層として優秀な結晶構造を有する低温多結晶シリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）を用いるようになった。しかし、前記低温多結晶シリコンはグレーンバウンダリー（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）で形態（ｍｏｒｐｈｏｌｏｇｙ）が劣悪な特性を有している。図１はＴＦＴのゲート電極部分を示す写真であって、「ａ」部分は低温多結晶シリコン１０が部分的に突出したことを示す。前記低温多結晶シリコン１０が突出した部分でゲート絶縁膜２０の厚さが薄く形成されて、静電気発生時、前記ゲート絶縁膜２０が薄く形成された部分で静電気が放電されて前記ゲート絶縁膜２０が損傷される問題点がある。

また、図２は静電気により損傷されたＴＦＴの写真であって、「ｂ」部分は主に配線が重なる部分で静電気発生時不良が発生したことを示す。前記のように配線が重なる部分以外にも配線が曲がって電界が集中する部分で静電気による不良が複数発生する。

図３Ａは一般的な有機電界発光表示素子を概略的に示した平面図であって、図３Ｂは有機電界発光表示素子の一部分を拡大して概略的に示した平面図であり、図３Ｃはフローティングされているスキャンラインを示す写真であって、スキャンライン（ｓｃａｎ ｌｉｎｅ）が左側から右側へ具備され、スキャン信号が左側から印加されれば右側で終わる。前記スキャンラインはスキャン信号が終わる「ｃ」部分はフローティング（ｆｌｏａｔｉｎｇ）されている。

図４は従来技術による有機電界発光表示素子の不良マップを図示したものであって、図３Ａ及び図３Ｂのスキャン信号が終わるスキャンラインの右側部分で主に静電気による不良が発生したことを示す。この時、有機電界発光表示素子の内部で発生した静電気がスキャンラインの開始点で発生すればその反対側に伝えられている途中で電界が集中するスキャンラインの終り部分や素子の弱い部分で放電されながら素子の不良を発生させる。

前記したように、従来技術による平板表示素子は、外部から流入する静電気によって素子が損傷されることを防止するために、画素領域以外の周辺領域にショーティングバーなどを形成したが、静電気回路は面積を多く占めて小型平板表示素子の画素領域内部に静電気放電に対備した保護装置を適用しなかったため、静電気によりＴＦＴが損傷される等素子の信頼性及び収率を低下させる問題点があった。
韓国特許出願公開第２００４−１２１５１号 韓国特許出願公開第２００４−３６０６５号 韓国特許出願公開第２００２−５６６２０号 韓国特許出願公開第２０００−６６９５２号 特開２００４−１３４４５３号公報

本発明の目的は前記従来技術の問題点を解決するためのものであって、画素領域内のスキャンライン終り部分で静電気を放電させることができる静電気放電装置を形成して画素領域内の素子が損傷されることを防止する平板表示素子及びその製造方法を提供することにその目的がある。

前記した目的を達成するための本発明による平板表示素子は、

絶縁基板上部に一方向に形成されて、所定の間隔を置いて設置された複数本のデータラインと、前記データラインに等しい方向に形成されて、所定の間隔を置いて設置された複数本の電源供給ライン及び前記データラインと電源供給ラインに直交する方向に所定の間隔を置いて設置された複数本のスキャンラインと、前記絶縁基板上に形成されて、半導体層、ゲート絶縁膜、ゲート電極及びソース／ドレイン電極を含む少なくとも２個以上の薄膜トランジスタ及び少なくとも一つ以上のキャパシター及び前記薄膜トランジスタのソース／ドレイン電極のうちいずれか一つの電極に接続される第１電極、少なくとも発光層を含む有機膜及び第２電極を含んで、

前記スキャンラインの一側終端に静電気放電防止装置が具備されることと、

前記静電気放電防止装置は２個の尖点が触れ合っていることと、

前記静電気放電防止装置の尖点が２０００Åの範囲で重なったり離隔されることと、

前記静電気放電防止装置の尖点が交差した部分の幅が前記ゲート絶縁膜の厚さより薄く形成されることを特徴とする。

前記した目的を達成するための本発明による平板表示素子の製造方法は、

絶縁基板上部に半導体層パターンを形成する工程と、

全体表面上部にゲート絶縁膜を形成する工程と、

前記ゲート絶縁膜上部にゲート電極物質を形成する工程と、

フォトエッチング工程で前記ゲート電極物質をエッチングして薄膜トランジスタのゲート電極、前記ゲート電極に連結されたスキャンライン及び前記スキャンラインの一側終端に静電気放電保護装置を形成する工程と、

前記半導体層パターンに接続されるソース／ドレイン電極を形成する工程と、

前記ソース／ドレイン電極のうちいずれか一つに接続される第１電極、少なくとも発光層を含む有機膜及び第２電極を形成する工程を含むことを特徴とする。

前記したような本発明によれば、既存のレイアウトをそのまま用いるため面積を増加させる必要がなくて、工程の追加なくパターンの形態だけ一部変更して静電気放電保護装置を形成することによって、画素内で発生した静電気により素子が損傷されることを防止することができて、それによる工程収率を向上させることができる利点がある。

以下添付した図面を参照して、本発明の実施形態を説明する。

図５は本発明による有機電界発光表示素子の平面図であって、図６は有機電界発光表示素子の一部分を拡大して概略的に示した平面図である。

図５を参照すると、一般的なアクティブマトリックス有機電界発光表示素子は複数のスキャンライン１１０、複数のデータライン１２０及び複数の電源供給ライン１３０、そして前記スキャンライン１１０、データライン１２０及び電源供給ライン１３０に連結構成される複数の画素を具備する。

前記各画素は複数のスキャンライン１１０のうち該当する一つのスキャンライン１１０と複数のデータライン１２０のうち該当する一つのデータラインに連結されるスイッチング用薄膜トランジスタ１７０と、前記電源供給ライン１３０に連結される有機電界発光素子１６０の駆動用薄膜トランジスタ１５０と、前記駆動用薄膜トランジスタ１５０のゲート−ソース間電圧を維持させるのに寄与するためのキャパシター１４０及び電界発光素子などで構成される。

前記駆動用薄膜トランジスタ１５０はソース／ドレイン領域を具備した半導体層１５２、ゲート電極１５４及び前記ソース／ドレイン領域とコンタクトホール１５５ａ、１５５ｂを介してそれぞれ連結するソース／ドレイン電極１５６ａ、１５６ｂを具備しており、前記スイッチ用薄膜トランジスタ１７０も等しい構造を有する。

前記キャパシター１４０は、前記スイッチ用薄膜トランジスタ１７０のソース／ドレイン電極のうちの一方、例えばソース電極と、駆動用薄膜トランジスタ１５０のゲートに連結される下部電極１４４と、前記駆動用薄膜トランジスタ１５０のソース／ドレイン電極のうちの一方、例えばソース電極１５６ａと共通電源ライン１３０に連結される上部電極１４６を具備する。開口部１６５を具備する電界発光素子のアノード電極である画素電極１６０、１６１はビアホール１５８を介して前記駆動用薄膜トランジスタ１５０のソース／ドレイン電極１５６ａ、１５６ｂのうちの一つ、例えばドレイン電極１５６ｂに連結される。

ここで、前記スキャンライン１１０はゲート電極１５４に連結されていてゲート電極１５４と同時に形成される。

図６を参照すると、前記有機電界発光表示素子の一部分を概略的に示した平面図であって、画素周辺にスキャンライン１１０とデータライン１２０が具備されて、前記スキャンライン１１０の一側終端に表示された「ｄ」部分に静電気発生時有機電界発光表示素子の内部素子を保護するための装置が構成されている。前記スキャンライン１１０の一側終端「ｄ」部分に具備された静電気放電保護装置は単純にスキャンライン１１０の幅を調節して構成されたものである。前記静電気放電保護装置は２個の尖点が向い合っている砂時計形態に形成されて、薄膜トランジスタのゲート絶縁膜厚さより薄く形成されることが静電気発生時に静電気を放電させるのに有利である。

図７Ａないし図７Ｃは本発明による静電気放電保護装置を部分的に示した平面図であり、図８Ａ及び図８Ｂは本発明による静電気放電保護装置を形成するためのマスクパターンであって、相互に連関させて説明する。

前記静電気放電保護装置は薄膜トランジスタのゲート電極及びスキャンラインのパターニング時、前記スキャンラインの一側終端に形成される。前記静電気放電保護装置は図７Ａに示したように２個の尖点が触れ合っている砂時計形態であったり、図７Ｂに示したように前記尖点が重なっている形状で形成することができる。また、図７Ｃに示したように尖点が相互に離隔されて形成することもできる。この時、尖点が重なる距離Ｂと離隔される距離Ｃは２０００Å範囲内で決定されて、これはゲート絶縁膜の厚さより薄く形成されることが望ましい。そして、尖点が重なって形成された静電気放電保護装置の幅Ａも薄膜トランジスタのゲート絶縁膜の厚さより薄く形成されることが有利である。例えば、ゲート絶縁膜下部の半導体層が低温多結晶シリコン層で形成される場合前記低温多結晶シリコン層はグレーンバウンダリーにより半導体層の表面が粗く形成される。それによって半導体層上部に形成されるゲート絶縁膜の厚さが不均一に形成される。この時、前記静電気放電保護装置の幅は前記ゲート絶縁膜で厚さが薄く形成される部分より薄く形成されることが、静電気により素子が損傷されることを防止するのに有利である。

前記静電気放電保護装置は次のような方法で形成することができる。

前記静電気放電保護装置はゲート電極形成時に形成されるので、ゲート電極物質を形成した後、前記ゲート電極物質上部にゲート電極及び静電気放電保護装置を形成するためのマスクを利用して露光及び現像してマスクパターンを形成する。

次に、前記マスクパターンをエッチングマスクとして利用して前記ゲート電極物質をエッチングして、薄膜トランジスタ領域にゲート電極を形成する同時に前記ゲート電極に電気的に連結されるスキャンラインを形成する。前記スキャンラインの一側終端に静電気放電保護装置が形成される。

図８Ａを参照すると、静電気放電保護装置を形成するための感光膜パターン２００が実線で表わされていて、エッチング後形成される静電気放電保護装置２１０は点線で表わされている。前記感光膜パターン２００をエッチングマスクとして利用して前記ゲート電極物質を過度エッチングすることによって、２個の尖点が連結された静電気放電保護装置を形成した。また、エッチング程度によって２個の尖点を重畳させることもでき、離隔させることもできる。

図８Ｂを参照すると、露光マスクとしてマスクパターンを所定距離離隔させた後、前記露光マスクを利用して露光工程を実施すれば、回折により２個の尖点が連結された感光膜パターンを形成することができる。前記感光膜パターンをエッチングマスクとして利用して２個の尖点が連結された静電気放電保護装置を形成することができる。前記露光マスクのパターン間の距離は露光条件によって変えることができる。

ＴＦＴのゲート電極部分を示す写真。 静電気により損傷されたＴＦＴの写真。 一般的な有機電界発光表示素子を概略的に示した平面図。 有機電界発光表示素子の一部分を拡大して概略的に示した平面図。 フローティングされているスキャンラインを示す写真。 従来技術による有機電界発光表示素子の不良マップ。 本発明による有機電界発光表示素子の平面図。 本発明による有機電界発光表示素子の一部分を概略的に示した平面図。 本発明による静電気放電防止装置の平面図。 本発明による静電気放電防止装置の平面図。 本発明による静電気放電防止装置の平面図。 本発明による静電気放電防止装置のマスクを示した平面図。 本発明による静電気放電防止装置のマスクを示した平面図。

符号の説明

１１０ スキャンライン
１２０ データライン
１３０ 電源供給ライン
１４０ キャパシター
１４４ 下部電極
１４６ 上部電極
１５０ 駆動用薄膜トランジスタ
１５２ 半導体層
１５４ ゲート電極
１５５ａ コンタクトホール
１５６ａ ソース電極
１５６ｂ ドレイン電極
１５８ ビアホール
１６０ 有機電界発光素子（画素電極）
１６５ 開口部
１７０ スイッチング用薄膜トランジスタ
２００ 感光膜パターン
２１０ 静電気放電保護装置

Claims (14)

1. 基板上部に一方向に形成されて、所定の間隔を置いて設置された複数本のデータラインと、前記データラインに等しい方向に形成されて、所定の間隔を置いて設置された複数本の電源供給ライン及び前記データラインと電源供給ラインに直交する方向に所定の間隔を置いて設置された複数本のスキャンラインと、前記基板上に形成されて、半導体層、ゲート絶縁膜、ゲート電極及びソース／ドレイン電極を含む少なくとも２個以上の薄膜トランジスタ及び少なくとも一つ以上のキャパシター及び前記薄膜トランジスタのソース／ドレイン電極のうちいずれか一つの電極に接続される第１電極、少なくとも発光層を含む有機膜及び第２電極を含み、
   前記スキャンラインの一側終端に静電気放電防止装置が具備されることを特徴とする平板表示素子。
2. 前記薄膜トランジスタはスイッチング薄膜トランジスタまたは駆動薄膜トランジスタであることを特徴とする請求項１に記載の平板表示素子。
3. 前記スイッチング薄膜トランジスタのゲート電極は前記スキャンラインと連結されていることを特徴とする請求項１または２に記載の平板表示素子。
4. 前記駆動薄膜トランジスタは前記電源供給ラインと連結されていることを特徴とする請求項１に記載の平板表示素子。
5. 前記駆動薄膜トランジスタのゲート電極は前記キャパシターの第１電極と連結されていることを特徴とする請求項１または４に記載の平板表示素子。
6. 前記駆動薄膜トランジスタは前記第１電極と連結されていることを特徴とする請求項１に記載の平板表示素子。
7. 前記半導体層は低温多結晶シリコン層であることを特徴とする請求項１に記載の平板表示素子。
8. 前記静電気放電防止装置は２個の尖点が触れ合っていることを特徴とする請求項１に記載の平板表示素子。
9. 前記静電気放電防止装置の尖点が２０００Åの範囲で重なったり離隔されることを特徴とする請求項１に記載の平板表示素子。
10. 前記静電気放電防止装置の尖点が交差した部分の幅が前記ゲート絶縁膜の厚さより薄く形成されることを特徴とする請求項１に記載の平板表示素子。
11. 基板上部に半導体層パターンを形成する工程と、
    全体基板上部にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上部にゲート電極物質を形成する工程と、
    フォトエッチング工程で前記ゲート電極物質をエッチングして薄膜トランジスタのゲート電極、前記ゲート電極に連結されたスキャンライン及び前記スキャンラインの一側終端に静電気放電保護装置を形成する工程と、
    前記半導体層パターンに接続されるソース／ドレイン電極を形成する工程と、
    前記ソース／ドレイン電極のうちいずれか一つに接続される第１電極、少なくとも発光層を含む有機膜及び第２電極を形成する工程を含むことを特徴とする平板表示素子の製造方法。
12. 前記半導体層パターンは低温多結晶シリコン層で形成されることを特徴とする請求項１１に記載の平板表示素子の製造方法。
13. 前記静電気放電保護装置は過度エッチング工程で形成されることを特徴とする請求項１１に記載の平板表示素子の製造方法。
14. 前記フォトエッチング工程は回折露光で実施することを特徴とする請求項１１に記載の平板表示素子の製造方法。