KR101141534B1 - 액정표시장치 및 그 제조방법 - Google Patents
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Abstract
본 발명의 액정표시장치 및 그 제조방법은 탑 게이트(top gate) 구조에서 하나의 콘택홀을 통해 드레인전극과 오믹 콘택층 및 드레인전극과 화소전극을 동시에 접속시키도록 함으로써 마스크수를 감소시켜 제조공정을 단순화하기 위한 것으로, 기판을 제공하는 단계; 한번의 마스크공정을 통해 상기 기판 위에 액티브층을 형성하는 한편, 상기 액티브층 위의 좌우에 제 1 오믹 콘택층과 제 2 오믹 콘택층을 형성하는 단계; 상기 액티브층과 제 1 오믹 콘택층 및 제 2 오믹 콘택층이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 위에 상기 제 2 오믹 콘택층과 중첩하도록 화소전극을 형성하는 단계; 상기 화소전극이 형성된 기판 전면에 제 3 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막 및 제 3 절연막을 선택적으로 제거하여, 상기 제 1 오믹 콘택층을 노출시키는 제 1 콘택홀 및 상기 제 2 오믹 콘택층과 화소전극을 노출시키는 제 2 콘택홀을 형성하는 단계; 및 상기 제 1 콘택홀을 통해 상기 제 1 오믹 콘택층과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 제 2 오믹 콘택층과 화소전극에 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함한다.
탑 게이트 구조, 마스크수, 플렉서블 디스플레이
Description
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 2a 내지 도 2h는 도 1에 도시된 어레이 기판의 I-I'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 4a 내지 도 4e는 도 3에 도시된 어레이 기판의 III-III'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 5a 내지 도 5e는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.
도 6a 내지 도 6d는 도 4a에 있어서, 회절노광을 이용한 제 1 마스크공정을 구체적으로 나타내는 단면도.
도 7a 및 도 7b는 플렉서블 디스플레이를 예를 들어 나타내는 예시도.
** 도면의 주요부분에 대한 부호의 설명 **
110 : 어레이 기판 118 : 화소전극
120': 액티브층 121 : 게이트전극
122 : 소오스전극 123 : 드레인전극
130A,130B : 오믹 콘택층 140A,140B : 콘택홀
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 탑 게이트 구조의 박막 트랜지스터를 적용한 액정표시장치에 있어서 상기 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시켜 제조공정을 단순화하고 수율을 향상시킨 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터 (Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막 또는 다결정 실리콘(polycrystalline silicon) 박막을 사용한다.
한편, 상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
도면에 도시된 바와 같이, 상기 어레이 기판(10)은 상기 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)을 구비한다. 이때, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 또한 상기 각 화소영역에는 화소전극(18)이 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23) 으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 소오스전극(22)과 드레인전극(23)간에 전도채널(conductive channel)을 형성하는 채널층인 액티브층(20')을 포함한다.
이때, 상기 제 1 절연막 및 제 2 절연막에 형성된 제 1 콘택홀(40A)을 통해 상기 소오스전극(22)은 액티브층(20')의 소정영역(후술할 오믹 콘택층)과 전기적으로 접속하며 상기 드레인전극(23)은 액티브층(20')의 다른 소정영역과 전기적으로 접속하게 된다. 또한, 상기 드레인전극(23) 위에는 제 2 콘택홀(40B)이 형성된 제 3 절연막(미도시)이 있어, 상기 제 2 콘택홀(40B)을 통해 상기 드레인전극(23)과 화소전극(18)이 전기적으로 접속되게 된다.
이하, 도 2a 내지 도 2h를 참조하여 상기와 같이 구성되는 어레이 기판의 제조공정을 상세히 설명한다.
도 2a 내지 도 2h는 도 1에 도시된 어레이 기판의 I-I'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 도시되어 있는 박막 트랜지스터는 채널층으로 비정질 실리콘을 이용한 비정질 실리콘 박막 트랜지스터를 나타내고 있다.
또한, 상기 비정질 실리콘 박막 트랜지스터는 게이트전극이 채널층의 상부에 형성된 탑 게이트 구조의 박막 트랜지스터를 예를 들어 나타내고 있다.
도 2a에 도시된 바와 같이, 기판(10) 위에 차례대로 비정질 실리콘 박막(20)과 n+ 비정질 실리콘 박막(30)을 형성한다.
이후, 도 2b에 도시된 바와 같이, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 비정질 실리콘 박막(20)과 n+ 비정질 실리콘 박막(30)을 선택적으로 패터닝함으로써 비정질 실리콘 박막으로 이루어진 액티브층(20')을 형성한다. 이때, 상기 액티브층(20') 상부에는 상기 액티브층(20')과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(30')이 남아있게 된다.
다음으로, 도 2c에 도시된 바와 같이, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 n+ 비정질 실리콘 패턴(30')을 선택적으로 패터닝함으로써 상기 액티브층(20') 상부 좌우에 n+ 비정질 실리콘 박막으로 이루어진 제 1 오믹 콘택(ohmic contact)층(30A)과 제 2 오믹 콘택층(30B)을 형성한다.
그리고, 도 2d에 도시된 바와 같이, 액티브층(20')이 형성된 기판(10) 전면에 차례대로 제 1 절연막(15A)과 도전성 금속물질을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 도전성 금속물질을 선택적으로 패터닝함으로써 상기 액티브층(20') 상부에 게이트전극(21)을 형성한다.
다음으로, 도 2e에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면에 제 2 절연막(15B)을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 1 절연막(15A)과 제 2 절연막(15B)의 일부 영역을 제거하여 상기 오믹 콘택층(30A, 30B)의 일부를 노출시키는 한 쌍의 제 1 콘택홀(40A)을 형성한다.
이후, 도 2f에 도시된 바와 같이, 도전성 금속물질을 기판(10) 전면에 증착한 후 포토리소그래피공정(제 5 마스크공정)을 이용하여 패터닝함으로써 상기 제 1 콘택홀(40A)을 통해 상기 제 1 오믹 콘택층(30A)과 연결되는 소오스전극(22) 및 상기 제 2 오믹 콘택층(30B)과 연결되는 드레인전극(23)을 형성한다. 이때, 상기 소오스전극(22)을 구성하는 도전성 금속층의 일부는 일방향으로 연장되어 데이터라인(17)을 구성하게 된다.
다음으로, 도 2g에 도시된 바와 같이, 상기 기판(10) 전면에 제 3 절연막(15C)을 증착한 후 포토리소그래피공정(제 6 마스크공정)을 이용하여 상기 드레인전극(23)의 일부를 노출시키는 제 2 콘택홀(40B)을 형성한다.
마지막으로, 도 2h에 도시된 바와 같이, 상기 제 3 절연막(15C)이 형성된 기판(10) 전면에 투명한 도전성 금속물질을 증착한 후, 포토리소그래피공정(제 7 마스크공정)을 이용하여 패터닝함으로써 상기 제 2 콘택홀(40B)을 통해 드레인전극(23)과 연결되는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 탑 게이트(top gate) 구조의 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 액티브층, 오믹 콘택층, 게이트전극, 제 1 콘택홀, 소오스/드레인전극, 제 2 콘택홀 및 화소전극 등을 패터닝하는데 총 7번의 포토리소그래피공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 많은 문제점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 탑 게이트 구조에서 하나의 콘택홀을 통해 드레인전극과 오믹 콘택층 및 드레인전극과 화소전극을 동시에 접속시키도록 함으로써 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시킨 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 상기의 탑 게이트 구조의 박막 트랜지스터를 플렉서블 기판에 적용한 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 기판을 제공하는 단계; 한번의 마스크공정을 통해 상기 기판 위에 액티브층을 형성하는 한편, 상기 액티브층 위의 좌우에 제 1 오믹 콘택층과 제 2 오믹 콘택층을 형성하는 단계; 상기 액티브층과 제 1 오믹 콘택층 및 제 2 오믹 콘택층이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 위에 상기 제 2 오믹 콘택층과 중첩하도록 화소전극을 형성하는 단계; 상기 화소전극이 형성된 기판 전면에 제 3 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막 및 제 3 절연막을 선택적으로 제거하여, 상기 제 1 오믹 콘택층을 노출시키는 제 1 콘택홀 및 상기 제 2 오믹 콘택층과 화소전극을 노출시키는 제 2 콘택홀을 형성하는 단계; 및 상기 제 1 콘택홀을 통해 상기 제 1 오믹 콘택층과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 제 2 오믹 콘택층과 화소전극에 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치는 기판 위에 형성된 액티브층; 상기 액티브층 위의 좌우에 형성된 제 1 오믹 콘택층과 제 2 오믹 콘택층; 상기 제 1 오믹 콘택층과 제 2 오믹 콘택층이 형성된 기판 전면에 형성된 제 1 절연막; 상기 제 1 절연막 위에 형성된 게이트전극; 상기 게이트전극이 형성된 기판 전면에 형성된 제 2 절연막; 상기 제 2 절연막 위에 상기 제 2 오믹 콘택층과 중첩하도록 형성된 화소전극; 상기 화소전극이 형성된 기판 전면에 형성된 제 3 절연막; 상기 제 1 절연막과 제 2 절연막 및 제 3 절연막이 선택적으로 제거되어, 상기 제 1 오믹 콘택층을 노출시키는 제 1 콘택홀 및 상기 제 2 오믹 콘택층과 화소전극을 노출시키는 제 2 콘택홀; 및 상기 제 1 콘택홀을 통해 상기 제 1 오믹 콘택층과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 제 2 오믹 콘택층과 화소전극에 전기적으로 접속하는 드레인전극을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 특히 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
이때, 본 실시예에서는 채널층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 박막 트랜지스터의 채널층으로 다결정 실리콘 박막을 이용할 수도 있다.
또한, 상기 비정질 실리콘 박막 트랜지스터는 게이트전극이 채널층의 상부에 형성된 탑 게이트 구조의 박막 트랜지스터를 예를 들어 나타내고 있다.
도면에 도시된 바와 같이, 본 실시예의 어레이 기판(110)은 상기 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)을 구비한다. 이때, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 또한 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 제 3 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123)간에 전도채널을 형성하는 액티브층(120')을 포함한다.
이때, 상기 제 1 절연막과 제 2 절연막 및 제 3 절연막에 형성된 제 1 콘택홀(140A)을 통해 상기 소오스전극(122)은 액티브층(120')의 제 1 오믹 콘택층(미도시)과 전기적으로 접속하며 상기 드레인전극(123)은 제 2 콘택홀(140B)을 통해 액티브층(120')의 제 2 오믹 콘택층(미도시)과 전기적으로 접속하게 된다. 이때, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 상기 제 2 콘택홀(140B)을 통해 상기 화 소전극(150B)에 직접 연결되게 된다.
이때, 상기 제 1 콘택홀(140A)과 제 2 콘택홀(140B)은 동일한 마스크공정으로 통해 동시에 형성되게 된다.
이와 같이 본 실시예에서는 상기 하나의 제 2 콘택홀(140B)을 통해 드레인전극(123)과 제 2 오믹 콘택홀이 전기적으로 접속하게 하는 동시에 상기 드레인전극(123)과 화소전극(118)이 전기적으로 접속하도록 함으로써 박막 트랜지스터의 제작에 사용되는 마스크수를 감소시킬 수 있게 되는데, 이를 다음의 액정표시장치의 제조공정을 통해 상세히 설명한다.
도 4a 내지 도 4e는 도 3에 도시된 어레이 기판의 III-III'선에 따른 제조공정을 순차적으로 나타내는 단면도이며, 도 5a 내지 도 5e는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.
도 4a 및 도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 실리콘 박막으로 이루어진 액티브층(120')과 n+ 비정질 실리콘 박막으로 이루어진 오믹 콘택층(130A, 130B)을 형성한다. 상기 오믹 콘택층(130A, 130B)은 액티브층(120') 위의 좌우에 형성되어 후술할 소오스/드레인전극과 상기 액티브층(120')간에 오믹 콘택을 형성하도록 한다.
이때, 상기 기판(110) 위에 실리콘산화막(SiO2)으로 구성되는 버퍼층(buffer layer)을 형성한 후 상기 버퍼층 위에 액티브층(120')을 형성할 수도 있다. 상기 버퍼층은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
이때, 전술한 바와 같이 본 실시예에서는 채널층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 박막 트랜지스터의 채널층으로 다결정 실리콘 박막을 이용할 수도 있다.
또한, 본 실시예에서는 회절노광을 이용함으로써 액티브층(120')과 오믹 콘택층(130A, 130B)을 한번의 마스크공정을 통해 형성할 수 있게 되는데, 이를 도면을 참조하여 상세히 설명한다.
도 6a 내지 도 6d는 도 4a에 있어서, 회절노광을 이용한 제 1 마스크공정을 구체적으로 나타내는 단면도이다.
먼저, 도 6a에 도시된 바와 같이, 상기 기판(110) 전면에 차례대로 비정질 실리콘 박막(120)과 n+ 비정질 실리콘 박막(130)을 형성한다.
이후, 상기 기판(110) 전면에 포토레지스트와 같은 감광성 물질로 이루어진 감광막(170)을 형성하고, 도 6b에 도시된 바와 같이 슬릿영역을 포함하는 회절마스크(180)를 통해 상기 감광막(170)에 광을 조사한다.
이때, 상기 회절마스크(180)에는 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(180)를 투과한 빛만이 감광막(170)에 조사되게 된다.
본 실시예에 사용한 회절마스크(180)는 제 2 투과영역(II)이 슬릿구조를 가지며, 상기 제 2 투과영역(II)을 통해 조사되는 노광량은 빛을 모두 투과시키는 제 1 투과영역(I)에 조사된 노광량보다 적게 된다. 따라서, 감광막(170)을 도포한 후 상기 감광막(170)에 부분적으로 슬릿영역(II)이 마련된 마스크(180)를 사용하여 노광, 현상하게 되면 상기 슬릿영역(II)에 남아있는 감광막의 두께와 제 1 투과영역(I) 또는 차단영역(III)에 남아있는 감광막의 두께가 다르게 되게 된다.
이때, 상기 감광막(170)으로 포지티브 타입의 포토레지스트를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 차단영역(III)에 남아있는 감광막의 두께보다 적게 되며, 네거티브 타입의 포토레지를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 제 1 투과영역(I)에 남아있는 감광막의 두께보다 적게 되게된다.
이때, 본 실시예에서는 포지티브 타입의 포토레지스트를 사용하였으나, 본 발명이 이에 한정되는 것은 아니며, 네거티브 타입의 포토레지스트를 사용할 수도 있다.
이어서, 상기 회절마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면(제 1 마스크공정), 도 6c에 도시된 바와 같이, 상기 차단영역(III) 및 제 2 투과영역(II)을 통해 모든 광이 차단되거나 광이 일부가 차단된 영역에는 소정 두께의 감광막패턴(170A, 170B)이 남아있게 되고, 광이 모두 조사된 제 1 투과영역(I)영역에는 감광막이 제거되어 n+ 비정질 실리콘 박막(130) 표면이 노출되게 된다.
이때, 상기 차단영역(III)을 통해 형성된 제 1 감광막패턴(170A)은 제 2 투 과영역(II)에 형성된 제 2 감광막패턴(170B)보다 두껍게 형성되게 된다.
즉, 도면의 오믹 콘택층영역(후술할 식각공정을 통해 액티브층 상부의 좌우에 형성될 오믹 콘택층)에는 제 1 두께의 제 1 감광막패턴(170A)이 남아있게 되며, 상기 오믹 콘택층영역 사이에는 제 2 두께의 제 2 감광막패턴(170B)이 남아있게 된다.
이후, 상기와 같이 형성된 감광막패턴(170A, 170B)을 마스크로 하여, 그 하부의 n+ 비정질 실리콘 박막(130) 및 비정질 실리콘 박막(120)을 선택적으로 제거함으로써 상기 기판(110) 위에 비정질 실리콘 박막으로 이루어진 액티브층(120')을 형성하게 된다. 이때, 상기 액티브층(120') 위에는 상기 액티브층(120')과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막으로 이루어진 n+ 비정질 실리콘 박막패턴(130')이 남아있게 된다.
이어서, 애슁(ashing)공정을 진행하여 상기 제 2 투과영역(II)의 제 2 감광막패턴(170B)을 완전히 제거하게 되면, 도 6d에 도시된 바와 같이, 상기 차단영역의 제 1 감광막패턴(170A)은 상기 제 2 투과영역(II)의 제 2 감광막패턴(170B) 두께만큼 제거된 제 3 두께의 제 3 감광막패턴(170A')으로 남아있게 된다.
이후, 상기 남아있는 감광막패턴(170A')을 마스크로 하여, 그 하부의 n+ 비정질 실리콘 박막패턴(130')을 선택적으로 제거하게 되면, 상기 액티브층(120') 위의 좌우에 소오스/드레인전극과 액티브층(120')의 소정영역 사이를 오믹 콘택시키는 제 1 오믹 콘택층(130A)과 제 2 오믹 콘택층(130B)이 형성되게 된다.
이와 같이 액티브층(120')과 오믹 콘택층(130A, 130B)은 회절노광을 이용함 으로써 한번의 마스크공정을 통해 형성할 수 있게 되어 하나의 마스크수를 감소시킬 수 있게 된다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브층(120')과 오믹 콘택층(130A, 130B)을 각각 개별적인 마스크공정, 즉 두 번의 마스크공정을 통해 형성할 수도 있다.
다음으로, 도 4b 및 도 5b에 도시된 바와 같이, 액티브층(120')이 형성된 기판(110) 전면에 차례대로 제 1 절연막(115A)과 제 1 도전성 금속물질을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 제 2 도전성 금속물질을 선택적으로 패터닝함으로써 상기 액티브층(120') 상부에 게이트전극(121)을 형성하는 동시에 상기 게이트전극(121)과 연결되는 게이트라인(116)을 형성한다.
상기 제 1 도전성 물질은 게이트전극(121)과 게이트라인(116)을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질을 포함한다.
여기서, 편의상 도 5b 내지 도 5e에서는 액티브층(120') 위에 형성된 오믹 콘택층(130A, 130B)의 도시를 생략한다.
다음으로, 도 4c 및 도 5c에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116)이 형성된 기판(110) 전면에 제 2 절연막(115B)을 형성한다. 그리고, 상기 기판(110) 전면에 제 2 도전성 금속물질을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 도전성 금속물질을 선택적으로 패터닝함으로써 화소영역에 화소전극(118)을 형성한다.
이때, 상기 제 2 도전성 금속물질은 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전성물질을 포함한다.
다음으로, 도 4d 및 도 5d에 도시된 바와 같이, 화소전극(118)이 형성된 기판(110) 전면에 제 2 절연막을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 1 절연막(115A)과 제 2 절연막(115B) 및 제 3 절연막(115C)의 일부 영역을 제거하여 상기 오믹 콘택층(130A, 130B)의 일부를 노출시키는 제 1 콘택홀(140A)과 제 2 콘택홀(140B)을 형성한다.
이때, 상기 제 2 오믹 콘택층(130B)은 절연막 식각시 그 상부의 화소전극(118)이 마스크가 되어 상기 화소전극(118)의 형태에 따라 상기 제 2 오믹 콘택층(130B)의 노출되는 영역이 결정되게 된다. 또한, 상기 콘택홀(140A, 140B)을 형성하기 위한 마스크 설계시 제 2 콘택홀(140B) 영역은 그 하부의 화소전극(118)이 노출되어 드레인전극과 연결되도록 형성하여야 한다.
한편, 전술한 바와 같이 상기 제 2 콘택홀(140B)을 통해 드레인전극과 제 2 오믹 콘택층(130B) 및 상기 드레인전극과 화소전극(118) 사이를 동시에 전기적으로 접속하게 되어 드레인전극을 노출시키기 위한 추가적인 콘택홀 형성공정이 필요 없게 된다.
이후, 도 4e 및 도 5e에 도시된 바와 같이, 제 3 도전성 금속물질을 기판(110) 전면에 증착한 후 포토리소그래피공정(제 5 마스크공정)을 이용하여 패터닝함으로써 상기 제 1 콘택홀(140A)을 통해 상기 제 1 오믹 콘택층(130A)과 연결되는 소오스전극(122) 및 상기 제 2 콘택홀(140B)을 통해 상기 제 2 오믹 콘택층(130B)과 연결되는 드레인전극(123)을 형성한다. 이때, 상기 소오스전극(122)을 구성하는 도전성 금속층의 일부는 일방향으로 연장되어 데이터라인(117)을 구성하게 된다.
이때, 상기 드레인전극(123)은 별도의 마스크공정을 통해 형성된 콘택홀을 통해서 화소전극(118)에 연결되는 것이 아니라 전술한 제 4 마스크공정을 통해 형성된 상기 제 2 콘택홀(140B)을 통해 그 하부의 노출된 화소전극(118) 표면에 전기적으로 접속하게되므로 하나의 마스크수를 줄일 수 있게 된다.
상기에 설명된 바와 같이 본 실시예에 따른 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 액티브층과 오믹 콘택층, 게이트전극, 화소전극, 제 1 콘택홀과 제 2 콘택홀 및 소오스/드레인전극 등을 패터닝하는데 총 5번의 포토리소그래피공정만이 필요하게 된다. 즉, 액티브층과 오믹 콘택층을 한번의 마스크공정으로 형성하고 콘택홀 형성공정을 하나 줄임으로써 종래의 제조공정에 비해 2번의 마스크공정을 줄일 수 있게 된다. 그 결과 제조공정의 단순화에 따른 수율의 증가 및 제조비용의 감소 등의 효과를 제공한다.
한편, 상기와 같은 본 실시예의 탑 게이트 구조의 박막 트랜지스터는 유리기판 대신에 플라스틱 기판이 사용되는 플렉서블 디스플레이(Flexible Display)에 적용이 용이한 장점이 있다. 즉, 플라스틱 기판을 사용하는 플렉서블 디스플레이의 경우에는 공정온도가 중요하게 되는데, 공정을 진행하는 과정에서 수축(shrinkage)과 같은 기판의 변형이 발생하게 되며, 특히 액티브층인 실리콘 박막을 증착할 때 가장 큰 변형이 일어나게 된다.
이에 상기 기판의 변형을 가장 크게 일으키는 액티브층을 기판의 최하층에 형성하는 탑 게이트 구조를 적용하게 되면, 후속공정에서 기판의 변형에 대한 영향을 적게 받아 오정렬(misalign) 없이 공정을 진행할 수 있게 되는 이점이 있다.
상기의 플렉서블 디스플레이는 표시장치를 접거나 말아서 넣더라도 손상되지 않아 디스플레이 분야의 새로운 기술로 떠오를 전망이다. 현재는 플렉서블 디스플레이 구현에 다양한 장애들이 존재하고 있지만, 기술개발과 함께 박막 트랜지스터(Thin Film Transistor; TFT) 액정표시장치(Liquid Crystal Display; LCD), 유기EL(Organic Light Emitting Diodes; OLED)과 전기영동(Electrophoretic) 기술이 주류를 이루게될 것이다.
이하, 도면을 참조하여 플렉서블 디스플레이에 대해 상세히 설명한다.
도 7a 및 도 7b는 플렉서블 디스플레이를 예를 들어 나타내는 예시도이다.
플렉서블 디스플레이는 두루마리 디스플레이로 불리는데, 도면에 도시된 바와 같이 플라스틱과 같이 얇은 기판에 구현되어 종이처럼 접거나 말아도 손상되지 않는 것으로 차세대 디스플레이의 하나이며, 현재는 1㎜ 이하로 얇게 만들 수 있는 유기EL 및 액정표시장치가 유망하다.
유기EL은 소자 자체가 스스로 빛을 내기 때문에 어두운 곳이나 외부 빛이 들어올 때도 시인성(是認性)이 좋으며, 모바일(mobile) 디스플레이의 성능을 판가름하는 중요한 기준인 응답속도가 현존하는 디스플레이 가운데 가장 빠르기 때문에 완벽한 동영상을 구현할 수 있다.
또한, 유기EL은 초박형 디자인이 가능해 휴대폰 등 각종 모바일 기기를 슬림 (slim)화할 수 있다.
한편, 액정표시장치는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 기존의 브라운관에 비해 시인성이 우수하고 평균소비전력도 같은 화면크기의 브라운관에 비해 작을 뿐만 아니라 발열량도 작기 때문에 최근에 차세대 표시장치로서 각광받고 있다.
전술한 바와 같이 플라스틱 기판을 이용한 플렉서블 디스플레이의 경우에는 액티브층이 최하층에 위치한 탑 게이트 구조의 박막 트랜지스터를 적용하는 경우에 기판의 변형에 따른 영향을 최소화할 수 있게 된다.
따라서, 상기 표시장치의 어레이 기판을 플라스틱 기판으로 사용하고 본 실시예의 탑 게이트 구조의 박막 트랜지스터를 적용하는 경우에는 5번의 마스크공정만으로 어레이 기판의 제작이 가능한 이점을 제공한다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 탑 게이트 구조에서 박막 트랜지스터 제조에 사용되는 마스크수를 줄임으로써 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치 및 그 제조방법은 상기의 탑 게이트 구 조를 플렉서블 기판에 적용함으로써 기판 변형에 따른 영향을 최소화할 수 있어 수율이 향상되는 효과를 제공한다.
Claims (14)
- 기판을 제공하는 단계;한번의 마스크공정을 통해 상기 기판 위에 액티브층을 형성하는 한편, 상기 액티브층 위의 좌우에 제 1 오믹 콘택층과 제 2 오믹 콘택층을 형성하는 단계;상기 액티브층과 제 1 오믹 콘택층 및 제 2 오믹 콘택층이 형성된 기판 전면에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 위에 게이트전극을 형성하는 단계;상기 게이트전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계;상기 제 2 절연막 위에 상기 제 2 오믹 콘택층과 중첩하도록 화소전극을 형성하는 단계;상기 화소전극이 형성된 기판 전면에 제 3 절연막을 형성하는 단계;상기 제 1 절연막과 제 2 절연막 및 제 3 절연막을 선택적으로 제거하여, 상기 제 1 오믹 콘택층을 노출시키는 제 1 콘택홀 및 상기 제 2 오믹 콘택층과 화소전극을 노출시키는 제 2 콘택홀을 형성하는 단계; 및상기 제 1 콘택홀을 통해 상기 제 1 오믹 콘택층과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 제 2 오믹 콘택층과 화소전극에 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 액티브층은 비정질 실리콘 박막으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 오믹 콘택층과 제 2 오믹 콘택층은 n+ 비정질 실리콘 박막으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 액티브층과 제 1 오믹 콘택층 및 제 2 오믹 콘택층은 회절노광을 이용한 한번의 마스크공정을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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- 삭제
- 제 1 항에 있어서, 상기 제 2 오믹 콘택층은 상기 제 1 절연막과 제 2 절연막의 식각 시 그 상부의 화소전극이 마스크가 되어 상기 노출된 화소전극의 형태에 따라 상기 제 2 오믹 콘택층의 노출되는 영역이 결정되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 7 항에 있어서, 상기 액티브층 위의 제 2 오믹 콘택층을 노출시킬 때 화소전극도 노출시키는 것을 특징으로 하는 액정표시장치의 제조방법.
- 기판 위에 형성된 액티브층;상기 액티브층 위의 좌우에 형성된 제 1 오믹 콘택층과 제 2 오믹 콘택층;상기 제 1 오믹 콘택층과 제 2 오믹 콘택층이 형성된 기판 전면에 형성된 제 1 절연막;상기 제 1 절연막 위에 형성된 게이트전극;상기 게이트전극이 형성된 기판 전면에 형성된 제 2 절연막;상기 제 2 절연막 위에 상기 제 2 오믹 콘택층과 중첩하도록 형성된 화소전극;상기 화소전극이 형성된 기판 전면에 형성된 제 3 절연막;상기 제 1 절연막과 제 2 절연막 및 제 3 절연막이 선택적으로 제거되어, 상기 제 1 오믹 콘택층을 노출시키는 제 1 콘택홀 및 상기 제 2 오믹 콘택층과 화소전극을 노출시키는 제 2 콘택홀; 및상기 제 1 콘택홀을 통해 상기 제 1 오믹 콘택층과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 제 2 오믹 콘택층과 화소전극에 전기적으로 접속하는 드레인전극을 포함하는 액정표시장치.
- 제 9 항에 있어서, 상기 기판은 플라스틱을 포함하는 것을 특징으로 하는 액정표시장치.
- 제 9 항에 있어서, 상기 제 2 오믹 콘택층은 상기 제 1 절연막과 제 2 절연막이 제거될 때 그 상부의 화소전극이 마스크가 되어 상기 노출된 화소전극의 형태에 따라 상기 제 2 오믹 콘택층의 노출되는 영역이 결정되는 것을 특징으로 하는 액정표시장치.
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| CN103199094B (zh) * | 2013-03-25 | 2016-01-20 | 南京中电熊猫液晶显示科技有限公司 | Tft-lcd阵列基板及其制造方法 |
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| CN103943509B (zh) * | 2014-04-11 | 2017-02-15 | 深圳市华星光电技术有限公司 | 薄膜晶体管的制程方法 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555257A (ja) * | 1991-08-29 | 1993-03-05 | Hitachi Ltd | 薄膜トランジスタ素子とその製造方法及び液晶表示装置 |
| KR20020083114A (ko) * | 2001-04-24 | 2002-11-01 | 가부시키가이샤 히타치세이사쿠쇼 | 화상 표시 장치 및 그 제조 방법 |
| KR20030094528A (ko) * | 2002-06-04 | 2003-12-18 | 엘지.필립스 엘시디 주식회사 | 저온폴리실리콘 액정표시장치용 어레이 기판과 그 제조방법 |
| KR20040061809A (ko) * | 2002-12-31 | 2004-07-07 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치 및 그 제조 방법 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189935A (ja) * | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法 |
| JP2003078145A (ja) | 1992-11-04 | 2003-03-14 | Seiko Epson Corp | アクティブマトリックス基板とその製造方法 |
| JP3438178B2 (ja) | 1993-10-06 | 2003-08-18 | 松下電器産業株式会社 | 薄膜トランジスタアレイとこれを用いた液晶表示装置 |
| TW367564B (en) * | 1995-09-25 | 1999-08-21 | Toshiba Corp | Forming method for polycrystalline silicon, thin film transistor containing the polycrystalline silicon and manufacturing method thereof, and the liquid crystal display containing the thin film transistor |
| JP3961044B2 (ja) | 1996-05-14 | 2007-08-15 | シャープ株式会社 | 電子回路装置 |
| US6746905B1 (en) * | 1996-06-20 | 2004-06-08 | Kabushiki Kaisha Toshiba | Thin film transistor and manufacturing process therefor |
| KR100333276B1 (ko) * | 1999-05-20 | 2002-04-24 | 구본준, 론 위라하디락사 | 액정표시장치의 ｔｆｔ 및 그 제조방법 |
| US6885064B2 (en) | 2000-01-07 | 2005-04-26 | Samsung Electronics Co., Ltd. | Contact structure of wiring and a method for manufacturing the same |
| KR100695299B1 (ko) * | 2000-05-12 | 2007-03-14 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 |
| JP2002176179A (ja) | 2000-12-08 | 2002-06-21 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、並びに半導体装置 |
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| KR100820647B1 (ko) * | 2001-10-29 | 2008-04-08 | 엘지.필립스 엘시디 주식회사 | 반투과 액정 표시 장치용 어레이기판 및 이의 제조방법 |
| JP4021194B2 (ja) * | 2001-12-28 | 2007-12-12 | シャープ株式会社 | 薄膜トランジスタ装置の製造方法 |
| KR100886241B1 (ko) * | 2002-09-10 | 2009-02-27 | 엘지디스플레이 주식회사 | 액정표시소자의 제조방법 |
| KR100585410B1 (ko) | 2003-11-11 | 2006-06-07 | 엘지.필립스 엘시디 주식회사 | 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 |
| KR101013715B1 (ko) * | 2003-12-23 | 2011-02-10 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555257A (ja) * | 1991-08-29 | 1993-03-05 | Hitachi Ltd | 薄膜トランジスタ素子とその製造方法及び液晶表示装置 |
| KR20020083114A (ko) * | 2001-04-24 | 2002-11-01 | 가부시키가이샤 히타치세이사쿠쇼 | 화상 표시 장치 및 그 제조 방법 |
| KR20030094528A (ko) * | 2002-06-04 | 2003-12-18 | 엘지.필립스 엘시디 주식회사 | 저온폴리실리콘 액정표시장치용 어레이 기판과 그 제조방법 |
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