WO2016139828A1 - 半導体装置 - Google Patents

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Abstract

　実施形態によれば、半導体装置は、基板と、半導体層と、ソース電極と、ドレイン電極と、第１絶縁部と、第２絶縁部と、を含む。前記半導体層は、酸化物を含み、第１方向において前記基板と離間する。前記ソース電極は、前記半導体層と電気的に接続される。前記ドレイン電極は、前記半導体層と電気的に接続され、前記第１方向と交差する第２方向において前記ソース電極と並ぶ。前記第１絶縁部は、前記基板と前記半導体層との間に設けられる。前記第１絶縁部と前記第２絶縁部との間に前記半導体層が設けられる。前記第１絶縁部は、第１窒化シリコン層と、前記第１窒化シリコン層に積層された第１酸化アルミニウム層と、を含む。前記第２絶縁部は、第２酸化アルミニウム層と、前記第２酸化アルミニウム層に積層された第２窒化シリコン層と、を含む。

Description

半導体装置
　本発明の実施形態は、半導体装置に関する。
　酸化物半導体を用いたＴＦＴ(Thin Film Transistor)は、液晶表示装置や有機エレクトロルミネッセンス(Electro Luminescence：ＥＬ)表示装置などに広く用いられている。特に、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含むアモルファス酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ：ＩＧＺＯと称する）を用いたＴＦＴが注目されている。酸化物半導体は、水素が過剰に侵入すると低抵抗化し、電気的特性が変動する場合がある。このため、酸化物半導体を用いた半導体装置においては、電気的特性を安定化させることが望まれている。
特開２００４－１０３９５７号公報
　本発明の実施形態は、電気的特性が安定した半導体装置を提供する。
　本発明の実施形態によれば、基板と、半導体層と、ソース電極と、ドレイン電極と、第１絶縁部と、第２絶縁部と、を含む半導体装置が提供される。前記半導体層は、酸化物を含み、第１方向において前記基板と離間する。前記ソース電極は、前記半導体層と電気的に接続される。前記ドレイン電極は、前記半導体層と電気的に接続され、前記第１方向と交差する第２方向において前記ソース電極と並ぶ。前記第１絶縁部は、前記基板と前記半導体層との間に設けられる。前記第１絶縁部と前記第２絶縁部との間に前記半導体層が設けられる。前記第１絶縁部は、第１窒化シリコン層と、前記第１窒化シリコン層に積層された第１酸化アルミニウム層と、を含む。前記第２絶縁部は、第２酸化アルミニウム層と、前記第２酸化アルミニウム層に積層された第２窒化シリコン層と、を含む。
第１の実施形態に係る半導体装置を例示する模式的断面図である。 第１の実施形態に係る半導体装置を例示する模式的平面図である。 水素バリア性の評価結果を例示するグラフ図である。 水素バリア性の評価結果を例示する図である。 水素バリア性の評価結果を例示するグラフ図である。 第１の実施形態に係る半導体装置の断面を例示する写真図である。 図７（ａ）及び図７（ｂ）は、第１層及び第２層のそれぞれにおける組成比を例示する図である。 図８（ａ）及び図８（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 図９（ａ）及び図９（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 図１０（ａ）及び図１０（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 第１の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 第２の実施形態に係る半導体装置を例示する模式的断面図である。 図１３（ａ）及び図１３（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 図１４（ａ）及び図１４（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 図１５（ａ）及び図１５（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 図１６（ａ）及び図１６（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 図１７（ａ）及び図１７（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。 第２の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。
　以下に、本発明の各実施の形態について図面を参照しつつ説明する。　
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。　
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
　図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。　
　図２は、第１の実施形態に係る半導体装置を例示する模式的平面図である。　
　図１は、図２のＡ１－Ａ２断面を示す。　
　実施形態に係る半導体装置１１０は、第１配線層１０１と、第２配線層１０２と、基板１０３と、を含む。第２配線層１０２は、第１配線層１０１と基板１０３との間に設けられる。
　基板１０３には、半導体素子２００と、絶縁層２１０と、が設けられる。半導体素子２００は、例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。半導体素子２００は、ゲート電極２０１と、ソース電極２０２と、ドレイン電極２０３と、ゲート絶縁層２０４と、を含む。半導体素子２００が設けられている素子領域は、素子分離層２０５によって別の素子領域と分離されている。絶縁層２１０には、例えば、酸化シリコン（ＳｉＯｘ）が用いられる。
　第２配線層１０２は、基板１０３の上に設けられる。第２配線層１０２には、ゲート電極１０と、絶縁層２２０と、が設けられる。絶縁層２２０には、例えば、酸化シリコンが用いられる。
　第１配線層１０１は、第２配線層１０２の上に設けられる。第１配線層１０１には、薄膜トランジスタ１００が設けられる。薄膜トランジスタ１００は、第２配線層１０２を介して基板１０３の上に設けられる。薄膜トランジスタ１００は、ゲート電極１０と、ソース電極２０と、ドレイン電極３０と、第１絶縁部４１と、第２絶縁部４２と、半導体層５０と、を含む。薄膜トランジスタ１００の周りには、溝部６０が設けられる。半導体素子２００は、例えば、Ｚ軸方向において溝部６０と重なる位置に配置される。ここで、「重なる」とは、Ｚ軸方向と直交する平面に投影したときに、Ｚ軸方向から見て少なくとも一部が重なる状態をいう。半導体素子２００は、薄膜トランジスタ１００と重なる位置に配置されていてもよく、半導体素子２００の位置は、特に限定されない。
　なお、この例では、ゲート電極１０から半導体層５０に向かう方向（積層方向）をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向は、例えば、ソース電極２０からドレイン電極３０に向かう方向である。Ｚ軸方向及びＸ軸方向に対して垂直な１つの方向をＹ軸方向とする。
　半導体層５０は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかの酸化物を含む。半導体層５０は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）が用いられる。半導体層５０は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、Ｎとを含んでも良い。半導体層５０には、ＩｎＧａＺｎＯ：Ｎ、ＩｎＺｎＯ、ＩｎＧａＯ、ＩｎＳｎＺｎＯ、ＩｎＳｎＧａＺｎＯ、または、ＩｎＳｎＯを用いても良い。
　ゲート電極１０には、例えば、Ｗ、Ｍｏ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ａｌ、ＡｌＮｄ、Ｃｕ、ＩＴＯまたはＩＺＯのいずれかが用いられる。ゲート電極１０には、これらの合金、または、これらの材料の膜の積層構造を用いても良い。
　ソース電極２０及びドレイン電極３０には、例えば、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＭｏＮ、ＩＴＯ、ＩＺＯ、ＩｎＧａＺｎ、ＩｎＧａＺｎＯ:Ｎのいずれかが用いられる。ソース電極２０及びドレイン電極３０には、これらの合金、または、これらの材料の膜の積層構造を用いても良い。
　第１絶縁部４１は、半導体層５０とゲート電極１０との間に設けられる。第１絶縁部４１は、ゲート絶縁層として機能する。第１絶縁部４１としては、窒化シリコン（ＳｉＮｘ）と酸化アルミニウム（ＡｌＯｘ）との積層構造が用いられる。
　第２絶縁部４２は、半導体層５０の上に設けられる。すなわち、半導体層５０は、第１絶縁部４１と第２絶縁部４２との間に設けられる。半導体層５０の周囲は、第１絶縁部４１及び第２絶縁部４２により覆われている。第２絶縁部４２としては、窒化シリコンと酸化アルミニウムとの積層構造が用いられる。
　実施形態においては、半導体層５０は、第１方向において基板１０３と離間して設けられる。第１方向とは、例えば、Ｚ軸方向である。ソース電極２０は、半導体層５０と電気的に接続される。ソース電極２０は、例えば、半導体層５０と接している。ドレイン電極３０は、半導体層５０と電気的に接続され、Ｚ軸方向と交差する第２方向においてソース電極２０と並ぶ。第２方向とは、例えば、Ｘ軸方向である。ドレイン電極３０は、例えば、半導体層５０と接している。
　第１絶縁部４１は、基板１０３と半導体層５０との間に設けられる。半導体層５０は、第１絶縁部４１と第２絶縁部４２との間に設けられる。第１絶縁部４１は、第１窒化シリコン層４１ａと、第１酸化アルミニウム層４１ｂと、を含む。第１酸化アルミニウム層４１ｂは、第１窒化シリコン層４１ａに積層されている。第２絶縁部４２は、第２酸化アルミニウム層４２ａと、第２窒化シリコン層４２ｂと、を含む。第２窒化シリコン層４２ｂは、第２酸化アルミニウム層４２ａに積層されている。
　この例では、第１酸化アルミニウム層４１ｂは、第１窒化シリコン層４１ａと半導体層５０との間に設けられる。第２酸化アルミニウム層４２ａは、第２窒化シリコン層４２ｂと半導体層５０との間に設けられる。
　第１窒化シリコン層４１ａの厚さｄ１は、１０ナノメートル（ｎｍ）以上１００ｎｍ以下である。第１酸化アルミニウム層４１ｂの厚さｄ２は、５ｎｍ以上１００ｎｍ以下である。第２酸化アルミニウム層４２ａの厚さｄ３は、５ｎｍ以上１００ｎｍ以下である。第２窒化シリコン層４２ｂの厚さｄ４は、１０ｎｍ以上１００ｎｍ以下である。
　半導体装置１１０は、第３絶縁部４３をさらに含む。第３絶縁部４３は、第２絶縁部４２の上に設けられる。第２絶縁部４２は、半導体層５０と第３絶縁部４３との間に設けられる。第３絶縁部４３は、酸化シリコン（ＳｉＯｘ）及び酸窒化シリコン（ＳｉＯＮｘ）のいずれかを含む。
　実施形態の半導体装置１１０は、ゲート電極１０が半導体層５０の下側に配置されるボトムゲート構造の薄膜トランジスタ１００を備える。
　第１絶縁部４１は、第１層Ｉｆ１を含む。第１層Ｉｆ１は、第１窒化シリコン層４１ａと第１酸化アルミニウム層４１ｂとの間に位置する。第２絶縁部４２は、第２層Ｉｆ２を含む。第２層Ｉｆ２は、第２酸化アルミニウム層４２ａと第２窒化シリコン層４２ｂとの間に位置する。
　第１層Ｉｆ１は、第１窒化シリコン層４１ａと第１酸化アルミニウム層４１ｂとの間に、窒化シリコンと酸化アルミニウムとが混在する層として例示される。つまり、第１層Ｉｆ１は、窒素、酸素、アルミニウム及びシリコンを含有する。第２層Ｉｆ２は、第２酸化アルミニウム層４２ａと第２窒化シリコン層４２ｂとの間に、酸化アルミニウムと窒化シリコンとが混在する層として例示される。つまり、第２層Ｉｆ２は、窒素、酸素、アルミニウム及びシリコンを含有する。
　ここで、ＩＧＺＯなどの酸化物半導体は、水素が過剰に侵入すると低抵抗化し、電気的特性が変動する場合がある。すなわち、酸化物半導体に侵入した水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。そして、酸素欠損に水素が入り込むことで、キャリアである電子が生成され、寄生チャネルが形成されることがある。これにより、酸化物半導体が低抵抗化し、電気的特性が変動してしまうと考えられる。
　これに対して、本発明者らは、酸化物半導体への水素の侵入を抑制する水素バリア層として、窒化シリコンと酸化アルミニウムとの積層構造が有効であることを見い出した。
　実施形態によれば、半導体層５０を覆う第１絶縁部４１及び第２絶縁部４２が設けられる。第１絶縁部４１は、第１窒化シリコン層４１ａと第１酸化アルミニウム層４１ｂとの積層構造とされる。第２絶縁部４２は、第２酸化アルミニウム層４２ａと第２窒化シリコン層４２ｂとの積層構造とされる。第１絶縁部４１及び第２絶縁部４２が水素バリア層として機能し、半導体層５０への水素の侵入が抑制される。すなわち、第１窒化シリコン層４１ａと第１酸化アルミニウム層４１ｂとの間に位置する第１層Ｉｆ１と、第２酸化アルミニウム層４２ａと第２窒化シリコン層４２ｂとの間に位置する第２層Ｉｆ２とで、水素がトラップされ、半導体層５０への水素の侵入が抑制されると考えられる。
　これにより、半導体層５０の低抵抗化を抑え、電気的特性の変動を抑制することができる。
　図３は、水素バリア性の評価結果を例示するグラフ図である。　
　図中、縦軸のＤ１は重水素原子Ｄの検出量(atoms/cm2)を表す。横軸のＳ０～Ｓ４は試料を表す。検出量ｈ１～ｈ３は、試料Ｓ０～Ｓ４のそれぞれについて、単位面積当たりの重水素の個数を積分値として表したものである。試料Ｓ０～Ｓ４のそれぞれは、シリコン（Ｓｉ）層と、シリコン層の上に設けられた酸化シリコン層と、酸化シリコン層の上に設けられた酸化物半導体（ＩＧＺＯ）層と、酸化物半導体層の上に設けられた絶縁層と、を含む。酸化シリコン層の厚さは２００ナノメートル（ｎｍ）である。酸化物半導体層の厚さは２００ｎｍである。
　試料Ｓ０においては、絶縁層を設けない構造とした。試料Ｓ１においては、絶縁層を酸化シリコン（ＳｉＯｘ）単層構造とした。試料Ｓ２においては、絶縁層を酸化アルミニウム（ＡｌＯｘ）単層構造とした。試料Ｓ３においては、絶縁層を窒化シリコン（ＳｉＮｘ）単層構造とした。試料Ｓ４においては、絶縁層を窒化シリコン（ＳｉＮｘ）／酸化アルミニウム（ＡｌＯｘ）／酸化シリコン（ＳｉＯｘ）の積層構造とした。
　試料Ｓ０～Ｓ４のそれぞれを、窒素（Ｎ２）と重水素（Ｄ２：２％）との混合雰囲気下におき、アニール前の酸化物半導体層中の検出量ｈ１と、３５０℃アニール後の酸化物半導体層中の検出量ｈ２と、４２０℃アニール後の酸化物半導体層中の検出量ｈ３と、をそれぞれ計測した。
　図４は、水素バリア性の評価結果を例示する図である。　
　図３のグラフに係る具体的な数値例を図４に表す。実施形態に係る試料Ｓ４の場合、検出量ｈ１～ｈ３はいずれも検出限界以下である。なお、検出限界値Ｌは、例えば、４×１０１２（atom/cm2）である。図３の点線は、この検出限界値Ｌを示す。参考として、試料Ｓ１の場合、ｈ１は検出限界以下、ｈ２は４．２３×１０１４(atoms/cm2)、ｈ３は２．１１×１０１５(atoms/cm2)である。試料Ｓ２の場合、ｈ１及びｈ２は検出限界以下、ｈ３は３．３１×１０１４(atoms/cm2)である。試料Ｓ３の場合、ｈ１は検出限界以下、ｈ２は６．５６×１０１３(atoms/cm2)、ｈ３は２．６８×１０１４(atoms/cm2)である。
　試料Ｓ１～Ｓ３のそれぞれの絶縁層は、順に、酸化シリコン単層構造、酸化アルミニウム単層構造、窒化シリコン単層構造である。これに対して、試料Ｓ４の絶縁層は、窒化シリコン／酸化アルミニウム／酸化シリコンの積層構造である。試料Ｓ４は、試料Ｓ１～Ｓ３と比較して、検出量ｈ１～ｈ３が低いことが分かる。つまり、試料Ｓ１～Ｓ３の単層構造では、重水素が透過し、酸化物半導体層へ侵入してしまう。これに対して、試料Ｓ４の積層構造により、重水素の透過が抑えられ、酸化物半導体層への侵入が抑制されると考えられる。これより、試料Ｓ４の積層構造は、高い水素バリア性を備えていると言える。
　図５は、水素バリア性の評価結果を例示するグラフ図である。　
　図中、縦軸のＤ２は重水素原子Ｄの濃度(atoms/cm3)を表す。横軸のｄｐは試料の積層方向における深さ（ｎｍ）を表す。この例の試料は、窒化シリコン層と、酸化アルミニウム層と、酸化シリコン（１）層と、酸化物半導体層と、酸化シリコン（２）層と、の積層構造とされる。横軸の深さｄｐ（ｎｍ）は、窒化シリコン層から酸化シリコン（２）層に向かう方向に、０～６００（ｎｍ）の範囲で表される。この例では、窒化シリコン層の厚さは１００ｎｍである。酸化アルミニウム層の厚さは１０ｎｍである。酸化シリコン（１）の厚さは２５０ｎｍである。酸化物半導体層の厚さは２００ｎｍである。
　図５は、上記の試料を、窒素（Ｎ２）と重水素（Ｄ２）との混合雰囲気下におき、４２０℃で１時間のアニールを行った後の各層における重水素濃度を表す。各層とは、窒化シリコン層と、酸化アルミニウム層と、酸化シリコン（１）層と、酸化物半導体層と、酸化シリコン（２）層と、のそれぞれの層である。図５によれば、重水素濃度は、窒化シリコン層と酸化アルミニウム層との界面付近で急激に低下していることが分かる。これは、窒化シリコン層と酸化アルミニウム層との界面で重水素がトラップされるためと考えられる。窒化シリコン層と酸化アルミニウム層との界面で重水素がトラップされることで、酸化物半導体層への重水素の侵入が抑制される。
　図６は、第１の実施形態に係る半導体装置の断面を例示する写真図である。
　図６に表すように、半導体層５０は、第１絶縁部４１の上に設けられる。第１絶縁部４１は、第１窒化シリコン層４１ａと、第１窒化シリコン層４１ａに積層された第１酸化アルミニウム４１ｂと、を含む。第２絶縁部４２は、半導体層５０の上に設けられる。第２絶縁部４２は、第２酸化アルミニウム層４２ａと、第２酸化アルミニウム層４２ａに積層された第２窒化シリコン層４２ｂと、を含む。
　第１絶縁部４１は、第１層Ｉｆ１を含む。第１層Ｉｆ１は、第１窒化シリコン層４１ａと第１酸化アルミニウム層４１ｂとの間に位置する。第１層Ｉｆ１は、窒素、酸素、アルミニウム及びシリコンを含有する。第２絶縁部４２は、第２層Ｉｆ２を含む。第２層Ｉｆ２は、第２酸化アルミニウム層４２ａと第２窒化シリコン層４２ｂとの間に位置する。第２層Ｉｆ２は、窒素、酸素、アルミニウム及びシリコンを含有する。
　図７（ａ）及び図７（ｂ）は、第１層Ｉｆ１及び第２層Ｉｆ２のそれぞれにおける組成比を例示する図である。
　図７（ａ）は、第１層Ｉｆ１の窒素、酸素、アルミニウム及びシリコンの組成比を例示する。
　図７（ｂ）は、第２層Ｉｆ２の窒素、酸素、アルミニウム及びシリコンの組成比を例示する。
　第１層Ｉｆ１の窒素Ｎの割合（組成比）は、第２層Ｉｆ２の窒素Ｎの割合よりも大きい。例えば、第１層Ｉｆ１の窒素Ｎの組成比は、１４atomic%以上３７atomic%以下であり、第２層Ｉｆ２の窒素Ｎの組成比は、７atomic%以下２atomic%以上である。第１層Ｉｆ１の酸素Ｏの割合は、第２層Ｉｆ２の酸素Ｏの割合よりも小さい。例えば、第１層Ｉｆ１の酸素Ｏの組成比は、４８atomic%以下１３atomic%以上であり、第２層Ｉｆ２の酸素Ｏの組成比は、５５atomic%以上５７atomic%以下である。第１層Ｉｆ１のアルミニウムＡｌの割合は、第２層Ｉｆ２のアルミニウムＡｌの割合よりも小さい。例えば、第１層Ｉｆ１のアルミニウムＡｌの組成比は、７atomic%以下２atomic%以上である。第２層Ｉｆ２のアルミニウムＡｌの組成比は、１１atomic%以上２４atomic%以下である。第１層Ｉｆ１のシリコンＳｉの割合は、第２層Ｉｆ２のシリコンＳｉの割合よりも大きい。例えば、第１層Ｉｆ１のシリコンＳｉの組成比は、３１atomic%以上４８atomic%以下であり、第２層Ｉｆ２のシリコンＳｉの組成比は、２７atomic%以下１７atomic%以上である。
　上記において、酸化物を含む半導体層５０は、窒化シリコン／酸化アルミニウムを含む第１絶縁部４１と、窒化シリコン／酸化アルミニウムを含む第２絶縁部４２と、で覆われている。これにより、半導体層５０への水素の侵入を抑制できる。しかしながら、この場合、下地となる基板１０３に対しても水素が供給できなくなる可能性がある。
　基板１０３は、ＬＳＩ(Large Scale Integration)のダメージ回復のため、水素含有雰囲気下での熱処理が必要とされる。従って、半導体層５０への水素の侵入を抑制しつつ、基板１０３には水素を供給できることが好ましい。
　このため、図１に表すように、第３絶縁部４３は、第１領域ｒ１と、第２領域ｒ２と、を含む。第１領域ｒ１は、Ｚ軸方向において半導体層５０と重なる。第２領域ｒ２は、Ｘ軸方向において第１領域ｒ１と並び、Ｚ軸方向において半導体層５０と重ならない。第２領域ｒ２の一部は、Ｚ軸方向において第１層Ｉｆ１及び第２層Ｉｆ２と重ならない。より具体的には、第２領域ｒ２の一部は、半導体層５０の周りに設けられた溝部６０を含む。溝部６０は、第２窒化シリコン層４２ｂと、第２酸化アルミニウム層４２ａと、第１酸化アルミニウム層４１ｂと、がエッチングされて形成される。溝部６０を設けることで、第１窒化シリコン層４１ａが露出する。溝部６０には、第３絶縁部４３が充填される。
　このように、半導体層５０の周りに溝部６０が設けられていることがより好ましい。これにより、基板１０３に対する水素の供給が可能となる。つまり、半導体層５０への水素の侵入を抑制しつつ、基板１０３への水素の供給が可能となる。
　実施形態によれば、窒化シリコン／酸化アルミニウムを含む絶縁層により、酸化物を含む半導体層を覆うことで、半導体層への水素の侵入を抑制することができる。このため、半導体層の低抵抗化を抑え、電気的特性の安定化を図ることができる。これにより、電気的特性の安定した半導体装置を提供することができる。
　図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）、図１０（ｂ）及び図１１は、第１の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。　
　図８（ａ）に表すように、第２配線層１０２に形成されたゲート電極１０の上に、第１絶縁部４１となる第１絶縁膜４１ｆを形成する。ゲート電極１０となるゲート電極膜の形成には、例えば、ＤＣマグネトロンスパッタリング法が用いられる。この場合、Ａｒ雰囲気下で実施される。このときのゲート電極膜の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＮｄ、Ｃｕなどである。ゲート電極膜の形成には、ＤＣ反応性マグネトロンスパッタリング法を用いてもよい。なお、ＴａＮまたはＴｉＮを用いる場合、Ａｒ／Ｎ２雰囲気下とする。ＩＴＯまたはＩＺＯを用いる場合には、Ａｒ／Ｏ２雰囲気下とする。
　ゲート電極膜をパターニング（加工）してゲート電極１０が形成される。パターニングには、例えば、反応性イオンエッチング法が用いられる。この場合、ゲート電極膜の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、ＡｌまたはＡｌＮｄなどである。ゲート電極１０のパターニングには、酸溶液ウェットエッチング法を用いても良い。この場合、ゲート電極膜の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＮｄまたはＣｕなどである。
　ゲート電極１０の上に、第１絶縁膜４１ｆとして、第１窒化シリコン層４１ａとなる第１窒化シリコン膜４１ａｆと、第１酸化アルミニウム層４１ｂとなる第１酸化アルミニウム膜４１ｂｆと、が形成される。第１絶縁膜４１ｆの形成には、ＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)法が用いられる。第１酸化アルミニウム膜４１ｂｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。第１酸化アルミニウム膜４１ｂｆの形成には、陽極酸化法やＡＬＤ（Atomic Layer Depisition）法を用いても良い。第１絶縁膜４１ｆを形成した後に熱処理を実施してもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、Ｎ２雰囲気下で、温度は２００℃～６００℃、好ましくは、３５０℃～５００℃である。
　図８（ｂ）に表すように、第１絶縁部４１の上に、半導体層５０となる半導体膜５０ｆが形成される。半導体膜５０ｆの形成には、ＤＣ反応性マグネトロンスパッタリング法が用いられる。この場合、Ａｒ／Ｏ２雰囲気下、または、Ａｒ／Ｏ２／Ｎ２雰囲気下で実施される。
　半導体膜５０ｆはパターニングされる。半導体膜５０ｆのパターニングには、例えば、酸溶液ウェットエッチングが用いられる。半導体膜５０ｆのパターニングには、反応性イオンエッチングを用いても良い。半導体膜５０ｆのパターニング後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、Ｎ２／Ｏ２雰囲気下で、温度が２００℃～６００℃、好ましくは、３００℃～５００℃である。
　図９（ａ）に表すように、半導体膜５０ｆの上に、第２酸化アルミニウム層４２ａとなる第２酸化アルミニウム膜４２ａｆが形成される。第２酸化アルミニウム膜４２ａｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。第２酸化アルミニウム膜４２ａｆの形成には、陽極酸化法を用いても良い。第２酸化アルミニウム膜４２ａｆの形成後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃～６００℃、好ましくは、３００℃～５００℃である。
　図９（ｂ）に表すように、半導体膜５０ｆの周りにおいて、第２酸化アルミニウム層４２ａ及び第１酸化アルミニウム層４１ｂをドライエッチングすることにより、溝部６０となる開口６０ｆが形成される。具体的には、ドライエッチングの一例である反応性イオンエッチング(Reactive Ion Etching：ＲＩＥ)法を用いる。イオンミリング法を用いてもよい。
　図１０（ａ）に表すように、第２酸化アルミニウム層４２ａの上に、第２窒化シリコン層４２ｂとなる第２窒化シリコン膜４２ｂｆが形成される。第２窒化シリコン膜４２ｂｆの形成には、例えば、ＰＥＣＶＤ法が用いられる。第２窒化シリコン膜４２ｂｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。なお、第２窒化シリコン膜４２ｂｆは、開口６０ｆの側壁にも形成され、溝部６０とされる。第２窒化シリコン膜４２ｂｆの形成後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃～６００℃、好ましくは、３００℃～５００℃である。
　図１０（ｂ）に表すように、第２窒化シリコン層４２ｂの上に、第３絶縁部４３となる第３絶縁膜４３ｆが形成される。第３絶縁膜４３ｆの材料には、例えば、酸化シリコン、酸窒化シリコンなどが用いられる。第３絶縁膜４３ｆの形成には、例えば、ＰＥＣＶＤ法が用いられる。第３絶縁膜４３ｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。第３絶縁膜４３ｆの形成後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃～６００℃、好ましくは、３００℃～５００℃である。
　図１１に表すように、第３絶縁部４３及び第２絶縁部４２に形成された開口に、ソース電極２０及びドレイン電極３０が形成される。第３絶縁部４３及び第２絶縁部４２においては、半導体膜５０ｆに到達する開口がドライエッチングにより形成される。具体的には、ドライエッチングの一例であるＲＩＥ法を用いることができる。
　半導体膜５０ｆの一部が除去され、凹部が形成される。これにより、半導体層５０が形成される。半導体膜５０ｆの一部は、ウェットエッチングにより除去される。具体的には、ウェットエッチングの一例である酸溶液ウェットエッチングを用いる。
　ソース電極２０及びドレイン電極３０となる導電膜が形成される。例えば、上記で形成された凹部に導電膜を埋め込む。この導電膜の形成には、例えば、ＤＣマグネトロンスパッタリング法を用いることができる。この場合、Ａｒ雰囲気下で実施される。導電膜の材料は、例えば、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、ＴａまたはＷである。この導電膜の形成には、ＤＣ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｎ２雰囲気下で実施される。導電膜の材料は、例えば、ＴｉＮ、ＴａＮまたはＭｏＮである。ＩＴＯ、ＩＺＯまたはＩｎＧａＺｎＯを用いる場合には、Ａｒ／Ｏ２雰囲気下とする。ＩｎＧａＺｎＯ：Ｎを用いる場合には、Ａｒ／Ｏ２／Ｎ２雰囲気下とする。
　導電膜をパターニングしてソース電極２０及びドレイン電極３０が形成される。パターニングには、反応性イオンエッチングが用いられる。パターニングには、酸溶液ウェットエッチングを用いてもよい。これにより、半導体層５０とソース電極２０とが接続され、半導体層５０とドレイン電極３０とが接続される。パターニング後に熱処理を実施してもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃～６００℃、好ましくは、２５０℃～３５０℃である。
　実施形態においては、ボトムゲート構造の薄膜トランジスタを備えた半導体装置の例について説明した。
　実施形態によれば、ボトムゲート構造の半導体装置において、窒化シリコン／酸化アルミニウムを含む絶縁層により、酸化物を含む半導体層を覆うことで、半導体層への水素の侵入を抑制することができる。このため、半導体層の低抵抗化を抑え、電気的特性の安定化を図ることができる。これにより、電気的特性の安定した半導体装置を提供することができる。
（第２の実施形態）
　図１２は、第２の実施形態に係る半導体装置を例示する模式的断面図である。　
　実施形態に係る半導体装置１１１は、ゲート電極１０の配置が第１の実施形態で説明した半導体装置１１０のゲート電極１０の配置と異なる。これ以外の基本的な構造は同様である。
　半導体装置１１１は、第１配線層１０１と、第２配線層１０２と、を含む。第１配線層１０１は、第２配線層１０２の上に設けられる。なお、この例においては、基板の図示を省略する。
　第２配線層１０２には、絶縁層２２０が設けられる。絶縁層２２０には、例えば、酸化シリコン（ＳｉＯｘ）が用いられる。
　第１配線層１０１は、第２配線層１０２の上に設けられる。第１配線層１０１には、薄膜トランジスタ１００ａが設けられる。薄膜トランジスタ１００ａは、ゲート電極１０と、ソース電極２０と、ドレイン電極３０と、第１絶縁部４１と、第２絶縁部４２と、半導体層５０と、を含む。
　半導体装置１１１は、第４絶縁部４４と、第５絶縁部４５と、第６絶縁部４６と、をさらに含む。第４絶縁部４４は、第２絶縁部４２の上に設けられる。第４絶縁部４４には、例えば、酸化アルミニウムが用いられる。この例において、ゲート電極１０は、第４絶縁部４４を介して半導体層５０の上に設けられる。第３絶縁部４３は、ゲート電極１０の上に設けられる。
　また、第５絶縁部４５は、第３絶縁部４３の上に設けられる。第５絶縁部４５には、例えば、窒化シリコンが用いられる。第６絶縁部４６は、第５絶縁部４５の上に設けられる。第６絶縁部４６には、例えば、酸化アルミニウムが用いられる。
　図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）、図１５（ａ）、図１５（ｂ）、図１６（ａ）、図１６（ｂ）、図１７（ａ）、図１７（ｂ）及び図１８は、第２の実施形態に係る半導体装置の製造方法を例示する模式的工程順断面図である。
　図１３（ａ）に表すように、第２配線層１０２の上に、第１絶縁部４１となる第１絶縁膜４１ｆとして、第１窒化シリコン層４１ａとなる第１窒化シリコン膜４１ａｆと、第１酸化アルミニウム層４１ｂとなる第１酸化アルミニウム膜４１ｂｆと、が形成される。第１絶縁膜４１ｆの形成には、ＰＥＣＶＤ法が用いられる。第１酸化アルミニウム膜４１ｂｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。第１酸化アルミニウム膜４１ｂｆの形成には、陽極酸化法やＡＬＤ法を用いても良い。第１絶縁膜４１ｆを形成した後に熱処理を実施してもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。
　図１３（ｂ）に表すように、第１絶縁部４１の上に、半導体層５０となる半導体膜５０ｆが形成される。半導体膜５０ｆの形成には、ＤＣ反応性マグネトロンスパッタリング法が用いられる。
　半導体膜５０ｆはパターニングされる。半導体膜５０ｆのパターニングには、例えば、酸溶液ウェットエッチングが用いられる。半導体膜５０ｆのパターニングには、反応性イオンエッチングを用いても良い。半導体膜５０ｆのパターニング後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。
　図１４（ａ）に表すように、半導体膜５０ｆの上に、第２酸化アルミニウム層４２ａとなる第２酸化アルミニウム膜４２ａｆが形成される。第２酸化アルミニウム膜４２ａｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。第２酸化アルミニウム膜４２ａｆの形成には、陽極酸化法やＡＬＤ法を用いても良い。第２酸化アルミニウム膜４２ａｆの形成後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。
　図１４（ｂ）に表すように、半導体膜５０ｆの周りにおいて、第２酸化アルミニウム層４２ａ及び第１酸化アルミニウム層４１ｂをドライエッチングすることにより、溝部６０となる開口６０ｆが形成される。具体的には、ドライエッチングの一例である反応性イオンエッチング法を用いる。イオンミリング法を用いてもよい。
　図１５（ａ）に表すように、第２酸化アルミニウム層４２ａの上に、第２窒化シリコン層４２ｂとなる第２窒化シリコン膜４２ｂｆが形成される。第２窒化シリコン膜４２ｂｆの形成には、例えば、ＰＥＣＶＤ法が用いられる。第２窒化シリコン膜４２ｂｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。なお、第２窒化シリコン膜４２ｂｆは、開口６０ｆの側壁にも形成される。第２窒化シリコン膜４２ｂｆの形成後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。
　図１５（ｂ）に表すように、第２窒化シリコン層４２ｂの上に、第４絶縁部４４となる第４絶縁膜４４ｆが形成される。第４絶縁膜４４ｆの材料には、例えば、酸化アルミニウムが用いられる。第４絶縁膜４４ｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。なお、第４絶縁膜４４ｆは、開口６０ｆの側壁に形成された第２窒化シリコン層４２ｂを覆うように形成され、溝部６０とされる。第４絶縁膜４４ｆの形成後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。
　図１６（ａ）に表すように、半導体膜５０ｆの一部において、第４絶縁部４４、第２窒化シリコン層４２ｂ及び第２酸化アルミニウム層４２ａをドライエッチングすることにより、開口６１ｆ、６２ｆが形成される。具体的には、ドライエッチングの一例である反応性イオンエッチング法を用いる。さらに、半導体膜５０ｆの一部が除去され、凹部が形成される。これにより、半導体層５０が形成される。半導体膜５０ｆの一部は、ウェットエッチングにより除去される。具体的には、ウェットエッチングの一例である酸溶液ウェットエッチングを用いる。
　図１６（ｂ）に表すように、半導体層５０の上に形成された第４絶縁部４４の上に、ゲート電極１０が形成される。なお、ゲート電極１０は、開口６１ｆ、６２ｆの側壁にも形成され、凹部６１、６２とされる。
　図１７（ａ）に表すように、第１ゲート電極１０及び第４絶縁部４４の上に、第３絶縁部４３となる第３絶縁膜４３ｆが形成される。第３絶縁膜４３ｆの材料には、例えば、酸化シリコン、酸窒化シリコンなどが用いられる。第３絶縁膜４３ｆの形成には、例えば、ＰＥＣＶＤ法が用いられる。第３絶縁膜４３ｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。第３絶縁膜４３ｆの形成後に熱処理を行ってもよい。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。
　図１７（ｂ）に表すように、第３絶縁部４３に形成された開口に、ソース電極２０及びドレイン電極３０が形成される。第３絶縁部４３においては、ゲート電極１０に到達する開口がドライエッチングにより形成される。具体的には、ドライエッチングの一例であるＲＩＥ法を用いることができる。イオンミリング法を用いてもよい。
　図１８に表すように、ソース電極２０及びドレイン電極３０が形成された第３絶縁部４３の上に、第５絶縁部４５が形成される。そしてさらに、第５絶縁部４５の上に第６絶縁部４６が形成される。第５絶縁部４５の材料には、例えば、窒化シリコンが用いられる。第６絶縁部４６の材料には、例えば、酸化アルミニウムが用いられる。
　実施形態においては、トップゲート構造の薄膜トランジスタを備えた半導体装置の例について説明した。
　実施形態によれば、トップゲート構造の半導体装置においても、窒化シリコン／酸化アルミニウムを含む絶縁層により、酸化物を含む半導体層を覆うことで、半導体層への水素の侵入を抑制することができる。このため、半導体層の低抵抗化を抑え、電気的特性の安定化を図ることができる。これにより、電気的特性の安定した半導体装置を提供することができる。
　実施形態によれば、電気的特性が安定した半導体装置が提供できる。
　以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、基板、半導体層、ソース電極、ドレイン電極、第１絶縁部及び第２絶縁部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
　また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
　その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
　その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１０…ゲート電極、　２０…ソース電極、　３０…ドレイン電極、　４１…第１絶縁部、　４１ａ…第１窒化シリコン層、　４１ａｆ…第１窒化シリコン膜、　４１ｂ…第１酸化アルミニウム層、　４１ｂｆ…第１酸化アルミニウム膜、　４１ｆ…第１絶縁膜、　４２…第２絶縁部、　４２ａ…第２酸化アルミニウム層、　４２ａｆ…第２酸化アルミニウム膜、　４２ｂ…第２窒化シリコン層、　４２ｂｆ…第２窒化シリコン膜、　４３…第３絶縁部、　４３ｆ…第３絶縁膜、　４４…第４絶縁部、　４４ｆ…第４絶縁膜、　４５…第５絶縁部、　４６…第６絶縁部、　５０…半導体層、　５０ｆ…半導体膜、　６０…溝部、　６０ｆ、６１ｆ、６２ｆ…開口、　６１、６２…凹部、　１００、１００ａ…薄膜トランジスタ、　１０１…第１配線層、　１０２…第２配線層、　１０３…基板、　１１０、１１１…半導体装置、　２００…半導体素子、　２０１…ゲート電極、　２０２…ソース電極、　２０３…ドレイン電極、　２０４…ゲート絶縁層、　２０５…素子分離層、　２１０、２２０…絶縁層

Claims (10)

  1. 　基板と、
    　酸化物を含み、第１方向において前記基板と離間した半導体層と、
    　前記半導体層と電気的に接続されたソース電極と、
    　前記半導体層と電気的に接続され、前記第１方向と交差する第２方向において前記ソース電極と並ぶドレイン電極と、
    　前記基板と前記半導体層との間に設けられた第１絶縁部と、
    　第２絶縁部であって、前記第１絶縁部と前記第２絶縁部との間に前記半導体層が設けられた前記第２絶縁部と、
    　を備え、
    　前記第１絶縁部は、第１窒化シリコン層と、前記第１窒化シリコン層に積層された第１酸化アルミニウム層と、を含み、
    　前記第２絶縁部は、第２酸化アルミニウム層と、前記第２酸化アルミニウム層に積層された第２窒化シリコン層と、を含む半導体装置。
  2. 　前記第１絶縁部は、前記第１窒化シリコン層と前記第１酸化アルミニウム層との間に位置する第１層を含み、
    　前記第２絶縁部は、前記第２酸化アルミニウム層と前記第２窒化シリコン層との間に位置する第２層を含む請求項１記載の半導体装置。
  3. 　前記第１層の窒素の割合は、前記第２層の窒素の割合よりも大きく、
    　前記第１層の酸素の割合は、前記第２層の酸素の割合よりも小さく、
    　前記第１層のアルミニウムの割合は、前記第２層のアルミニウムの割合よりも小さく、
    　前記第１層のシリコンの割合は、前記第２層のシリコンの割合よりも大きい請求項２記載の半導体装置。
  4. 　前記第２絶縁部の上に設けられた第３絶縁部をさらに備え、
    　前記第３絶縁部は、
    　　前記第１方向において前記半導体層と重なる第１領域と、
    　　前記第２方向において前記第１領域と並び前記第１方向において前記半導体層と重ならない第２領域と、
    　を含み、
    　前記第２領域の一部は、前記第１方向において前記第１層及び前記第２層と重ならない請求項２または３に記載の半導体装置。
  5. 　前記第２領域の前記一部は、前記半導体層の周りに設けられた溝部を含む請求項４記載の半導体装置。
  6. 　前記第３絶縁部は、酸化シリコン及び酸窒化シリコンのいずれかを含む請求項４または５に記載の半導体装置。
  7. 　前記第１酸化アルミニウム層は、前記第１窒化シリコン層と前記半導体層との間に設けられ、
    　前記第２酸化アルミニウム層は、前記第２窒化シリコン層と前記半導体層との間に設けられる請求項１～６のいずれか１つに記載の半導体装置。
  8. 　前記第１窒化シリコン層の厚さは、１０ナノメートル以上１００ナノメートル以下であり、
    　前記第１酸化アルミニウム層の厚さは、５ナノメートル以上１００ナノメートル以下であり、
    　前記第２酸化アルミニウム層の厚さは、５ナノメートル以上１００ナノメートル以下であり、
    　前記第２窒化シリコン層の厚さは、１０ナノメートル以上１００ナノメートル以下である請求項１～７のいずれか１つに記載の半導体装置。
  9. 　ゲート電極をさらに備え、
    　前記第１絶縁部は、前記半導体層と前記ゲート電極との間に設けられ、
    　前記半導体層は、インジウム、ガリウム及び亜鉛の少なくともいずれかの酸化物を含む請求項１～８のいずれか１つに記載の半導体装置。
  10. 　ゲート電極をさらに備え、
    　前記第２絶縁部は、前記半導体層と前記ゲート電極との間に設けられ、
    　前記半導体層は、インジウム、ガリウム及び亜鉛の少なくともいずれかの酸化物を含む請求項１～８のいずれか１つに記載の半導体装置。
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