JPH02271672A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02271672A JPH02271672A JP9368589A JP9368589A JPH02271672A JP H02271672 A JPH02271672 A JP H02271672A JP 9368589 A JP9368589 A JP 9368589A JP 9368589 A JP9368589 A JP 9368589A JP H02271672 A JPH02271672 A JP H02271672A
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- 239000000758 substrate Substances 0.000 claims abstract description 19
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- 239000011229 interlayer Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、交互に異なる導電形をもって隣接する４層を
有する半導体基板を流れる電流をオン。
有する半導体基板を流れる電流をオン。
オフすることのできる、特に電力用として用いられる半
導体装置に関する。
導体装置に関する。
電力用の半導体装置としては、バイポーラトランジスタ
やサイリスタをはじめとして、最近では電力用たて型Ｍ
ＯＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ （以下ＩＧ
ＢＴと記す）などの開発が進められている。このうちＩ
ＧＢＴは、第２図に示すバイポーラトランジスタ２１
のベースをＭＯＳＦＥＴ２２により駆動するもので、ゲ
ート駆動ができ、素子抵抗が小さく電流密度が高いとい
う特長をもヮている。第３図はＮチャネルＭＯＳＦＥＴ
をもつＩ ＧＢＴの断面構造を示す、すなわち、Ｐ０コ
レクタ層３１の上にＮバッファ層３２を介してＮ−層３
３が積層され、このＮ−層の表面部にＰベース層３４が
選択的に形成されている。さらに、Ｐ層３４の表面部に
Ｎ゛エミッタ層３５が選択的に形成され、Ｎ−層３３と
Ｎ°層３５にはさまれた領域をチャネル形成領域として
その上に絶縁膜３６を介して多結晶シリコンゲート３７
が設けられ、ゲート端子Ｇに接続されている。２層３４
とＮ３層３５にはエミッタ端子Ｅに接続されるエミッタ
電極３７が接触し、Ｐ゛層３１にはコレクタ端子Ｃに接
続されるコレクタ電極３８が接触している。第２図のＰ
ＮＰバイポーラトランジスタ２１は２９層３１．８層３
２．Ｎ−層３３および２層３４から構成され、ＭＯＳＦ
ＥＴ２２はＮ。
やサイリスタをはじめとして、最近では電力用たて型Ｍ
ＯＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ （以下ＩＧ
ＢＴと記す）などの開発が進められている。このうちＩ
ＧＢＴは、第２図に示すバイポーラトランジスタ２１
のベースをＭＯＳＦＥＴ２２により駆動するもので、ゲ
ート駆動ができ、素子抵抗が小さく電流密度が高いとい
う特長をもヮている。第３図はＮチャネルＭＯＳＦＥＴ
をもつＩ ＧＢＴの断面構造を示す、すなわち、Ｐ０コ
レクタ層３１の上にＮバッファ層３２を介してＮ−層３
３が積層され、このＮ−層の表面部にＰベース層３４が
選択的に形成されている。さらに、Ｐ層３４の表面部に
Ｎ゛エミッタ層３５が選択的に形成され、Ｎ−層３３と
Ｎ°層３５にはさまれた領域をチャネル形成領域として
その上に絶縁膜３６を介して多結晶シリコンゲート３７
が設けられ、ゲート端子Ｇに接続されている。２層３４
とＮ３層３５にはエミッタ端子Ｅに接続されるエミッタ
電極３７が接触し、Ｐ゛層３１にはコレクタ端子Ｃに接
続されるコレクタ電極３８が接触している。第２図のＰ
ＮＰバイポーラトランジスタ２１は２９層３１．８層３
２．Ｎ−層３３および２層３４から構成され、ＭＯＳＦ
ＥＴ２２はＮ。
層３５をソース、Ｎ−層３３をドレインとし、その間の
２層３４上に上述のように絶縁膜３６を介してゲート３
７を設けることにより構成される。
２層３４上に上述のように絶縁膜３６を介してゲート３
７を設けることにより構成される。
第２図、第３図を引用したＩＧＢＴでは、Ｎ・層３５．
Ｐ層３４およびＮ層３３からなるＮＰＮ ）ランジスタ
２３が存在し、ＰＮＰ トランジスタ２１と共に寄生サ
イリスタを形成する。このため、Ｅ端子。
Ｐ層３４およびＮ層３３からなるＮＰＮ ）ランジスタ
２３が存在し、ＰＮＰ トランジスタ２１と共に寄生サ
イリスタを形成する。このため、Ｅ端子。
Ｃ端子間の電流密度を増加させると、このサイリスタが
動作してしまい、もはやＭＯＳＦＥＴ２２によりＩＧＥ
Ｔの電流制御ができなくなり、素子が破壊する、いわゆ
るラッチアップという問題が生ずる。
動作してしまい、もはやＭＯＳＦＥＴ２２によりＩＧＥ
Ｔの電流制御ができなくなり、素子が破壊する、いわゆ
るラッチアップという問題が生ずる。
本発明の目的は、主電流が半導体基板の両面の間に流れ
て高い電流密度をとることができ、使い易い絶縁ゲート
駆動であり、かつラッチアップが起こることなく、ゲー
ト駆動により確実にオン。
て高い電流密度をとることができ、使い易い絶縁ゲート
駆動であり、かつラッチアップが起こることなく、ゲー
ト駆動により確実にオン。
オフできる半導体装置を提供することにある。
上記の目的の達成のために、本発明の半導体装置は、厚
さ方向に順次隣接する２１４７７層、Ｎベース層、Ｐベ
ース層、Ｎエミッタ層の４層を有する半導体基板の一面
上に層間絶縁膜を介して形成した半導体層とその上に絶
縁膜を介して設けられるゲートとからなるＭＯＳ Ｆ
ＥＴを２個備え、両ＭＯＳ Ｆ ＥＴのソース層は一つ
の主端子に接続され、一つのＭＯＳＦＥＴのドレイン層
は前記４層のうちの基板の前記一面側のエミッタ層と基
板上の配線により接続され、他のＭＯＳＦＥＴのドレイ
ン層はそのエミッタ層に隣接するベース層と基板上の配
線により接続され、基板の他面側のエミッタ層は他の主
端子に接続されたものとする。
さ方向に順次隣接する２１４７７層、Ｎベース層、Ｐベ
ース層、Ｎエミッタ層の４層を有する半導体基板の一面
上に層間絶縁膜を介して形成した半導体層とその上に絶
縁膜を介して設けられるゲートとからなるＭＯＳ Ｆ
ＥＴを２個備え、両ＭＯＳ Ｆ ＥＴのソース層は一つ
の主端子に接続され、一つのＭＯＳＦＥＴのドレイン層
は前記４層のうちの基板の前記一面側のエミッタ層と基
板上の配線により接続され、他のＭＯＳＦＥＴのドレイ
ン層はそのエミッタ層に隣接するベース層と基板上の配
線により接続され、基板の他面側のエミッタ層は他の主
端子に接続されたものとする。
本発明による半導体装置は、サイリスクと二つのＭＯＳ
ＦＥＴからなり、その等価回路の一例は第４図に示す通
りである。すなわち、ＮＰＮ ）ランジスタ４１とＰＮ
Ｐ ）ランジスタ４２とから構成されるサイリスタのＮ
エミッタに第一のＭＯＳＦＥＴ４３のドレインが、Ｐベ
ースに第二のＭＯＳＦＥＴ４４のドレインが接続され、
これらが二つの主端子Ｅ、Ａの間に存在する。この半導
体装置の第一のＭＯＳＦＥＴ４３のゲートにエミッタ端
子已に対して一定の電圧を印加して第一のＭＯＳＦＥＴ
４３をオン状態にし、第二のＭＯＳＦＥＴ４４のゲート
の電位をエミッタ端子以下の電位にして第二のＭＯＳＦ
ＥＴ４４をオフ状態にすると、トランジスタ４１．４２
からなるサイリスタがブレークオーバして導通状態にな
る。もちろん、第一、第二のＭＯ３Ｆ Ｅ Ｔ４３．４
４の双方をオン状態にしてもサイリスクは導通状態にな
るが、サイリスタ効果が弱いためスイッチング速度が遅
くなる。逆に第一のＭＯＳＦＥＴ４３をオフ状Ｍにし、
第二のＭＯＳＦＥＴ４４をオン状態にすると、７！１流
はＰベース層からエミッタ端子Ｅに引き抜かれ、サイリ
スタは非導通状態になる。同様な動作は第一のＭＯＳＦ
ＥＴをサイリスタの２１４７７層に、第二のＭＯＳＦＥ
ＴをＮベース層に接続したときにも行わせることができ
る。このように本発明に基づく半導体装置は、ＩＧＢＴ
と同様絶縁ゲートでオン、オフ駆動ができるが、バイポ
ーラトランジスタを使ったＩＧＢＴと異なり電流が半導
体基板のほぼ全面を厚さ方向に流れるサイリスタを使っ
ているため電流密度を高くとることができる。またＩＧ
ＢＴのような寄生効果が全くないので、ラッチアンプに
よる破壊の問題がない。
ＦＥＴからなり、その等価回路の一例は第４図に示す通
りである。すなわち、ＮＰＮ ）ランジスタ４１とＰＮ
Ｐ ）ランジスタ４２とから構成されるサイリスタのＮ
エミッタに第一のＭＯＳＦＥＴ４３のドレインが、Ｐベ
ースに第二のＭＯＳＦＥＴ４４のドレインが接続され、
これらが二つの主端子Ｅ、Ａの間に存在する。この半導
体装置の第一のＭＯＳＦＥＴ４３のゲートにエミッタ端
子已に対して一定の電圧を印加して第一のＭＯＳＦＥＴ
４３をオン状態にし、第二のＭＯＳＦＥＴ４４のゲート
の電位をエミッタ端子以下の電位にして第二のＭＯＳＦ
ＥＴ４４をオフ状態にすると、トランジスタ４１．４２
からなるサイリスタがブレークオーバして導通状態にな
る。もちろん、第一、第二のＭＯ３Ｆ Ｅ Ｔ４３．４
４の双方をオン状態にしてもサイリスクは導通状態にな
るが、サイリスタ効果が弱いためスイッチング速度が遅
くなる。逆に第一のＭＯＳＦＥＴ４３をオフ状Ｍにし、
第二のＭＯＳＦＥＴ４４をオン状態にすると、７！１流
はＰベース層からエミッタ端子Ｅに引き抜かれ、サイリ
スタは非導通状態になる。同様な動作は第一のＭＯＳＦ
ＥＴをサイリスタの２１４７７層に、第二のＭＯＳＦＥ
ＴをＮベース層に接続したときにも行わせることができ
る。このように本発明に基づく半導体装置は、ＩＧＢＴ
と同様絶縁ゲートでオン、オフ駆動ができるが、バイポ
ーラトランジスタを使ったＩＧＢＴと異なり電流が半導
体基板のほぼ全面を厚さ方向に流れるサイリスタを使っ
ているため電流密度を高くとることができる。またＩＧ
ＢＴのような寄生効果が全くないので、ラッチアンプに
よる破壊の問題がない。
第１図は本発明の一実施例の半導体装置を示す。
シリコン基板は、通常のサイリスクと同様にＰエミッタ
層１．Ｎ−ベースｌ１ｉ２．Ｐベース層３およびＮ１エ
ミッタ層の４層からなる。このシリコン基板表面を層間
絶縁膜としての酸化膜５で覆い、その上に多結晶シリコ
ン層を形成し、さらに不純物ドープによりＮ°ソースＭ
６と第−Ｎ° ドレイン７１８１および第二Ｎ゛ ドレ
イン層８２とそれらの間にそれぞれはさまれる２層７１
．７２とに区分する。
層１．Ｎ−ベースｌ１ｉ２．Ｐベース層３およびＮ１エ
ミッタ層の４層からなる。このシリコン基板表面を層間
絶縁膜としての酸化膜５で覆い、その上に多結晶シリコ
ン層を形成し、さらに不純物ドープによりＮ°ソースＭ
６と第−Ｎ° ドレイン７１８１および第二Ｎ゛ ドレ
イン層８２とそれらの間にそれぞれはさまれる２層７１
．７２とに区分する。
次いでチャネル形成領域である２層７１．７２の上に図
示しないゲート酸化膜を介して第−ＭＯ５ＦＥＴのゲー
ト９１．第二ＭＯＳＦＥＴのゲート９２を設ける。第一
ゲート９１はゲート端子ＧＩと、第二ゲート９２はゲー
ト端子Ｇｔ と接続される。ソース層６にはエミンタ端
子Ｅに接続されるエミッタ電橋１０が接触し、第一ドレ
イン層８１は配［１１を介してＮエミッタ層４と、第ニ
ドレイン層８２は配線１２を介してＰベース層３と接続
される。Ｐエミッタ層１にはアノード端子Ａと接続され
るアノード′を極１３が接触している。これにより第４
図に示した等価回路をもつ半導体装置が得られる。ＭＯ
ＳＦＥＴを構成する多結晶シリコン層をレーザアニール
で単結晶化すれば特性が向上することはもちろんである
。
示しないゲート酸化膜を介して第−ＭＯ５ＦＥＴのゲー
ト９１．第二ＭＯＳＦＥＴのゲート９２を設ける。第一
ゲート９１はゲート端子ＧＩと、第二ゲート９２はゲー
ト端子Ｇｔ と接続される。ソース層６にはエミンタ端
子Ｅに接続されるエミッタ電橋１０が接触し、第一ドレ
イン層８１は配［１１を介してＮエミッタ層４と、第ニ
ドレイン層８２は配線１２を介してＰベース層３と接続
される。Ｐエミッタ層１にはアノード端子Ａと接続され
るアノード′を極１３が接触している。これにより第４
図に示した等価回路をもつ半導体装置が得られる。ＭＯ
ＳＦＥＴを構成する多結晶シリコン層をレーザアニール
で単結晶化すれば特性が向上することはもちろんである
。
２層１．Ｎ層２．Ｐ層３．８層４からなるサイリスタ通
電容量が１ｄ当たり １００Ａとするとき、この電流を
流す第一のＭＯＳ Ｆ ＥＴの大きさを考えると、ＭＯ
ＳＦＥＴＩ電圧降下０．４Ｖ、ゲート酸化膜の厚さ５０
０人、２層７１のソース、ドレイン間の長さ５μの条件
から計算してＭＯＳＦＥＴの面積は０．７５．：ｉとな
り、サイリスタ基板の上に載せることが可能である。な
おこの半導体装置の耐圧はＮベースＮ２とＰベース層３
０間で負担されるので、二つのＭＯＳＦＥＴの耐圧は低
くてよい。
電容量が１ｄ当たり １００Ａとするとき、この電流を
流す第一のＭＯＳ Ｆ ＥＴの大きさを考えると、ＭＯ
ＳＦＥＴＩ電圧降下０．４Ｖ、ゲート酸化膜の厚さ５０
０人、２層７１のソース、ドレイン間の長さ５μの条件
から計算してＭＯＳＦＥＴの面積は０．７５．：ｉとな
り、サイリスタ基板の上に載せることが可能である。な
おこの半導体装置の耐圧はＮベースＮ２とＰベース層３
０間で負担されるので、二つのＭＯＳＦＥＴの耐圧は低
くてよい。
本発明によれば、サイリスタの一方のエミフタ層と隣接
するベース層にそれぞれＳｏｌ技術でサイリスク基板上
に形成されるＭＯＳＦＥＴを接続することにより、絶縁
ゲート駆動によりオンオフできるので使い易く、Ｉ Ｇ
ＢＴに比して電流密度の高い半導体装置が得られた。し
かもＴ ＧＢＴにあるランチアンプ現象がないという利
点を有し、制御性の良い電力用半導体装１として極めて
有用である。
するベース層にそれぞれＳｏｌ技術でサイリスク基板上
に形成されるＭＯＳＦＥＴを接続することにより、絶縁
ゲート駆動によりオンオフできるので使い易く、Ｉ Ｇ
ＢＴに比して電流密度の高い半導体装置が得られた。し
かもＴ ＧＢＴにあるランチアンプ現象がないという利
点を有し、制御性の良い電力用半導体装１として極めて
有用である。
第１図は本発明の一実施例の半導体装置の断面図、第２
図はＩ ＧＢＴの等価回路図、第３図は第２図のＩＧＢ
Ｔの断面図、第４図は第１図の半導体装置の等価回路図
である。 １；Ｐエミッタ層、ＩＮベース層、３；Ｐベース層、４
：Ｎエミッタ層、５：酸化膜、６：ソース層、７１．７
２：チャネル形成領域、８１．８２ニドレイン層、９１
，９２：ゲート、ｌＯ：エミソタ電極、１１、１２＝配
線、１３ニアノード電極。 ハ 第１図 Ｃ 第２図 第３図 第４図
図はＩ ＧＢＴの等価回路図、第３図は第２図のＩＧＢ
Ｔの断面図、第４図は第１図の半導体装置の等価回路図
である。 １；Ｐエミッタ層、ＩＮベース層、３；Ｐベース層、４
：Ｎエミッタ層、５：酸化膜、６：ソース層、７１．７
２：チャネル形成領域、８１．８２ニドレイン層、９１
，９２：ゲート、ｌＯ：エミソタ電極、１１、１２＝配
線、１３ニアノード電極。 ハ 第１図 Ｃ 第２図 第３図 第４図
Claims (1)
- １）厚さ方向に順次隣接するＰエミッタ層、Ｎベース層
、Ｐベース層、Ｎエミッタ層の４層を有する半導体基板
の一面上に層間絶縁膜を介して形成した半導体層とその
上に絶縁膜を介して設けられるゲートとからなるＭＯＳ
ＦＥＴを２個備え、両ＭＯＳＦＥＴのソース層は一つの
主端子に接続され、一つのＭＯＳＦＥＴのドレイン層は
前記４層のうちの基板の前記一面側のエミッタ層と基板
上の配線により接続され、他のＭＯＳＦＥＴのドレイン
層はそのエミッタ層に隣接するベース層と基板上の配線
により接続され、基板の他面側のエミッタ層は他の主端
子に接続されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9368589A JPH02271672A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9368589A JPH02271672A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271672A true JPH02271672A (ja) | 1990-11-06 |
Family
ID=14089263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9368589A Pending JPH02271672A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05509443A (ja) * | 1991-01-09 | 1993-12-22 | フラウンホーファー−ゲゼルシャフト・ツア・フォルデルング・デア・アンゲヴァンテン・フォルシュング・エー・ファウ | 集積パワースイッチ構造 |
| JP2006526272A (ja) * | 2003-05-19 | 2006-11-16 | エスティマイクロエレクトロニクス ソシエタ ア レスポンサビリタ リミタータ | 高速切替え速度を有する電源装置及びその製造方法 |
-
1989
- 1989-04-13 JP JP9368589A patent/JPH02271672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05509443A (ja) * | 1991-01-09 | 1993-12-22 | フラウンホーファー−ゲゼルシャフト・ツア・フォルデルング・デア・アンゲヴァンテン・フォルシュング・エー・ファウ | 集積パワースイッチ構造 |
| JP2006526272A (ja) * | 2003-05-19 | 2006-11-16 | エスティマイクロエレクトロニクス ソシエタ ア レスポンサビリタ リミタータ | 高速切替え速度を有する電源装置及びその製造方法 |
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