JPWO2019142406A1 - 炭化珪素半導体装置 - Google Patents

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Abstract

炭化珪素半導体装置は、炭化珪素基板と、ゲートパッドと、ドレイン電極とを有している。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。ゲートパッドは、第１主面に対面する。ドレイン電極は、第２主面に接する。炭化珪素基板は、第２主面を構成し、かつ第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域と、第３不純物領域上に設けられ、第１主面を構成し、かつ第２導電型を有する第４不純物領域とを含んでいる。第１不純物領域、第２不純物領域、第３不純物領域および第４不純物領域の各々は、ゲートパッドとドレイン電極との間にある。

Description

本開示は、炭化珪素半導体装置に関する。本出願は、２０１８年１月２２日に出願した日本特許出願である特願２０１８−００８３７４号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
特開２０１７−１１０３１号公報（特許文献１）には、炭化珪素基板の主面にゲートトレンチが設けられたトレンチ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
特開２０１７−１１０３１号公報
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲートパッドと、ドレイン電極とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。ゲートパッドは、第１主面に対面する。ドレイン電極は、第２主面に接する。炭化珪素基板は、第２主面を構成し、かつ第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域と、第３不純物領域上に設けられ、第１主面を構成し、かつ第２導電型を有する第４不純物領域とを含んでいる。第１不純物領域、第２不純物領域、第３不純物領域および第４不純物領域の各々は、ゲートパッドとドレイン電極との間にある。
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲートパッドと、ドレイン電極と、ソース電極とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。ゲートパッドは、第１主面に対面する。ドレイン電極は、第２主面に接する。ソース電極は、第１主面上にある。炭化珪素基板は、第２主面を構成し、かつ第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域と、第３不純物領域上に設けられ、第１主面を構成し、かつ第２導電型を有する第４不純物領域とを含んでいる。第１不純物領域、第２不純物領域、第３不純物領域および第４不純物領域の各々は、ゲートパッドとドレイン電極との間にある。第２不純物領域は、ソース電極と電気的に接続されている。第１主面に対して垂直な方向から見て、第２不純物領域および第４不純物領域の各々の面積は、ゲートパッドの面積以上である。
図１は、図３のＩ−Ｉ線に沿った矢視断面模式図である。 図２は、図３のＩＩ−ＩＩ線に沿った矢視断面模式図である。 図３は、本実施形態に係る炭化珪素半導体装置の構成を示す平面模式図である。 図４は、第２不純物領域とゲートパッドとの位置関係を示す平面模式図である。 図５は、第４不純物領域とゲートパッドとの位置関係を示す平面模式図である。 図６は、本実施形態に係る炭化珪素半導体装置の製造方法の第１工程を示す断面模式図である。 図７は、本実施形態に係る炭化珪素半導体装置の製造方法の第２工程を示す断面模式図である。 図８は、本実施形態に係る炭化珪素半導体装置の製造方法の第３工程を示す断面模式図である。 図９は、本実施形態に係る炭化珪素半導体装置の製造方法の第４工程を示す断面模式図である。 図１０は、本実施形態に係る炭化珪素半導体装置の製造方法の第５工程を示す断面模式図である。
［本開示の実施形態の概要］
まず、本開示の実施形態の概要について説明する。
（１）本開示に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲートパッド５と、ドレイン電極４０とを備えている。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。ゲートパッド５は、第１主面１に対面する。ドレイン電極４０は、第２主面２に接する。炭化珪素基板１０は、第２主面２を構成し、かつ第１導電型を有する第１不純物領域１１と、第１不純物領域１１上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１２と、第２不純物領域１２上に設けられ、かつ第１導電型を有する第３不純物領域１３と、第３不純物領域１３上に設けられ、第１主面１を構成し、かつ第２導電型を有する第４不純物領域１４とを含んでいる。第１不純物領域１１、第２不純物領域１２、第３不純物領域１３および第４不純物領域１４の各々は、ゲートパッド５とドレイン電極４０との間にある。
（２）上記（１）に係る炭化珪素半導体装置１００は、第１主面１上にあるソース電極３６をさらに備えていてもよい。第２不純物領域１２は、ソース電極３６と電気的に接続されていてもよい。
（３）上記（１）または（２）に係る炭化珪素半導体装置１００において、第２不純物領域１２の不純物濃度は、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下であってもよい。
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置１００において、第２不純物領域１２の厚みは、１００ｎｍ以上２μｍ以下であってもよい。
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置１００において、第４不純物領域１４の不純物濃度は、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下であってもよい。
（６）上記（１）〜（５）のいずれかに係る炭化珪素半導体装置１００において、第４不純物領域１４の厚みは、１００ｎｍ以上２μｍ以下であってもよい。
（７）上記（１）〜（６）のいずれかに係る炭化珪素半導体装置１００において、第１主面１に対して垂直な方向から見て、第２不純物領域１２の面積は、ゲートパッド５の面積以上であってもよい。
（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置１００において、第１主面１に対して垂直な方向から見て、第４不純物領域１４の面積は、ゲートパッド５の面積以上であってもよい。
（９）本開示に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲートパッド５と、ドレイン電極４０と、ソース電極３６とを備えている。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。ゲートパッド５は、第１主面１に対面する。ドレイン電極４０は、第２主面２に接する。ソース電極３６は、第１主面１上にある。炭化珪素基板１０は、第２主面２を構成し、かつ第１導電型を有する第１不純物領域１１と、第１不純物領域１１上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１２と、第２不純物領域１２上に設けられ、かつ第１導電型を有する第３不純物領域１３と、第３不純物領域１３上に設けられ、第１主面１を構成し、かつ第２導電型を有する第４不純物領域１４とを含んでいる。第１不純物領域１１、第２不純物領域１２、第３不純物領域１３および第４不純物領域１４の各々は、ゲートパッド５とドレイン電極４０との間にある。第２不純物領域１２は、ソース電極３６と電気的に接続されている。第１主面１に対して垂直な方向から見て、第２不純物領域１２および第４不純物領域１４の各々の面積は、ゲートパッド５の面積以上である。
（１０）上記（９）に係る炭化珪素半導体装置１００において、第２不純物領域１２の不純物濃度は、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下であってもよい。
（１１）上記（９）または（１０）に係る炭化珪素半導体装置１００において、第２不純物領域１２の厚みは、１００ｎｍ以上２μｍ以下であってもよい。
（１２）上記（９）〜（１１）のいずれかに係る炭化珪素半導体装置１００において、第４不純物領域１４の不純物濃度は、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下であってもよい。
（１３）上記（９）〜（１２）のいずれかに係る炭化珪素半導体装置１００において、第４不純物領域１４の厚みは、１００ｎｍ以上２μｍ以下であってもよい。
［本開示の実施形態の詳細］
以下、実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
まず、本実施形態に係る炭化珪素半導体装置１００の一例としてのＭＯＳＦＥＴ１００の構成について説明する。
図１および図２に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲートパッド５と、ドレイン電極４０と、ゲート接続部６と、第１絶縁膜３と、第１層間絶縁膜４と、第２層間絶縁膜３３と、ゲート電極３２と、ゲート絶縁膜３４と、ソース電極３６と、ソース配線３５とを主に有している。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素基板１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。
第１主面１は、｛０００１｝面または｛０００１｝面に対して、オフ方向に８°以下のオフ角だけ傾斜した面である。第１主面１は、たとえば（０００１）面または（０００１）面に対して、オフ方向に８°以下のオフ角だけ傾斜した面である。代替的に、第１主面１は、（０００−１）面または（０００−１）面に対して、オフ方向に８°以下のオフ角だけ傾斜した面であってもよい。オフ方向は、たとえば＜１１−２０＞方向であってもよいし、＜１−１００＞方向であってもよい。オフ角は、たとえば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
図１に示されるように、炭化珪素基板１０は、第１不純物領域１１と、第２不純物領域１２と、第３不純物領域１３と、第４不純物領域１４とを含んでいる。第１不純物領域１１は、たとえば窒素（Ｎ）などのｎ型不純物を含み、ｎ型（第１導電型）を有する。第１不純物領域１１は、第２主面２を構成する。第１不純物領域１１は、炭化珪素単結晶基板１５と、炭化珪素層１６とを有している。炭化珪素層１６は、炭化珪素単結晶基板１５上に設けられている。炭化珪素単結晶基板１５は、第２主面２を構成する。炭化珪素層１６が含むｎ型不純物の濃度は、炭化珪素単結晶基板１５が含むｎ型不純物の濃度よりも低くてもよい。炭化珪素層１６は、第２不純物領域１２に接する。
第２不純物領域１２は、第１不純物領域１１上に設けられている。第２不純物領域１２は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。第２不純物領域１２のｐ型不純物の濃度は、たとえば１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である。第２不純物領域１２のｐ型不純物の濃度の下限は、特に限定されないが、たとえば１×１０１７ｃｍ−３以上であってもよいし、５×１０１７ｃｍ−３以上であってもよい。第２不純物領域１２のｐ型不純物の濃度の上限は、特に限定されないが、たとえば１×１０19ｃｍ−３以下であってもよいし、５×１０１8ｃｍ−３以下であってもよい。
第２不純物領域１２の厚みは、たとえば１００ｎｍ以上２μｍ以下である。第２不純物領域１２の厚みの下限は、特に限定されないが、たとえば０．５μｍ以上であってもよいし、０．８μｍ以上であってもよい。第２不純物領域１２の厚みの上限は、特に限定されないが、たとえば１．５μｍ以下であってもよいし、１．２μｍ以下であってもよい。
第３不純物領域１３は、第２不純物領域１２上に設けられている。第３不純物領域１３は、第２不純物領域１２と第４不純物領域１４との間に設けられている。第３不純物領域１３は、第２不純物領域１２および第４不純物領域１４の各々に接している。第３不純物領域１３は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有する。第３不純物領域１３のｎ型不純物の濃度は、炭化珪素層１６のｎ型不純物の濃度と同じであってもよいし、異なっていてもよい。
第４不純物領域１４は、第３不純物領域１３上に設けられている。第４不純物領域１４は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型を有する。第４不純物領域１４は、第１主面１を構成している。第４不純物領域１４の不純物濃度は、たとえば１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である。第４不純物領域１４のｐ型不純物の濃度の下限は、特に限定されないが、たとえば１×１０１7ｃｍ−３以上であってもよいし、５×１０１7ｃｍ−３以上であってもよい。第４不純物領域１４のｐ型不純物の濃度の上限は、特に限定されないが、たとえば１×１０１9ｃｍ−３以下であってもよいし、５×１０１8ｃｍ−３以下であってもよい。
第４不純物領域１４の厚みは、たとえば１００ｎｍ以上２μｍ以下である。第４不純物領域１４の厚みの下限は、特に限定されないが、たとえば０．５μｍ以上であってもよいし、０．８μｍ以上であってもよい。第４不純物領域１４の厚みの上限は、特に限定されないが、たとえば１．５μｍ以下であってもよいし、１．２μｍ以下であってもよい。
第１絶縁膜３は、第１主面１上に設けられている。第１絶縁膜３は、第１主面１において、第４不純物領域１４に接している。第１絶縁膜３は、たとえば二酸化珪素を含む材料により構成されている。第１絶縁膜３は、ゲート絶縁膜３４に連なっていてもよい。ゲート接続部６は、第１絶縁膜３上に設けられている。ゲート接続部６は、第１絶縁膜３に接している。ゲート接続部６は、たとえば導電性不純物を含むポリシリコンから構成されている。
第１層間絶縁膜４は、第１絶縁膜３上に設けられている。第１層間絶縁膜４は、第１絶縁膜３およびゲート接続部６の各々に接している。第１層間絶縁膜４の一部は、ゲート接続部６の上面に乗り上げていてもよい。第１層間絶縁膜４は、たとえば二酸化珪素を含む材料から構成されている。第１層間絶縁膜４には、貫通孔７が設けられている。ゲート接続部６の上面の一部は、貫通孔７において第１層間絶縁膜４から露出している。
ゲートパッド５は、第１層間絶縁膜４上に設けられている。ゲートパッド５の一部は、貫通孔７の内部に設けられている。ゲートパッド５は、貫通孔７の下側の開口部においてゲート接続部６に接していてもよい。ゲートパッド５は、たとえばアルミニウムを含む材料により構成されている。ゲートパッド５を構成する材料の電気抵抗は、ゲート接続部６を構成する材料の電気抵抗よりも低くてもよい。ゲートパッド５は、第１主面１に対面している。ゲートパッド５と第１主面１との間には、第１層間絶縁膜４と、ゲート接続部６と、第１絶縁膜３とが設けられている。ゲートパッド５には、たとえばゲート電圧を印加するためのワイヤ（図示せず）が接続される。
ドレイン電極４０は、第２主面２に接する。ドレイン電極４０は、第２主面２において炭化珪素単結晶基板１５と接している。ドレイン電極４０は、第１不純物領域１１と電気的に接続されている。ドレイン電極４０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。
第１不純物領域１１、第２不純物領域１２、第３不純物領域１３および第４不純物領域１４の各々は、ゲートパッド５とドレイン電極４０との間にある。同様に、第１不純物領域１１、第２不純物領域１２、第３不純物領域１３および第４不純物領域１４の各々は、第１層間絶縁膜４とドレイン電極４０との間にあってもよい。第１不純物領域１１、第２不純物領域１２、第３不純物領域１３および第４不純物領域１４の各々は、第１絶縁膜３とドレイン電極４０との間にあってもよい。第１不純物領域１１、第２不純物領域１２、第３不純物領域１３および第４不純物領域１４の各々は、貫通孔７の延在方向（図１において上下方向）と交差していてもよい。
図２に示されるように、炭化珪素基板１０は、ドリフト領域２７と、ボディ領域２８と、ソース領域２９と、コンタクト領域２４と、接続領域１７と、埋込領域２１とを有していてもよい。ドリフト領域２７は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域２７は、たとえば第１ドリフト層２６と、第２ドリフト層２３とを有している。第１ドリフト層２６は、炭化珪素層１６と連なっている。第１ドリフト層２６のｎ型不純物の濃度は、炭化珪素層１６のｎ型不純物の濃度と同じであってもよい。同様に、第２ドリフト層２３は、第３不純物領域１３と連なっている。第２ドリフト層２３のｎ型不純物の濃度は、第３不純物領域１３のｎ型不純物の濃度と同じであってもよい。第１ドリフト層２６のｎ型不純物の濃度は、第２ドリフト層２３のｎ型不純物の濃度と同じであってもよいし、異なっていてもよい。ドリフト領域２７は、第１主面１の一部を構成していてもよい。
ボディ領域２８は、ドリフト領域２７上に設けられている。ボディ領域２８は、ドリフト領域２７に接している。ボディ領域２８は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。ボディ領域２８のｐ型不純物の濃度は、ドリフト領域２７のｎ型不純物の濃度よりも高くてもよい。ボディ領域２８は、第１主面１の一部を構成していてもよい。ボディ領域２８のｐ型不純物の濃度は、第４不純物領域１４のｐ型不純物の濃度よりも低くてもよい。
ソース領域２９は、ボディ領域２８上に設けられている。ソース領域２９は、ボディ領域２８によってドリフト領域２７から隔てられている。ソース領域２９は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域２９は、第１主面１の一部を構成している。ソース領域２９のｎ型不純物の濃度は、ボディ領域２８のｐ型不純物の濃度よりも高くてもよい。ソース領域２９のｎ型不純物の濃度は、たとえば１×１０19ｃｍ-3程度である。
コンタクト領域２４は、第１主面１の一部を構成している。コンタクト領域２４は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域２４は、ソース領域２９およびボディ領域２８の各々を貫通し、ドリフト領域２７に接している。コンタクト領域２４は、ソース領域２９およびボディ領域２８の各々に接している。コンタクト領域２４のｐ型不純物の濃度は、たとえばボディ領域２８のｐ型不純物の濃度よりも高い。コンタクト領域２４のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。
コンタクト領域２４のｐ型不純物の濃度は、第４不純物領域１４のｐ型不純物の濃度と同じであってもよい。第４不純物領域１４は、ソース領域２９およびボディ領域２８の各々に接していてもよい。第４不純物領域１４は、第１主面１において、ソース電極３６と接していてもよい。
埋込領域２１は、活性領域内に設けられている。埋込領域２１は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。埋込領域２１は、ドリフト領域２７に接している。埋込領域２１は、たとえば第２不純物領域１２と電気的に接続されている。埋込領域２１は、たとえばボディ領域２８と、ソース領域２９と、コンタクト領域２４とに対向している。埋込領域２１は、ゲート電極３２の一部に対向していてもよい。活性領域内に埋込領域２１を設けることにより、第２不純物領域１２の端部に電界が集中して耐圧が低下することを抑制することができる。
接続領域１７は、第２不純物領域１２と第４不純物領域１４との間に設けられている。接続領域１７は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。接続領域１７は、第２不純物領域１２と第４不純物領域１４とを電気的に接続している。接続領域１７は、第３不純物領域１３およびドリフト領域２７の各々に接している。接続領域１７は、ボディ領域２８に接していてもよい。接続領域１７は、ソース電極３６に対面していてもよい。
ゲート絶縁膜３４は、たとえば第１主面１上に設けられている。ゲート絶縁膜３４は、たとえば第１主面１において、ドリフト領域２７、ボディ領域２８およびソース領域２９の各々に接している。ゲート絶縁膜３４は、たとえば二酸化珪素を含む材料により構成されている。
ゲート電極３２は、ゲート絶縁膜３４上に設けられている。ゲート電極３２は、たとえば導電性不純物を含むポリシリコンから構成されている。ゲート電極３２は、ソース領域２９、ボディ領域２８およびドリフト領域２７の各々に対面している。ゲート電極３２は、たとえばゲート接続部６に連なっている。ゲート電極３２を構成する材料は、ゲート接続部６を構成する材料と同じであってもよい。
ソース電極３６は、第１主面１上に設けられている。ソース電極３６は、ソース領域２９と電気的に接続されている。ソース電極３６は、第１主面１において、ソース領域２９およびコンタクト領域２４に接していてもよい。ソース電極３６は、たとえばＴｉとＡｌとＳｉとを含む材料から構成されている。ソース電極３６は、ソース領域２９とオーミック接合している。ソース電極３６は、コンタクト領域２４とオーミック接合していてもよい。ソース電極３６は、ゲート絶縁膜３４に接していてもよい。
第２層間絶縁膜３３は、ゲート電極３２を覆っている。第２層間絶縁膜３３は、ゲート電極３２およびゲート絶縁膜３４の各々に接している。第２層間絶縁膜３３は、たとえば二酸化珪素を含む材料から構成されている。第２層間絶縁膜３３は、ソース領域２９、ボディ領域２８およびドリフト領域２７の各々に対面していてもよい。
ソース配線３５は、ソース電極３６に接続されている。ソース配線３５は、ソース電極３６および第２層間絶縁膜３３の各々を覆っている。ソース配線３５は、たとえばアルミニウムを含む材料により構成されている。ソース配線３５は、第２層間絶縁膜３３に接している。ソース配線３５は、第２層間絶縁膜３３によって、ゲート電極３２から隔てられている。
図３に示されるように、第１主面１に対して垂直な方向から見て、ゲートパッド５は、たとえば長方形の形状を有している。ＭＯＳＦＥＴ１００は、ゲートパッド５に連なるゲートランナー９を有していてもよい。ゲートランナー９は、たとえばゲートパッド５と同じ材料により構成されている。ゲートランナー９は、たとえば第１方向１０１および第２方向１０２の各々の方向に沿って広がっている。第１方向１０１は、たとえば＜１１−２０＞方向である。第２方向１０２は、第１主面１に平行であり、かつ第１方向１０１に垂直な方向である。第２方向１０２は、たとえば＜１−１００＞方向である。第１方向１０１に沿ったゲートランナー９の長さは、第２方向１０２に沿ったゲートランナー９の長さよりも小さくてもよい。
図３に示されるように、第１主面１に対して垂直な方向から見て、第１方向１０１に沿ったゲートランナー９の長さは、第１方向１０１に沿ったゲートパッド５の長さよりも小さくてもよい。同様に、第２方向１０２に沿ったゲートランナー９の長さは、第２方向１０２に沿ったゲートパッド５の長さよりも大きくてもよい。第１方向１０１におけるゲートパッド５の両側には、ソース配線３５が設けられていてもよい。ゲートパッド５は、ソース配線３５の間に設けられている。同様に、第１方向１０１におけるゲートランナー９の両側にはソース配線３５が設けられていてもよい。第１主面１に対して垂直な方向から見て、ゲートパッド５の面積は、ソース配線３５の面積よりも小さくてもよい。
第１主面１に対して垂直な方向から見て、ゲートパッド５の面積とゲートランナー９の面積との合計（第１面積）は、ソース配線３５の面積（第２面積）よりも小さくてもよい。第１面積を、第１面積および第２面積の合計で除した値は、０．４以下であってもよいし、０．３以下であってもよい。
図４に示されるように、第１主面１に対して垂直な方向から見て、第２不純物領域１２の面積は、ゲートパッド５の面積以上であってもよい。第１主面１に対して垂直な方向から見て、ゲートパッド５は、第２不純物領域１２と重なっている。第１主面１に対して垂直な方向から見て、第２不純物領域１２の外縁は、ゲートパッド５の外縁を取り囲んでいてもよい。
同様に、第１主面１に対して垂直な方向から見て、第２不純物領域１２の面積は、ゲートランナー９の面積以上であってもよい。第１主面１に対して垂直な方向から見て、ゲートランナー９は、第２不純物領域１２と重なっている。第１主面１に対して垂直な方向から見て、第２不純物領域１２の外縁は、ゲートランナー９の外縁を取り囲んでいてもよい。第１主面１に対して垂直な方向から見て、第２不純物領域１２の面積は、ゲートパッド５の面積とゲートランナー９の面積との合計以上であってもよい。
図５に示されるように、第１主面１に対して垂直な方向から見て、第４不純物領域１４の面積は、ゲートパッド５の面積以上であってもよい。第１主面１に対して垂直な方向から見て、ゲートパッド５は、第４不純物領域１４と重なっている。第１主面１に対して垂直な方向から見て、第４不純物領域１４の外縁は、ゲートパッド５の外縁を取り囲んでいてもよい。
同様に、第１主面１に対して垂直な方向から見て、第４不純物領域１４の面積は、ゲートランナー９の面積以上であってもよい。第１主面１に対して垂直な方向から見て、ゲートランナー９は、第４不純物領域１４と重なっている。第１主面１に対して垂直な方向から見て、第４不純物領域１４の外縁は、ゲートランナー９の外縁を取り囲んでいてもよい。第１主面１に対して垂直な方向から見て、第４不純物領域１４の面積は、ゲートパッド５の面積とゲートランナー９の面積との合計以上であってもよい。
なお、上記においては、第２不純物領域１２および第４不純物領域１４の各々の面積は、ゲートパッド５の面積以上である場合について説明したが、第１主面１に対して垂直な方向から見て、第２不純物領域１２の面積は、ゲートパッド５の面積未満であってもよい。同様に、第１主面１に対して垂直な方向から見て、第４不純物領域１４の面積は、ゲートパッド５の面積未満であってもよい。
次に、本実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。
まず、第１不純物領域を形成する工程が実施される。たとえば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板１５が準備される。次に、炭化珪素層を形成する工程が実施される。たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板１５上に炭化珪素層１６が形成される（図６参照）。炭化珪素単結晶基板１５と炭化珪素層１６とが第１不純物領域１１を構成する。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が炭化珪素層１６に導入される。炭化珪素層１６は、ｎ型の導電型を有する。炭化珪素層１６の形成と同時に、炭化珪素単結晶基板１５上に第１ドリフト層２６（図２参照）が形成される。
次に、第２不純物領域を形成する工程が実施される。たとえば第２不純物領域１２が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムなどのｐ型不純物が第１不純物領域１１に注入される。これにより、第２不純物領域１２が形成される（図７参照）。第２不純物領域１２は、第１不純物領域１１に接し、かつ第１不純物領域１１の表面に露出するように形成される。
次に、第３不純物領域を形成する工程が実施される。たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素を用いたＣＶＤ法により、第２不純物領域１２上に第３不純物領域１３が形成される（図８参照）。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が第３不純物領域１３に導入される。第３不純物領域１３は、ｎ型の導電型を有する。第３不純物領域１３の形成と同時に、第１ドリフト層２６上に第２ドリフト層２３が形成される。次に、第３不純物領域と接する接続領域１７（図２参照）が形成されてもよい。
次に、ボディ領域を形成する工程が実施される。たとえばボディ領域２８が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムなどのｐ型不純物が第２ドリフト層２３に注入される。これにより第２ドリフト層２３と接するボディ領域２８（図２参照）が形成される。
次に、ソース領域を形成する工程が実施される。たとえばソース領域２９が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばリン（Ｐ）などのｎ型不純物がボディ領域２８に対して注入される。これにより、ソース領域２９が形成される。ソース領域２９は、ボディ領域２８に接し、かつ第１主面１に露出するように形成される。
次に、第４不純物領域を形成する工程が実施される。たとえば第４不純物領域１４が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムなどのｐ型不純物が第４不純物領域１４に注入される。これにより第３不純物領域１３と接する第４不純物領域１４が形成される（図９参照）。なお、第４不純物領域１４は、接続領域１７と接するように形成されてもよい。第４不純物領域１４は、第１主面１を構成する。第４不純物領域１４の形成と同時に、ソース領域２９およびボディ領域２８の各々に接するコンタクト領域２４（図２参照）が形成される。
次に、炭化珪素基板１０に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次に、第１絶縁膜およびゲート絶縁膜を形成する工程が実施される。たとえば炭化珪素基板１０を熱酸化することにより、第１絶縁膜３およびゲート絶縁膜３４が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、第１主面１において第４不純物領域１４に接する第１絶縁膜３が形成される。第１絶縁膜３の形成と同時に、ソース領域２９、ボディ領域２８およびドリフト領域２７の各々に接するゲート絶縁膜３４（図２参照）が形成される。
次に、ゲート接続部およびゲート電極を形成する工程が実施される。ゲート接続部６は、第１絶縁膜３上に形成される（図１０参照）。ゲート電極３２は、ゲート絶縁膜３４上に形成される。ゲート接続部６およびゲート電極３２は、たとえばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。ゲート接続部６およびゲート電極３２は、たとえば導電性不純物を含むポリシリコンから構成されている。ゲート電極３２は、ゲート接続部６と同時に形成される。
次に、第１層間絶縁膜および第２層間絶縁膜を形成する工程が実施される。第１層間絶縁膜４および第２層間絶縁膜３３は、たとえば、ＣＶＤ法により形成される。第１層間絶縁膜４および第２層間絶縁膜３３は、たとえば二酸化珪素を含む材料である。第２層間絶縁膜３３は、第１絶縁膜３およびゲート接続部６の各々に接して形成される。第２層間絶縁膜３３は、ゲート電極３２を覆うように形成される。
次に、ソース電極を形成する工程が実施される。ソース領域２９およびコンタクト領域２４が露出するように、第２層間絶縁膜３３およびゲート絶縁膜３４の各々の一部がエッチングにより除去される。次に、第１主面１においてソース領域２９およびコンタクト領域２４に接するソース電極３６（図２参照）が形成される。ソース電極３６は、たとえばスパッタリング法により形成される。ソース電極３６は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。
次に、合金化アニールが実施される。ソース領域２９およびコンタクト領域２４と接するソース電極３６が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極３６の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域２９とオーミック接合するソース電極３６が形成される。ソース電極３６は、コンタクト領域２４とオーミック接合してもよい。次に、ソース配線３５が形成される。ソース配線３５は、たとえばアルミニウムを含む材料から構成されている。ソース配線３５は、ソース電極３６に接し、かつ第２層間絶縁膜３３を覆うように形成される。
次に、ドレイン電極を形成する工程が実施される。たとえばスパッタリング法により、第２主面２と接するドレイン電極４０が形成される。ドレイン電極４０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。以上により、本実施形態に係るＭＯＳＦＥＴ１００（図１および図２参照）が完成する。
なお上記実施の形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。また上記実施形態では、炭化珪素半導体装置１００としてプレナー型のＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置１００は、たとえばゲートトレンチを有するトレンチ型のＭＯＳＦＥＴなどであってもよい。この場合、第１主面１に対して垂直な方向において、第２不純物領域１２は、ゲートトレンチの底面と第２主面２との間に位置していてもよい。第２不純物領域１２は、ゲートトレンチの底面における電界集中を緩和可能な領域であってもよい。
上記各不純物領域におけるｐ型不純物の濃度およびｎ型不純物の濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。またｐ型領域とｎ型領域との境界面（つまりＰＮ界面）の位置は、たとえばＳＣＭまたはＳＩＭＳなどにより特定することができる。
次に、本実施形態に係る炭化珪素半導体装置１００の作用効果について説明する。
本実施形態に係る炭化珪素半導体装置１００によれば、第１不純物領域１１、第２不純物領域１２、第３不純物領域１３および第４不純物領域１４の各々は、ゲートパッド５とドレイン電極４０との間にある。第２不純物領域１２および第４不純物領域１４の双方により、ドレイン電極４０からゲートパッド５に向かう電気力線を遮蔽することができる。これにより、ドレイン電極４０とゲートパッド５との間の静電容量を低減することができる。結果として、炭化珪素半導体装置１００のスイッチング特性を向上することができる。
また本実施形態に係る炭化珪素半導体装置１００は、第１主面１上にあるソース電極３６をさらに有している。第２不純物領域１２は、ソース電極３６と電気的に接続されていている。これにより、ゲートパッド５とドレイン電極４０との間の容量が小さくなるため、ターンオン時に寄生容量へのチャージが少なくなる。結果として、炭化珪素半導体装置１００のスイッチング特性をさらに向上することができる。
さらに本実施形態に係る炭化珪素半導体装置１００によれば、第１主面１に対して垂直な方向から見て、第２不純物領域１２の面積は、ゲートパッド５の面積以上であってもよい。これにより、第２不純物領域１２の面積がゲートパッド５の面積未満の場合と比較して、ドレイン電極４０とゲートパッド５との間の静電容量を低減することができる。結果として、炭化珪素半導体装置１００のスイッチング特性を向上することができる。
さらに本実施形態に係る炭化珪素半導体装置１００によれば、第１主面１に対して垂直な方向から見て、第４不純物領域１４の面積は、ゲートパッド５の面積以上であってもよい。これにより、第４不純物領域１４の面積がゲートパッド５の面積未満の場合と比較して、ドレイン電極４０とゲートパッド５との間の静電容量を低減することができる。結果として、炭化珪素半導体装置１００のスイッチング特性を向上することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 第１主面、２ 第２主面、３ 第１絶縁膜、４ 第１層間絶縁膜、５ ゲートパッド、６ ゲート接続部、７ 貫通孔、９ ゲートランナー、１０ 炭化珪素基板、１１ 第１不純物領域、１２ 第２不純物領域、１３ 第３不純物領域、１４ 第４不純物領域、１５ 炭化珪素単結晶基板、１６ 炭化珪素層、１７ 接続領域、２１ 埋込領域、２３ 第２ドリフト層、２４ コンタクト領域、２６ 第１ドリフト層、２７ ドリフト領域、２８ ボディ領域、２９ ソース領域、３２ ゲート電極、３３ 第２層間絶縁膜、３４ ゲート絶縁膜、３５ ソース配線、３６ ソース電極、４０ ドレイン電極、１００ 炭化珪素半導体装置（ＭＯＳＦＥＴ）、１０１ 第１方向、１０２ 第２方向。

Claims (13)

  1. 第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板と、
    前記第１主面に対面するゲートパッドと、
    前記第２主面に接するドレイン電極とを備え、
    前記炭化珪素基板は、
    前記第２主面を構成し、かつ第１導電型を有する第１不純物領域と、
    前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
    前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域と、
    前記第３不純物領域上に設けられ、前記第１主面を構成し、かつ前記第２導電型を有する第４不純物領域とを含み、
    前記第１不純物領域、前記第２不純物領域、前記第３不純物領域および前記第４不純物領域の各々は、前記ゲートパッドと前記ドレイン電極との間にある、炭化珪素半導体装置。
  2. 前記第１主面上にあるソース電極をさらに備え、
    前記第２不純物領域は、前記ソース電極と電気的に接続されている、請求項１に記載の炭化珪素半導体装置。
  3. 前記第２不純物領域の不純物濃度は、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記第２不純物領域の厚みは、１００ｎｍ以上２μｍ以下である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第４不純物領域の不純物濃度は、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記第４不純物領域の厚みは、１００ｎｍ以上２μｍ以下である、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第１主面に対して垂直な方向から見て、前記第２不純物領域の面積は、前記ゲートパッドの面積以上である、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第１主面に対して垂直な方向から見て、前記第４不純物領域の面積は、前記ゲートパッドの面積以上である、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板と、
    前記第１主面に対面するゲートパッドと、
    前記第２主面に接するドレイン電極と、
    前記第１主面上にあるソース電極とを備え、
    前記炭化珪素基板は、
    前記第２主面を構成し、かつ第１導電型を有する第１不純物領域と、
    前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
    前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域と、
    前記第３不純物領域上に設けられ、前記第１主面を構成し、かつ前記第２導電型を有する第４不純物領域とを含み、
    前記第１不純物領域、前記第２不純物領域、前記第３不純物領域および前記第４不純物領域の各々は、前記ゲートパッドと前記ドレイン電極との間にある、
    前記第２不純物領域は、前記ソース電極と電気的に接続されており、
    前記第１主面に対して垂直な方向から見て、前記第２不純物領域および前記第４不純物領域の各々の面積は、前記ゲートパッドの面積以上である、炭化珪素半導体装置。
  10. 前記第２不純物領域の不純物濃度は、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である、請求項９に記載の炭化珪素半導体装置。
  11. 前記第２不純物領域の厚みは、１００ｎｍ以上２μｍ以下である、請求項９または請求項１０記載の炭化珪素半導体装置。
  12. 前記第４不純物領域の不純物濃度は、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である、請求項９〜請求項１１のいずれか１項に記載の炭化珪素半導体装置。
  13. 前記第４不純物領域の厚みは、１００ｎｍ以上２μｍ以下である、請求項９〜請求項１２のいずれか１項に記載の炭化珪素半導体装置。
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