CN219180514U - 半导体器件和电子器件 - Google Patents

半导体器件和电子器件 Download PDF

Info

Publication number
CN219180514U
CN219180514U CN202223142008.0U CN202223142008U CN219180514U CN 219180514 U CN219180514 U CN 219180514U CN 202223142008 U CN202223142008 U CN 202223142008U CN 219180514 U CN219180514 U CN 219180514U
Authority
CN
China
Prior art keywords
layer
insulating layer
insulating
anchor element
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202223142008.0U
Other languages
English (en)
Inventor
V·普利西
G·贝洛基
S·拉斯库纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from IT102021000029939A external-priority patent/IT202100029939A1/it
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Application granted granted Critical
Publication of CN219180514U publication Critical patent/CN219180514U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本公开的实施例涉及半导体器件和电子器件。一种半导体器件，包括：碳化硅半导体本体，包括表面；所述半导体本体的所述表面上的绝缘结构；所述绝缘结构上的界面层；所述界面层上的钝化层，所述钝化层具有锚固元件，所述锚固元件包括：突出部，从所述钝化层开始完全延伸通过所述界面层并且至少部分地通过所述绝缘结构，所述突出部在到达所述半导体本体的所述表面之前终止于所述绝缘结构内、并且具有带有所述钝化层的单片本体。利用本公开的实施例有利地允许确保电子器件的高电性能，并且同时消除与钝化层的可能分离相关的结构问题。

Description

半导体器件和电子器件
技术领域
本实用新型涉及一种半导体器件和电子器件。具体地，本公开涉及一种被设计成提高碳化硅(SiC)电子功率器件的可靠性的锚固元件，其中使用条件设想高电压并且在形成沟槽中带来困难。
背景技术
半导体工业已经对碳化硅(SiC)，特别是用于制造电子元件如二极管或晶体管，尤其是用于功率应用显示出相当大的兴趣。
在碳化硅衬底中形成的各种多型体(例如，3C－SiC，4H－SiC，6H－SiC)的电子器件具有许多优点，如存在许多优点，例如低导通状态输出电阻，低泄漏电流，对高工作温度的耐受性和高工作频率。
然而，基于碳化硅的电子器件的开发和制造受到诸如钝化层(包含在这些电子器件中，并且例如在电子器件的碳化硅的半导体本体上延伸)的电和机械性质的因素的限制。特别地，已知使用聚合物材料(例如，聚酰亚胺)来制造钝化层，所述聚合物材料使得能够承受电子器件的高操作温度并且具有例如高于400kV/mm的高介电强度。详细地，聚合物材料的高介电强度保证钝化层承受高电场，并因此承受跨越它们的高电势差，而不经历电击穿，并因此不变得导电。
然而，聚合物材料具有高的热膨胀系数(CTE)(例如，对于材料聚对苯撑苯并二噁唑(polybenzobisoxazole)或PIX，CTE＝43e－61/K)，并且这引起钝化层对具有较低热膨胀系数(CTE＝3.8e－61/K)的碳化硅的粘附性的问题。
特别地，在热循环测试(例如，在约－50℃和约+150℃之间进行)期间或在电子器件的使用期间，当电子器件经受高热摆幅(例如，其经受等于或高于约200℃的操作温度的差异)时，可能出现钝化层和碳化硅之间的粘附的这些问题。由于钝化层和碳化硅之间CTE的大差异，这些高的热摆幅在钝化层和碳化硅之间的界面处产生机械应力，这可导致钝化层相对于碳化硅半导体本体(至少部分)分层。
在这种分层足够大的情况下(例如，使得没有钝化层的部分插入设置在不同电位的电子器件的两个金属化层之间，这两个金属化层因此仅通过空气彼此分离)，在所述界面处可能产生放电，导致电子器件本身的损坏。特别地，当在反向偏置条件下使用电子器件时，由于要承受的高电压差(例如，高于1000V)，电子器件损坏的风险增加。
该问题的已知解决方案包括使用彼此不同的材料(例如，彼此连续的氮化硅，氧化硅和聚酰亚胺)的多个介电层来形成设计成限制与碳化硅半导体本体的界面处的机械应力的钝化多层。
实用新型内容
本公开的目的是提供一种半导体器件以及一种电子器件，以至少部分地解决现有技术中存在的上述问题。
本公开的一方面提供了一种半导体器件，包括：碳化硅半导体本体，包括表面；所述半导体本体的所述表面上的绝缘结构；所述绝缘结构上的界面层；所述界面层上的钝化层，所述钝化层具有锚固元件，所述锚固元件包括：突出部，从所述钝化层开始完全延伸通过所述界面层并且至少部分地通过所述绝缘结构，所述突出部在到达所述半导体本体的所述表面之前终止于所述绝缘结构内、并且具有带有所述钝化层的单片本体。
根据一个或多个实施例，所述锚固元件包括：第一部分，在所述界面层中在距所述表面第一距离处延伸，并且在平行于第一轴线的方向上具有最大尺寸，所述第一轴线平行于所述表面，并且所述最大尺寸具有第一值；以及第二部分，在所述绝缘结构中在所述第一部分的结构延续部中延伸，并且在平行于所述第一轴线的方向上具有相应的最大尺寸，所述相应的最大尺寸具有大于所述第一值的第二值。
根据一个或多个实施例，所述锚固元件的所述第二部分部分地延伸到所述绝缘结构内部或完全延伸通过所述绝缘结构。
本公开的另一方面提供了一种电子器件，包括：碳化硅半导体本体，包括表面；所述半导体本体的所述表面上的第一材料的第一绝缘层；金属材料层，部分地在所述半导体本体的所述表面上并且部分地在所述第一绝缘层上延伸；在所述第一绝缘层上并且在所述金属材料层上的界面层，所述界面层由不同于所述第一材料的第二材料制成；界面层上的钝化层；以及所述钝化层的锚固元件，朝向所述第一绝缘层突出并且完全延伸通过所述界面层的开口并且终止于所述第一绝缘层内，所述锚固元件在平行于所述表面的方向上具有至少一个尺寸，所述至少一个尺寸大于所述开口的相应尺寸。
根据一个或多个实施例，所述界面层将所述钝化层耦合到所述绝缘层，并且所述界面层被配置为有利于所述钝化层与所述绝缘层的粘附。
根据一个或多个实施例，所述锚固元件完全延伸通过所述界面层的第一厚度和所述第一绝缘层的第二厚度。
根据一个或多个实施例，所述锚固元件延伸通过所述界面层的第一厚度和所述第一绝缘层的第二厚度的一部分，并且所述锚固元件在到达所述半导体本体的所述表面之前终止于所述第一绝缘层内。
利用本公开的实施例有利地允许确保电子器件的高电性能，并且同时消除与钝化层的可能分离相关的结构问题。
附图说明
为了更好地理解本公开，现在参照附图仅通过非限制性示例描述其优选实施例，其中：
图1以截面视图示出了已知类型的电子器件；
图2以截面视图示出了根据本公开的实施例的电子器件；
图3A和3B以平面图示出了根据本公开的各个实施例的图2的电子器件；
图4以截面视图示出了根据本公开的另一实施例的电子器件的一部分；
图5A－5C以截面视图示出了根据本公开的实施例且限于制造锚固元件的用于制造图2的电子器件的步骤；
图6以截面视图示出了根据本公开的另一实施例的电子器件；以及
图7A－7D以截面视图示出了根据本公开的实施例且限于制造锚固元件的用于制造图6的电子器件的步骤。
具体实施方式
图1以轴X、Y、Z的(三轴)笛卡尔参考系的横向剖视图示出了可以是已知类型的电子器件(这里作为示例是JBS或结势垒肖特基二极管)1的一部分。
JBS器件1包括具有与表面3b相对的表面3a的N型SiC半导体本体3。半导体本体3包括例如衬底和在衬底上外延生长的一个或多个N型并具有相应掺杂浓度值的区域。JBS器件1还包括在半导体本体3中的多个结势垒(JB)元件9，其面对顶表面3a，并且每个结势垒元件9包括在半导体本体3中的P型的相应植入区，以及在半导体本体3的顶表面3a的层级处的植入区上的欧姆接触。JBS器件1还包括第一金属化层8，其在顶表面3a上延伸，通过相应的欧姆接触与结势垒元件9电接触。JBS器件1还包括边缘终端区域10(或保护环)，特别是P型植入区域，其完全包围JB元件9。
肖特基二极管12形成在阳极金属化8和半导体本体3之间的界面处，在该界面处形成半导体－金属肖特基结。包括JB元件9和肖特基二极管12的MPS器件1的区域(即，包含在保护环10内的区域)是JBS器件1的有源区4。
JBS器件1还包括在底面3b上延伸的第二金属化层6。第一和第二金属化8，6分别形成电阳极端子和电阴极端子，其可以在JBS器件1的使用期间被偏置。
延伸到边缘终端区10之外的是电无源区16。
在边缘终端区10上部分延伸的是绝缘层18，其由绝缘或介电材料制成，特别是氧化硅(SiO2)。
第一金属化层8与边缘终端区域10的一部分电接触，其中边缘终端区域10没有被绝缘层18覆盖，并且同样部分地在绝缘层18上延伸。这里为氮化硅(SiN)的界面层20在第一金属化层8和绝缘层18上延伸。此外，JBS器件1包括在界面层20上延伸的钝化层22，特别是聚酰亚胺。换句话说，界面层20用作钝化层22和下面的层(这里是第一金属化层8和绝缘层18)之间的界面。界面层20可以省略；然而，申请人发现界面层20改善了钝化层22与下面的层的粘附性。
诸如胶木的树脂保护层24在钝化层22上延伸，当插入到封装(未示出)中时保护JBS器件1。
然而，尽管如上所述，界面层20改善了钝化层22与下面的层的粘附性，但是JBS器件1的使用或热或热机械测试的一些特殊条件可能导致钝化层22从界面层20分层或部分分离(由于测试产生的应力)。这尤其发生在由使用的高温(例如，高于150℃)引起的应力条件下。除了使JBS器件1在结构上易碎之外，这种效果可能是影响JBS器件1的电操作的不希望的或无意的放电发生的原因。实际上，申请人已经发现，在组装过程之后的热机械或机械应力的一些工艺条件中，界面层20在其整个厚度上具有一个或多个局部裂纹，这在第一金属层8处导致这些不希望的或无意的放电的产生。当电子器件1在反向偏置条件下经受高热摆动和高电压差时，这些问题都更加明显。
因此，需要克服上述关于JBS器件1的问题。这些前述问题可以通过本文详细讨论的本公开的实施例来解决。
图2以在图1的轴X、Y、Z的同一(三轴)笛卡尔参考系中的横截面侧视图示出了根据本公开的一个方面的电子器件50。特别地，器件50是JBS二极管，类似于参考图1所描述的。然而，本公开不限于该器件，并且还可应用于其它类型的电子器件，特别是功率器件，例如MOSFET，IGBT，MPS，肖特基二极管，PN二极管，PiN二极管等。
电子器件50包括下文中参照图2说明的元件。
N型或P型碳化硅半导体本体53(例如，包括衬底53′和任选地在其上生长的一个或多个外延层53")(在下文中将仅非限制性地参考N型)设置有沿轴线Z的方向与后表面53b相对的前表面53a。在图2所示的示例中，半导体本体53包括衬底53′，在该衬底53′上生长了外延层53"，该外延层53"具有电子器件50的漂移层的功能，该衬底53′是N型SiC(特别是4H－SiC，然而，可以使用其它多型，例如但不限于2H－SiC，3C－SiC和6H－SiC)。例如，衬底53′具有在1〃1019at/cm3和1〃1022at/cm3之间的N型掺杂剂浓度，并且具有沿表面53a和53b之间的轴Z测量的在300μm和450μm之间的厚度，并且特别地等于大约360μm。漂移层53"具有低于衬底的掺杂剂浓度的相应掺杂剂浓度，并且厚度包括(例如)在5μm与15μm之间。
欧姆接触层56(例如硅化镍)在后表面53b上延伸，金属化层57(在该示例中为阴极金属化层，例如Ti/NiV/Ag或Ti/NiV/Au)在欧姆接触区56上延伸。
一个或多个P型掺杂区59′在半导体本体53中(具体地，在漂移层中)延伸，面向顶表面53a；每个掺杂区59′容纳各自的欧姆接触(未示出且为已知类型)，使得每个掺杂区59′形成各自的结势垒(JB)元件59。边缘终止区或保护环60，特别是P型的另一掺杂区，在漂移层中延伸，面向顶表面53a，并且完全包围(在平面图中，在由轴X和Y限定的平面XY中)JB元件59。边缘终止区域60可以省略。
绝缘层61(由绝缘或介电材料制成，例如氧化硅或TEOS)在顶表面53a上延伸，以便完全包围(在XY平面中观察)JB元件59并部分地重叠保护环60(当存在时)。
金属化58(在该示例中为阳极金属化，例如Ti/AlSiCu或Ni/AlSiCu)在由绝缘层61在外部限定的顶表面53a的一部分上(即，在JB元件59/有源区54处)延伸，并且部分地在绝缘层61上延伸。
诸如聚酰胺(例如PIX)的聚合物材料的钝化层69在阳极金属化58上和绝缘层61上延伸。
这里为氮化硅(SiN)的界面层63在阳极金属化58上和绝缘层61上以及在钝化层69下面延伸。换句话说，界面层63用作钝化层69和下面的层(这里是金属化层58和绝缘层61)之间的界面，并且有利于上面的钝化层69的粘附。
在半导体本体53和阳极金属化58之间的界面处形成一个或多个肖特基二极管62，并且肖特基二极管62横向于掺杂区59′。特别地，(半导体－金属)肖特基结由与阳极金属化58的相应部分直接电接触的半导体层53的部分形成。
此外，在相应的掺杂区59′中延伸的每个欧姆接触提供具有比容纳它的掺杂区59′的电阻率值低的电阻率值的电连接。因此，JB元件59是P－i－N二极管。
包括JB元件59和肖特基二极管62的电子器件50的区域(即，由保护环60界定的区域)是电子器件50的有源区54。
存在于有源区54之外，即边缘终端区60之外的是半导体本体53的侧表面53c，例如，基本上垂直于顶表面53a延伸。在其中获得多个电子器件50的碳化硅晶片的切割或分割步骤之后形成侧表面53c。切割步骤具有将同一晶片的一个电子器件50与另一个器件50分离的功能。在获得电子器件50的碳化硅晶片的划线(未示出)处进行切割。该划线在平面XY中以一定距离围绕有源区54，保护环60和绝缘层61。
树脂保护层74，例如电木(bakelite)，在钝化层69上延伸，当插入封装(未示出)中时保护电子器件50。
根据本公开的一个方面，钝化层69具有锚固元件82，该锚固元件82从钝化层69突出(特别地，沿着轴Z的方向)并且在绝缘层61中延伸，直到其到达半导体本体53的顶表面53a为止。锚固元件82将钝化层69锚固并固定到绝缘层61。锚固元件82与钝化层69是一体的，并且特别是钝化层本身的延伸部分。因此，锚固元件82从钝化层延伸而没有中断并且没有界面，并且具有与钝化层相同的材料。换句话说，锚固元件82和钝化层69形成单个或整体。
锚固元件82延伸通过通过界面层63形成的开口84。开口84具有在设计阶段自由选择的形状，例如圆形，椭圆形或多边形，直径d1为数微米，例如在2和5μm之间。
锚固元件82形成在有源区域54的外部，特别是边缘终止区域60的外部；换句话说，锚固元件82插入在边缘终端区域60和侧表面53c之间。在不存在边缘端接区域60的情况下，锚固元件82形成在有源区域54的外部，即，在器件的电无源区域中的有源区域54和侧表面53c之间。
锚固元件82被图案化以便将钝化层69固定到绝缘层61，并且被设计成防止和/或阻止钝化层69的分层和/或分离。
特别地，锚固元件82被容纳并布置成开槽到在绝缘层61中延伸的壳体或空腔中，以便将钝化层69和绝缘层61联接在一起并使它们彼此成一体。容纳锚固元件82的空腔具有与锚固元件82的形状互补的形状。换句话说，锚固元件82完全填充容纳它的空腔。
在一个实施例中，在图2的横截面视图中并且沿着轴线X测量，锚固元件82具有的尺寸随着距钝化层69的距离(沿着轴线Z)的增大而增大。
在不同的实施例中，在图2的截面视图中并且沿着轴线X测量，锚固元件82在开口84处具有第一尺寸；第一尺寸与开口84的上述直径d1一致。此外，锚固元件82在图2的截面图中具有在绝缘层61内沿轴线X测量的第二尺寸。第二尺寸大于第一尺寸(例如但不限于两倍大，即2d1)。在绝缘层61内，锚固元件82可以具有在设计阶段选择的任何几何形状，其尺寸(再次在图2的截面图中考虑并且沿着轴线X测量)是可变的，但是在任何情况下都大于在开口84处的前述第一尺寸d1。
显然，在绝缘层61内，除了以上关于沿X的尺寸所述的尺寸之外或作为其替换，锚固元件82可具有沿轴线Y测量的大于开口84的相应尺寸(再次沿轴线Y测量)的另一尺寸。
这样，由于锚固元件82在开口84下面延伸，并且在平面XY中具有至少一个尺寸，该尺寸大于开口84在平面XY中的相应尺寸，因此锚固元件82具有固定钝化层69的目的，钝化层69因此被限制在其沿轴线Z的运动中，从而防止任何分层或分离。
在另一实施例中，在绝缘层61内，锚固元件82可局部地具有等于或小于上述第一尺寸的尺寸，但在任何情况下，具有至少一个尺寸大于上述第一尺寸的部分。
在图2的示例中，在绝缘层61内延伸的锚固元件82的部分(在截面图中并且沿着轴X)具有梯形形状，其中主侧直接面对界面层63并且次侧与半导体本体的顶表面53a接触。在未示出的另外的实施例中，锚固元件82的在绝缘层61内延伸的部分具有(在截面图中并且沿着轴线X)矩形或大致多边形形状，或椭圆形形状，或大致弯曲或曲线形状。
根据另一实施例，锚固元件82不在绝缘层61的整个厚度上延伸通过绝缘层61，而是在距半导体本体的顶表面53a一定距离处终止于绝缘层61内。同样在这种情况下，形状和尺寸可以类似于先前描述的来选择。
图3A和3B示意性地示出了根据各个实施例的电子器件50的俯视图(在平面XY中)。
参考图3A，锚固元件82在平面XY中延伸以便完全包围阳极金属化58。在图3A的平面XY中的视图中，锚固元件82是环形的并且限定封闭的多边形形状，并且更详细地限定具有圆角的正方形形状(即使不同的形状也是可能的，例如圆形形状，矩形形状或一般多边形或不规则形状)。如图3A所示，锚固元件82是连续的，整体的材料层，其围绕阳极金属化58连续延伸，并且如上所述，具有闭合的多边形形状。
参照图3B，电子器件50包括多个锚固元件(所有这些锚固元件与前述锚固元件82相似，因此用相同的附图标记表示)。锚固件82在顶面53a处彼此间隔一定距离地延伸，在顶面53a的相应部分处彼此间隔一定距离地延伸。例如，在图3B的平面XY中的视图示出了四个锚固元件82，它们是彼此分开的、不同的和离散的，围绕阳极金属化58布置，以便相对于阳极金属化58以相等的角距离分开，并且更详细地布置在理想的正方形几何形状的拐角处。然而，不同数量的锚固元件的其它布置也是可能的(例如，沿着理想方形几何形状的侧面的四个分立的锚固元件，沿着理想方形几何形状的拐角和侧面的三个分立的锚固元件，或者一个或多个锚固元件可以布置成不同的构造或布置)。
虽然在图3A和3B中未示出，但是在一些实施例中，多个锚固元件82可以是分开的、不同的和离散的锚固元件，它们是围绕阳极金属化部58布置的圆形形状。这些分开的、不同的和离散的锚固元件82可以是沿着几何形状(例如，正方形，圆形等)描绘的类似或相似的点，该几何形状可以是如上所述的理想的正方形几何形状。
显然，在图2所示实施例的替代实施例中，两个或多个锚固件82可以彼此并排设置。例如，如图4所示(其中仅示出了类似于电子器件50的电子器件的一部分)，两个锚固元件82在绝缘层61中沿着轴线X以彼此分开的相互距离延伸，该相互距离等于几微米或几十微米，例如在5μm和20μm之间。多个锚固元件82中的一个、一些或全部锚固元件82在绝缘层61内延伸贯穿绝缘层61的厚度(沿Z)，或仅部分地在绝缘层61内延伸，终止于绝缘层61而不到达顶表面53a。
下面参照图5A－5C描述用于制造图2的电子器件50的步骤(类似地适用于图4的实施例)，并且限于用于形成锚固元件82的步骤。图5A－5C表示与图2相同的三轴系统。
参考图5A，提供了包括碳化硅半导体本体53的晶片，随后的制造步骤被设计为形成先前描述的(并且在此不再进一步讨论)并且由相同的附图标记标识的电子器件50的元件。
界面层63被选择性地蚀刻以形成开口84。为此，例如提供光致抗蚀剂或蚀刻掩模，并且通过本身已知的光刻和蚀刻步骤，形成具有前述形状，尺寸和位置的开口84。开口84贯穿界面层63的整个厚度延伸通过界面层63，暴露绝缘层61的相应表面部分。
接着，图5B，通过先前形成的开口84执行绝缘层61的蚀刻。该蚀刻例如是湿式的，并且如果使用相对于绝缘层61的材料具有选择性的蚀刻化学物质(例如，在氧化硅的情况下为氢氟酸)，其因此不去除界面层63，则可以在不存在另外的蚀刻掩模的情况下执行所述蚀刻。在这种情况下，是界面层63形成蚀刻掩模。否则，可以使用类似于用于形成开口84的步骤的掩模。
绝缘层61的蚀刻是各向同性类型的，并且在界面层63之下，垂直地(沿Z)和水平地(在平面XY中)去除绝缘层的材料。该蚀刻例如是定时蚀刻，并且根据期望赋予锚固元件82的形状类型而中断。在图5B的实施例中，进行蚀刻直到半导体本体53的顶表面53a暴露为止。如上所述，蚀刻也横向地(沿着轴线X)进行。因此在绝缘层61中形成空腔86。
然后，在图5C中，形成钝化层69。液体或半液体的聚合材料施加在晶片上，并通过旋转分布在界面层63上。在该过程中，聚合物材料通过开口84并完全填充空腔86和开口84。然后进行热处理，直到聚合物材料硬化以形成钝化层69(固化处理)，并且同时形成锚固元件82。聚合材料例如是聚酰亚胺(polyimide)。
然后，制造工艺继续后续步骤以形成电子器件50的其它元件，在此不再详细描述(例如，欧姆接触层56和阴极金属化57)。
图6示出了根据本公开的另一实施例的电子器件100。电子器件100在图1和图2的轴X、Y、Z的相同(三轴)笛卡尔参考系中表示。特别地，电子器件100是类似于参考图1和2描述的JBS二极管。然而，同样在这种情况下，本公开不限于JBS器件，并且还可应用于其它类型的电子器件，特别是功率器件，例如MOSFET、IGBT、MPS、肖特基二极管、PN二极管、PiN二极管等。
与图2的电子器件50相同的电子器件100的元件由相同的附图标记表示，并且不再进一步描述。
特别地，除了已经描述的电子器件50之外，电子器件100还包括另外的绝缘层102，特别是电介质或绝缘材料，例如氧化硅。特别地，绝缘层102的材料与用于绝缘层61的材料相同。例如，绝缘层102沿轴线Z的厚度在0.5μm和2μm之间。
绝缘层102在阳极金属化58和绝缘层61上横向延伸到阳极金属化58。
界面层63是可选的，并且如果存在，则在绝缘层102上延伸；钝化层69在界面层63(如果存在)上延伸并与其接触；或者，钝化层69在绝缘层102上延伸并与其接触。
根据图6的实施例，类似于图2的实施例，钝化层69具有从钝化层69突出的锚固元件82(特别地，沿轴线Z的方向)。然而，在这种情况下，锚固元件82完全在绝缘层102内延伸(即，沿绝缘层102的Z在整个厚度上延伸)并且仅部分地在绝缘层61内延伸(终止于绝缘层61)，而不到达半导体本体53的顶表面53a。锚固元件82将钝化层69锚固并且固定到绝缘层102和绝缘层61二者。锚固元件82与钝化层69是一体的，特别是钝化层本身的延伸部分。因此，锚固元件82从钝化层延伸而没有中断并且没有界面，并且具有与钝化层相同的材料。换句话说，锚固元件82和钝化层69形成单个或整体。
在存在界面层63的情况下，锚固元件82延伸通过通过界面层63形成的开口84。开口84具有在设计阶段自由选择的形状，例如圆形，椭圆形或多边形，直径d1等于几微米，例如在2和5μm之间。
锚固元件82形成在有源区54的外部，特别是边缘终端区60的外部，并且与阳极金属化58有一定距离。换句话说，锚固元件82插入在边缘终端区域60和侧表面53c之间。在不存在边缘端接区域60的情况下，锚固元件82形成在有源区域54的外部，即，在器件的电无源区域中的有源区域54和侧表面53c之间，并且与阳极金属化58相距一定距离。
特别地，锚固元件82被容纳并布置成开槽到在绝缘层102和绝缘层61中延伸的壳体或空腔中，以便将钝化层69和绝缘层102和61连接在一起并使它们彼此成为一体。容纳锚固元件82的空腔具有与锚固元件82的形状互补的形状。换句话说，锚固元件82完全填充容纳它的空腔。
锚固元件82具有已经参照图2讨论过的尺寸，为了简洁起见，这里不再重复。
根据未示出的另一实施例，锚固元件82仅(部分或完全)在绝缘层102中延伸(因此终止于绝缘层102内或终止于绝缘层102和下面的绝缘层61之间的界面处)。
根据另一实施例(未示出)，锚固元件82完全延伸贯穿绝缘层102的厚度并且完全贯穿绝缘层61的厚度。
根据另一未示出的实施例，可存在多个锚固元件82，类似于参照图4所述。多个锚固元件82中的一个、一些或全部锚固元件82仅在绝缘层102(而不是绝缘层61)内延伸，或者在绝缘层102的整个厚度内延伸，或者在绝缘层61的整个厚度内延伸，或者在绝缘层102的整个厚度内延伸，并且部分地在绝缘层61内延伸。
在图6的实施例中，绝缘层102具有在界面层63和阳极金属化58之间形成另一界面的功能，以在界面层63破裂的情况下在阳极金属化58处获得电绝缘。
图7A－7D示出了用于制造图6的电子器件100的步骤，其限于用于形成锚固元件82的步骤。图7A－7D表示与图6相同的三轴系统。
参考图7A，提供了包括碳化硅半导体本体53的晶片，随后是被设计为形成前述电子器件100的元件的制造步骤(这里不再进一步讨论)，并由相同的附图标记表示。
参考图7A，在形成绝缘层61和阳极金属化之后，执行沉积绝缘或介电材料的步骤以形成绝缘层102。该步骤例如通过CVD工艺进行。绝缘层102形成在晶片的整个表面上，特别是完全覆盖阳极金属化50和绝缘层61。
然后，在形成绝缘层102之后，例如通过沉积CVD型氮化硅形成界面层63。界面层63形成在晶片的整个表面上，特别是完全覆盖绝缘层102。
然后，图7B，选择性地蚀刻界面层63以形成开口84。为此，例如提供光致抗蚀剂掩模，并且通过本身已知的光刻和蚀刻步骤，形成具有前述形状、尺寸和位置的开口84。开口84贯穿界面层63的整个厚度延伸通过界面层63，从而暴露绝缘层102的相应表面部分。
然后，图7C，通过先前形成的开口84进行绝缘层102的蚀刻。该蚀刻例如是湿式的，并且如果使用相对于绝缘层102的材料具有选择性的蚀刻化学物质(例如，在氧化硅的情况下为氢氟酸)，其因此不去除界面层63，则可以在没有掩模的情况下执行该蚀刻。否则，可以使用类似于用于形成开口84的步骤的掩模。
绝缘层102的蚀刻是各向同性类型，并且在界面层63之下，绝缘层102的材料被垂直地(沿Z)和水平地(在平面XY中)去除。例如，蚀刻是根据期望给予锚固元件82的形状类型选择的定时蚀刻。在图7C的实施例中，进行蚀刻直到绝缘层102被完全去除，并且还进行下面的绝缘层61的材料的部分去除。如果绝缘层102和绝缘层61的材料可以使用相同的蚀刻化学剂蚀刻，则在相同的蚀刻步骤期间去除绝缘层102和绝缘层61的部分；否则，在去除绝缘层102的所需部分之后，改变蚀刻化学以去除绝缘层61的所需部分。如上所述，蚀刻也在绝缘层102和绝缘层61中横向(沿轴X)进行。因此在绝缘层102和61中形成空腔86。
然后，如图7D所示，形成钝化层69。液体或半液体的聚合材料施加在晶片上，并通过旋转分布在界面层63上。在该过程中，聚合物材料通过开口84并完全填充空腔86和开口84。然后进行热工艺，使得聚合物材料硬化以形成钝化层69(固化工艺)，并且同时形成锚固元件82。聚合材料例如是聚酰亚胺。
然后，制造工艺继续后续步骤以形成电子器件100的其它元件，这里不再详细描述(例如，欧姆接触层56和阴极金属化57)。
从根据根据本公开的本公开的特征的考察，其允许获得的优点是明显的。
特别地，锚固元件82保证钝化层69的粘附，防止分层现象。因此，可以使用聚合物材料获得钝化层69，从而确保电子器件50，100的高电性能(由于钝化层69的高介电强度)，并且同时消除与钝化层69的可能分离(例如，在热循环或电子器件50，100的使用之后)相关的结构问题。
因此，防止了在设置在不同电位的金属化之间(例如，在等电位环或EQR金属化和阳极金属化58之间)的放电之后损坏电子器件50，100的风险，并且因此电子器件50，100的可靠性增加，特别是当其经受高热摆动并且在反向偏置条件下操作时。
参考图5A－5C和7A－7D描述的制造步骤使得可以从碳化硅晶片开始分别获得包括相应锚固元件82的电子器件50和100。参照图5B－5C和7B－7D进行的蚀刻是各向同性类型的，并且这允许对由此形成的空腔以及因此对锚固元件82进行图案化，而没有源自各向异性蚀刻工艺或源自获得电子器件50，100的碳化硅晶片的晶体取向的限制。
最后，清楚的是，在不脱离如所附权利要求限定的本公开的范围的情况下，可以对本文描述和示出的本公开进行修改和变化。
一种制造电子器件(50)的钝化层(69)的锚固元件(82)的方法；100)可以被概括为包括以下步骤：在碳化硅半导体本体(53)的表面(53a)上形成第一材料的第一绝缘层(61)；部分地在半导体本体(53)的表面(53a)上和部分地在第一绝缘层(61)上形成金属材料层(58)；在所述金属材料层(58)和所述第一绝缘层(61)上形成不同于所述第一材料的第二材料的界面层(63)；去除与所述金属材料层(58)相距一定距离的所述界面层(63)的选择性部分，以形成贯穿所述界面层(63)的开口(84)，从而暴露所述第一绝缘层(61)；通过该开口(84)去除该第一绝缘层(61)的多个选择性部分以便在该第一绝缘层(61)中在所述开口(84)处)中形成空腔(86)，所述空腔(86)在平行于所述表面(53a)的方向上具有大于所述开口(84)的相应尺寸的至少一个尺寸(d1)；以及在所述第一绝缘层(61)上，在所述开口(84)中和在所述空腔(86)中同时提供钝化材料，从而在所述第一绝缘层(61)上形成所述钝化层(69)，并且在所述开口(84)中和在所述空腔(86)中提供所述锚固元件(82)。
提供钝化材料的步骤可以包括提供液体或半液体形式的钝化材料，使得钝化材料填充空腔(86)。
提供钝化材料的步骤可以包括执行钝化材料的旋转步骤。
所述制造方法还可以包括固化或硬化所述钝化材料的步骤，使得所述锚固元件(82)和所述钝化层(69)形成单体或单片体。
去除第一绝缘层(61)的选择性部分可以包括执行第一绝缘层(61)的各向同性蚀刻。
界面层(63)可以被配置成有利于钝化层(69)与绝缘层(61)的粘附。
在开口(84)和空腔(86)中形成锚固元件(82)可以包括将锚固元件(82)限制在界面层(63)下面和第一绝缘层(61)内。
形成开口(84)可以包括形成用于第一绝缘层(61)的蚀刻掩模；通过开口(84)去除第一绝缘层(61)的选择部分的步骤包括执行第一绝缘层(61)的湿法蚀刻。
所述空腔(86)的体积可以大于开口(84)的体积。
所述钝化材料(69)可以包括聚合物材料。
界面层的材料可以是氮化硅。
所述形成空腔(86)的步骤可以包括在第一绝缘层(61)的整个厚度上形成空腔(86)；或者通过第一绝缘层(61)的部分厚度形成空腔(86)，终止于第一绝缘层(61)内部。
该制造方法还可以包括在第一绝缘层(61)上和在界面层(63)下面的金属材料层(58)上形成第二绝缘层(102)的步骤。
所述形成空腔(86)的步骤可以进一步包括仅在第二绝缘层(102)中形成空腔(86)；或形成完全通过第二绝缘层(102)且部分通过第一绝缘层(61)的空腔(86)，终止于第一绝缘层(61)内；或者形成完全通过第二绝缘层(102)和第一绝缘层(61)的空腔(86)。
所述第二绝缘层(102)可以是与第一绝缘层(61)相同的材料。
锚固元件(82)可以形成在电子器件的电无源区域中，与金属材料层(58)相距一定距离。
电子器件(50)的钝化层(69)的锚固元件(82)；100)可以被概括为包括从钝化层(69)开始完全延伸通过界面层(63)并且至少部分地通过绝缘结构(61；在碳化硅半导体本体(53)的表面(53a)上的界面层(63)界面层(63)的下面，所述突起终止于绝缘结构内，并与钝化层(69)形成单个本体或单片本体。
该锚固元件可以包括第一部分，该第一部分在该界面层(63)中从该表面(53a)以第一距离延伸并且在平行于第一轴线(X；y)平行于所述表面(53a)，最大尺寸具有第一值(d1)；以及第二部分，所述第二部分在所述绝缘结构中在所述第一部分的结构延续部中延伸，并且在平行于所述第一轴线(X)的方向上具有：Y)，具有大于第一值(d1)的第二值的相应最大尺寸。
锚固元件的所述第二部分可以部分地在绝缘结构(61，102)内部延伸或完全通过绝缘结构(61，102)。
所述钝化材料(69)可以包括聚合物材料。
所述锚固元件(82)可以在所述电子器件(50；100)的电无源区中延伸。
电子器件(50；100)，可能可概括为包括碳化硅的一半导体本体(53)；第一绝缘层(61；在半导体本体(53)的表面(53a)上的第一材料；金属材料层(58)，其部分地在所述半导体本体(53)的表面(53a)上延伸并且部分地在所述第一绝缘层(61)上延伸；在所述第一绝缘层(61)和所述金属材料层(58)上的界面层(63)，所述界面层(63)由不同于所述第一材料的第二材料构成；界面层(63)上的钝化层(69)；以及锚固元件(82)，其从所述钝化层(69)朝向所述第一绝缘层(61)突出；并且完全延伸通过所述界面层(63)的开口(84)并且终止于所述第一绝缘层(61；所述锚固元件(82)在平行于所述表面(53a)的方向上具有大于开口(84)的相应尺寸的至少一个尺寸(d1)。
锚固元件(82)和钝化层(69)可以形成单体或单片体。
界面层(63)可以被配置成有利于钝化层(69)与绝缘层(61)的粘附。
锚固元件(82)可以被配置成将钝化层(69)限制在界面层(63)之下和第一绝缘层(61)之内。
该锚固元件(82)可以包括第一部分，该第一部分在该绝缘结构中从该表面(53a)以第一距离延伸并且在平行于第一轴线(X；Y)平行于所述表面(53a)，最大尺寸具有第一值(d1)；以及第二部分，所述第二部分在所述绝缘结构中在所述第一部分的结构延续部中延伸，并且在平行于所述第一轴线(X)的方向上具有：Y)，具有大于第一值(d1)的第二值的相应最大尺寸。
所述钝化材料(69)可以包括聚合物材料。
界面层(63)的材料可以是氮化硅。
该锚固元件(82)可以延伸遍及该界面层(63)和该第一绝缘层(61)的厚度；或贯穿界面层(63)的厚度和第一绝缘层(61)的厚度的一部分，终止于第一绝缘层(61)内。
该电子器件还可以包括在第一绝缘层(61)和金属材料层(58)上的第二绝缘层(102)。
该锚固元件(82)可以延伸遍及该界面层(63)的厚度并且：在所述第二绝缘层(102)中终止于所述第二绝缘层(102)之内；或完全通过第二绝缘层(102)且部分在第一绝缘层(61)中，终止于第一绝缘层(61)内；或者完全通过第二绝缘层(102)和第一绝缘层(61)，终止于半导体本体(53)的表面(53a)。
所述锚固元件(82)可以在所述电子器件(50；100).
在该组中选择的电子器件可以包括肖特基二极管，pin二极管，PN二极管，MPS器件，JBS二极管，MOSFET，IGBT或功率器件。
本公开的一方面提供了一种方法，包括：在碳化硅半导体本体的表面上形成第一材料的第一绝缘层；部分地在所述半导体本体的所述表面上并且部分地在所述第一绝缘层上形成导电材料层；在所述导电材料层和所述第一绝缘层上形成不同于所述第一材料的第二材料的界面层；去除所述界面层的与所述金属材料层相距一距离的选择性部分，形成延伸通过所述界面层的开口，并用所述开口暴露所述第一绝缘层；通过所述开口移除所述第一绝缘层的选择性部分以在所述第一绝缘层中在所述开口处和所述开口下方形成空腔，所述空腔在平行于所述表面的方向上具有至少一个尺寸，所述至少一个尺寸大于所述开口在所述方向上的对应尺寸；以及在所述第一绝缘层上，在所述开口中以及在所述空腔中形成钝化材料，所述钝化材料在所述第一绝缘层上形成钝化层并且在所述开口中以及在所述空腔中形成锚固元件。
根据一个或多个实施例，方法还包括固化所述钝化材料，使得所述锚固元件和所述钝化层形成整体。
根据一个或多个实施例，其中移除所述第一绝缘层的选择性部分包括在所述第一绝缘层上执行各向同性蚀刻。
根据一个或多个实施例，其中所述界面层将所述钝化层耦合到所述绝缘层，并且所述界面层被配置为有利于所述钝化层与所述绝缘层的粘附。
根据一个或多个实施例，其中在所述开口中和在所述空腔中形成所述锚固元件包括将所述锚固元件限制在所述界面层下方和所述第一绝缘层内。
根据一个或多个实施例，其中形成所述开口包括形成用于所述第一绝缘层的蚀刻掩模；通过所述开口去除所述第一绝缘层的选择性部分包括执行所述第一绝缘层的湿法蚀刻。
根据一个或多个实施例，其中形成所述空腔包括：在所述第一绝缘层的整个厚度上形成所述空腔。
根据一个或多个实施例，其中形成所述空腔包括通过所述第一绝缘层的部分厚度形成所述空腔，在到达所述半导体本体的所述表面之前终止于所述第一绝缘层内部。
根据一个或多个实施例，方法还包括在所述第一绝缘层上和所述金属材料层上形成第二绝缘层，并且其中形成所述界面层还包括在所述第二绝缘层上形成所述界面层并且覆盖所述第二绝缘层。
根据一个或多个实施例，其中形成所述空腔进一步包括仅在所述第二绝缘层中形成所述空腔。
根据一个或多个实施例，其中形成所述空腔进一步包括将所述空腔形成为完全通过所述第二绝缘层并且部分通过所述第一绝缘层从而终止于所述第一绝缘层内。
根据一个或多个实施例，其中形成所述空腔进一步包括将所述空腔形成为完全通过所述第二绝缘层和所述第一绝缘层。
根据一个或多个实施例，其中所述第二绝缘层具有与所述第一绝缘层相同的材料。
根据本公开，提供了一种制造电子器件的锚固元件的方法，锚固元件以及包括该锚固元件的电子器件。
例如，在本公开的至少一个实施例中，一种制造电子器件的钝化层的锚固元件的方法包括以下步骤：在碳化硅半导体本体的表面上形成第一材料的第一绝缘层；部分地在半导体本体的表面上并且部分地在第一绝缘层上形成金属材料层；在所述金属材料层和所述第一绝缘层上形成不同于所述第一材料的第二材料的界面层；在距所述金属材料层一定距离处去除所述界面层的选择性部分，以形成贯穿所述界面层的开口，从而暴露所述第一绝缘层；通过所述开口移除所述第一绝缘层的选择性部分以在所述开口处和所述开口下方在所述第一绝缘层中形成空腔，所述空腔在平行于所述表面的方向上具有大于所述开口的对应尺寸的至少一个尺寸；以及同时在所述第一绝缘层上、在所述开口中和在所述空腔中提供钝化材料，从而在所述第一绝缘层上、在所述开口中并且在所述空腔中的所述锚固元件上形成所述钝化层。
上述各种实施例可以组合以提供另外的实施例。如果需要，可以修改实施例的各方面以采用各种专利，申请和出版物的概念来提供另外的实施例。
根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (7)

1.一种半导体器件，其特征在于，包括：
碳化硅半导体本体，包括表面；
所述半导体本体的所述表面上的绝缘结构；
所述绝缘结构上的界面层；
所述界面层上的钝化层，所述钝化层具有锚固元件，所述锚固元件包括：
突出部，从所述钝化层开始完全延伸通过所述界面层并且至少部分地通过所述绝缘结构，所述突出部在到达所述半导体本体的所述表面之前终止于所述绝缘结构内、并且具有带有所述钝化层的单片本体。
2.根据权利要求1所述的半导体器件，其特征在于，所述锚固元件包括：
第一部分，在所述界面层中在距所述表面第一距离处延伸，并且在平行于第一轴线的方向上具有最大尺寸，所述第一轴线平行于所述表面，并且所述最大尺寸具有第一值；以及
第二部分，在所述绝缘结构中在所述第一部分的结构延续部中延伸，并且在平行于所述第一轴线的方向上具有相应的最大尺寸，所述相应的最大尺寸具有大于所述第一值的第二值。
3.根据权利要求2所述的半导体器件，其特征在于，所述锚固元件的所述第二部分部分地延伸到所述绝缘结构内部或完全延伸通过所述绝缘结构。
4.一种电子器件，其特征在于，包括：
碳化硅半导体本体，包括表面；
所述半导体本体的所述表面上的第一材料的第一绝缘层；
金属材料层，部分地在所述半导体本体的所述表面上并且部分地在所述第一绝缘层上延伸；
在所述第一绝缘层上并且在所述金属材料层上的界面层，所述界面层由不同于所述第一材料的第二材料制成；
界面层上的钝化层；以及
所述钝化层的锚固元件，朝向所述第一绝缘层突出并且完全延伸通过所述界面层的开口并且终止于所述第一绝缘层内，所述锚固元件在平行于所述表面的方向上具有至少一个尺寸，所述至少一个尺寸大于所述开口的相应尺寸。
5.根据权利要求4所述的电子器件，其特征在于，所述界面层将所述钝化层耦合到所述绝缘层，并且所述界面层被配置为有利于所述钝化层与所述绝缘层的粘附。
6.根据权利要求4所述的电子器件，其特征在于，所述锚固元件完全延伸通过所述界面层的第一厚度和所述第一绝缘层的第二厚度。
7.根据权利要求4所述的电子器件，其特征在于，所述锚固元件延伸通过所述界面层的第一厚度和所述第一绝缘层的第二厚度的一部分，并且所述锚固元件在到达所述半导体本体的所述表面之前终止于所述第一绝缘层内。
CN202223142008.0U 2021-11-26 2022-11-25 半导体器件和电子器件 Active CN219180514U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
IT102021000029939 2021-11-26
IT102021000029939A IT202100029939A1 (it) 2021-11-26 2021-11-26 Metodo di fabbricazione di un elemento di ancoraggio di un dispositivo elettronico basato su sic, elemento di ancoraggio, e dispositivo elettronico
US18/056,104 2022-11-16
US18/056,104 US20230170271A1 (en) 2021-11-26 2022-11-16 Method of manufacturing an anchoring element of a sic-based electronic device, anchoring element, and electronic device

Publications (1)

Publication Number Publication Date
CN219180514U true CN219180514U (zh) 2023-06-13

Family

ID=86451289

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202223142008.0U Active CN219180514U (zh) 2021-11-26 2022-11-25 半导体器件和电子器件
CN202211491542.4A Pending CN116190224A (zh) 2021-11-26 2022-11-25 制造电子器件的锚固元件的方法、锚固元件和电子器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202211491542.4A Pending CN116190224A (zh) 2021-11-26 2022-11-25 制造电子器件的锚固元件的方法、锚固元件和电子器件

Country Status (1)

Country Link
CN (2) CN219180514U (zh)

Also Published As

Publication number Publication date
CN116190224A (zh) 2023-05-30

Similar Documents

Publication Publication Date Title
US9653599B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5559530B2 (ja) 接合障壁ショットキー整流器およびその製造方法
US7714383B2 (en) Semiconductor device
CN107768316B (zh) 功率半导体装置和用于制造这种功率半导体装置的方法
US20180358463A1 (en) Semiconductor device and method of manufacturing a semiconductor device
US9276075B2 (en) Semiconductor device having vertical MOSFET structure that utilizes a trench-type gate electrode and method of producing the same
US11489047B2 (en) Semiconductor device and method of manufacturing the same
JP2003197921A (ja) 高耐電圧半導体装置
KR101023872B1 (ko) 메사형 반도체 장치 및 그 제조 방법
US20240203737A1 (en) Manufacturing method of an element of an electronic device having improved reliability, and related element, electronic device and electronic apparatus
EP3159933B1 (en) Wide-gap semiconductor device and method for manufacturing the same
JP5233158B2 (ja) 炭化珪素半導体装置
KR100958561B1 (ko) 반도체 장치, 반도체 장치의 제조 방법
US11869771B2 (en) Manufacturing method of an element of an electronic device having improved reliability, and related element, electronic device and electronic apparatus
CN219180514U (zh) 半导体器件和电子器件
TWI790141B (zh) 寬能隙半導體元件與其製造方法
EP4191663A1 (en) Method of manufacturing a sic-based electronic device with a passivation layer and an anchoring element and an electronic device manufactured thereby
CN219591404U (zh) 电子器件
CN210325805U (zh) 具有加强结构的边缘终端装置
EP4187621A1 (en) Sic-based electronic device with enhanced robustness, and method for manufacturing the electronic device
CN116190457A (zh) 具有增强的鲁棒性的sic基电子器件及制造电子器件的方法
KR19990024988A (ko) 반절연 폴리실리콘막을 이용한 전력 반도체장치의 제조방법
EP4386829A2 (en) Sic-based electronic device with multilayer and multifunctional passivation, and method of manufacturing the electronic device
CN118099104A (zh) 具有多层和多功能钝化的基于SiC的电子器件及制造电子器件的方法
JP2024076993A (ja) 多層及び多機能パッシベーションを有するｓｉｃベースの電子デバイス、及び電子デバイスを製造する方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant